KR20110133356A - 디스플레이 장치에서 케이블의 플러그 상태를 검출하는 방법 및 장치 - Google Patents

디스플레이 장치에서 케이블의 플러그 상태를 검출하는 방법 및 장치 Download PDF

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Abstract

본 발명에 따른 플러깅 검출은 별도의 핫플러그 신호를 위한 선을 별도로 배정하지 않고 로직에 의해 플러그 상태를 판정한다. 그래픽 시스템으로부터의 기준락 신호에 따라 기설정된 상승시간, 하강시간, 전이시간과 비교하여 플러그 상태를 판단함으로써 글리치나 노이즈에 영향을 받지 않고 내부 레지스터 등에도 영향을 주지 않도록 플러그 상태 판정이 가능하다.

Description

디스플레이 장치에서 케이블의 플러그 상태를 검출하는 방법 및 장치{Method and apparatus for plug status detection in a display device}
본 발명은 디스플레이 장치와 그래픽 시스템 간의 플러깅을 원활하게 처리하는 것에 관한 것으로서, 좀더 구체적으로는 디스플레이 장치와 그래픽 시스템 간의 핫 플러깅 신호를 사용하지 내부 회로를 사용하여 플러깅을 체크함으로써 디스플레이 시스템을 안정적으로 구동하기 위한 것에 관련된다.
최근 휴대 가능한 정보기기가 널리 보급됨에 따라 기존의 디스플레이 장치인 CRT(Cathode Ray Tube)을 대체하여 평판표시장치(FPD : Flat Panel Display)가 각광받고 있다. 그 중에서도 액정의 광학적 이방성을 이용하여 이미지를 표현하는 박막형 액정표시장치(TFT-LCD)가 광범위하게 사용되고 있다. 액정표시장치는 해상도와 컬러 표시 및 화질이 우수하여 데스크 탑 컴퓨터, 노트북 컴퓨터 또한 최근에는 대형 TV 등에 활발하게 적용되고 있고 빠르게 CRT 디스플레이를 대신하고 있다.
타이밍 컨트롤러와 그래픽 시스템이 연결될 때 핫 플러깅에 의해 노이즈가 발생하고 이러한 노이즈는 로직 토글링과 파워/그라운드 바운스를 발생시켜 타이밍 컨트롤러 내부의 레지스터를 변화시키는 등 타이밍 컨트롤러의 오작동을 유발한다. 따라서, 핫 플러깅에 의한 타이밍 컨트롤러 오동작을 방지할 수 있는 방법이나 장치가 필요하다.
상기와 같은 과제를 해결하기 위한 본 발명에 따른 디스플레이 장치에서 케이블 플러그 상태를 검출하는 방법은 그래픽 시스템으로부터 케이블을 통해 락 신호를 수신하는 단계; 및 상기 락 신호를 적어도 하나의 기설정된 시간 또는 토글카운트와 비교하여 상기 케이블의 플러그 상태 신호를 출력하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 락 신호를 상기 기설정된 시간 중 상승시간과 비교하되, 상기 락 신호가 제 1 레벨에서 제 2 레벨로 전환되어 상기 상승시간 이상 동안 상기 제 2 레벨을 유지하는 경우 상기 케이블이 언플러그 상태에서 플러그 상태로 전환된 것으로 판단하는 것을 특징으로 한다.
바람직하게, 상기 락 신호를 상기 기설정된 시간 중 하강시간과 비교하되, 상기 락 신호가 제 2 레벨에서 제 1 레벨로 전환되어 상기 하강시간 이상 동안 상기 제 1 레벨을 유지하는 경우 상기 케이블이 플러그 상태에서 언플러그 상태로 전환된 것으로 판단하는 것을 특징으로 한다.
바람직하게, 상기 락 신호를 상기 기설정된 시간 중 전이시간과 비교하되, 수직동기신호가 하이레벨이면서 상기 락 신호가 제 2 레벨에서 제 1 레벨로 전환되어 상기 전이시간 이상 동안 상기 제 1 레벨을 유지하는 경우 상기 케이블이 플러그 상태에서 언플러그 상태로 전환된 것으로 판단하는 것을 특징으로 한다.
바람직하게, 상기 락 신호의 토글링 횟수가 상기 토글카운트보다 큰 경우 상기 케이블이 플러그 상태에서 언플러그 상태로 전환된 것으로 판단하는 것을 특징으로 한다.
바람직하게, 상기 출력된 플러그 상태 신호에 따라 상기 케이블이 플러그 상태에서 언플러그 상태로 전환되면 상기 케이블을 통해 입력되는 클럭을 마스킹하고 순차적으로 데이터 비트를 마스킹하는 단계를 더 포함하는 것을 특징으로 한다.
상기의 또 다른 과제를 해결하기 위한 본 발명에 따른 플러그 상태 검출 기능을 갖는 타이밍 컨트롤러는 그래픽 시스템으로부터 케이블을 통해 락 신호를 수신하여 적어도 하나의 기설정된 시간 또는 토글카운트와 상기 락 신호를 비교하여 상기 케이블의 플러그 상태 신호를 출력하는 플러깅 검출부를 포함하는 것을 특징으로 한다.
상기의 또 다른 과제를 해결하기 위한 본 발명에 따른 플러그 상태 검출 기능을 갖는 디스플레이 시스템은 케이블을 통해 락 신호를 타이밍 컨트롤러로 전송하는 그래픽 장치; 상기 그래픽 장치부터 상기 락 신호를 수신하여 적어도 하나의 기설정된 시간 또는 토글카운트와 상기 락 신호를 비교하여 상기 케이블의 플러그 상태 신호를 출력하는 플러깅 검출부를 포함하는 타이밍 컨트롤러; 및 상기 플러그 상태 신호에 따라 제어되는 게이트 드라이버와 소스드라이버를 포함하는 디스플레이 패널을 포함하는 것을 특징으로 한다.
본 발명에 의한 플러깅 검출 방식과 회로는 별도의 핫 플러깅 핀을 할당하지 않고서도 타이밍 컨트롤러와 그래픽 시스템이 핫 플러깅 될 때에 타이밍 컨트롤러가 핫 플러깅에 의한 노이즈에 영향을 받지 않고 정상적인 동작을 수행할 수 있도록 한다.
도 1은 액정표시장치의 구동시스템을 나타낸다.
도 2는 그래픽 시스템과 타이밍 컨트롤러가 연결되는 전체 디스플레이 시스템을 나타낸다.
도 3은 본 발명에 따른 핫 플러깅 검출을 하는 기본개념을 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 플러깅 검출기능을 갖는 타이밍 컨트롤러의 블럭도이다.
도 5는 본 발명의 일실시예에 따라 플러깅 상태를 결정하기 위한 타이밍도이다.
도 6은 본 발명의 일실시예에 딸 플러그 상태를 판단하는 흐름도이다.
도 7은 본 발명의 일실시예에 따른 플러깅 검출기능을 갖는 타이밍 컨트롤러의 상세 블럭도이다.
도 8은 본 발명의 일실시예에 따른 플러깅 검출기능을 갖는 타이밍 컨트롤러의 락필터부의 블럭도이다.
도 9는 본 발명의 일실시예에 따른 마스크 생성부 블럭도 및 마스킹 타이밍도이다.
도 10은 본 발명의 일실시예에 따른 디스플레이 시스템이 탑재되는 다양한 제품의 응용 예를 나타낸다.
이하 본 명세서에서 기술되는 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안된다.
본 발명의 개념에 따른 실시 예는 다양한 변경이나 변형을 가할 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있어서 반드시 직접 연결된 것이 아니라 공간적으로 떨어져 있거나 무선으로 연결되는 모든 형태의 연결이나 접속을 포함하는 것으로 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 위와 마찬가지로 해석되어야 한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하기 위한 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있음을 주지하여야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있고 복수로 표현되었다고 하더라도 단수를 지칭할 수도 있다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 일부 또는 이들의 조합이 존재함을 의미하는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 일부 또는 이들의 조합이 존재하거나 또는 부가될 수 있는 가능성을 미리 배제하는 것은 아니다..
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 액정표시장치의 구동시스템을 나타낸다.
일반적으로 액정표시장치(100)는 도 1에 나타난 바와 같이 복수의 게이트라인(GL1~GLn) 및 소스라인(SL1 ~ SLn)에 의해 정의되는 복수의 액정셀이 매트릭스 형태로 배열된 액정패널(110)과 액정패널(110)의 게이트라인(GL1~GLn)에 게이트스캔신호를 인가하는 게이트드라이버(11), 액정패널(110)의 소스라인(SL1~SLn)에 화소신호를 인가하는 소스드라이버(12) 및 상기 게이트드라이버(11)와 소스드라이버(12)를 제어하는 타이밍 컨트롤러(13)로 구성된다. 타이밍 컨트롤러는 별도의 칩으로 구성되어 있는 경우도 있다. 도 1에서 게이트라인이 전체 중 일부로서 4개만 표시되었으나 화면의 크기에 따라 실제로는 많은 수의 게이트라인이 필요하다.
액정패널(110)에는 액정셀(101)이 매트릭스 형태로 놓여지는데, 액정셀의 박막트랜지스터(TFT ; Thin film Transistor)는 게이트라인(GL1~GLn) 및 소스라인(SL1~SLn)에 접속되어 구동된다.
보통 액정셀(101)의 TFT(103)는 게이트라인으로부터 스캔신호, 즉 게이트전압으로부터 게이트온(on) 전압이 공급되는 경우 턴-온(turn-on)되어 소스라인으로부터 인가되는 화소신호를 액정셀(101)에 공급하고, 반면 게이트라인으로부터 게이트오프(off) 전압이 공급되는 경우 턴-오프(turn-off)되어 액정셀(101)에 충전된 화소신호를 유지한다.
보통 액정셀(101)에는 TFT(103)와 연결되어 화소신호가 입력되는 화소전극과 상기 화소전극에 대향하는 공통전극을 구비하여 액정용량 커패시터(Clc)를 형성한다. 또한, 액정셀(101)에는 하나의 화소신호가 충전된 후 다음 화소신호가 충전될 때까지 화소신호를 안정적으로 유지하기 위하여 스토리지 커패시터(Cstore)가 형성된다. 상기와 같이 구성된 액정표시장치(100)는 TFT(103)를 통해 입력되는 화소신호에 따라 유전이방성을 가지는 액정분자의 배열상타개 변하게 되며, 상기 액정분자의 배열상태에 따라 광 투과율을 조절함으로써 계조를 구현하게 된다.
게이트드라이버(11)에는 타이밍 컨트롤러(13)로부터 다양한 게이트 신호가 입력되며, 이 제어신호가 입력됨에 따라 게이트라인(GL1~GLn)에 순차적으로 게이트전압을 출력하게 되어 게이트라인(GL1~GLn)에 접속된 각각의 TFT를 구동하게 된다.
소스드라이버(12) 역시 상기 타이밍 컨트롤러(13)로부터 소스 제어신호가 입력됨에 따라 화소신호를 소스라인(SL1~SLn)에 출력한다. 이 때, 상기 소스드라이버(12)는 타이밍 컨트롤러(130)로부터 제공받는 적(R), 녹(G), 청(B)의 디지털 신호를 아날로그 화소신호로 변환한 후 소스라인(SL1~SLn)에 공급한다.
이와 같이 타이밍 컨트롤러는 디스플레이 패널 모듈에 존재하며 입력으로 LVDS(Low Voltage Differential signaling) 또는 다양한 인터페이스를 이용하여 비디오 데이터 및 타이밍 정보를 수신하여 디스플레이 패널에 비디오 데이터를 전송하고 소스드라이버, 게이트드라이버를 제어하는 신호를 생성하여 정상적인 화면이 디스플레이 패널에 디스플레이되도록 제어하는 역할을 수행한다.
LVDS는 고속 대량의 정보를 전송하는데 멀티플렉싱(multiplexing)과 차동신호전송방식을 이용하여 고전압/다중 라인 전송에 의한 EMI(Electro Magnetic Interference) 문제와 저전압 전송에 따른 노이즈 취약성 문제를 해결한 케이블 전송규격이다. TTL 대비 1/10 진폭의 신호가 1 페어 라인(pair line) 당 7개씩 실림에 따라 케이블 배선 수의 감소와 아울러 반대위상의 페어로 신호가 전송되므로 EMI가 줄어들게 된다. 그리고 차동신호이므로 DC 레벨이 변화하는 외부 노이즈에 대해 무관하게 되므로 노이즈 문제도 줄어들게 된다.
도 2는 그래픽 시스템과 타이밍 컨트롤러가 연결되는 전체 디스플레이 시스템을 나타낸다.
전체 디스플레이 시스템(200)은 그래픽 시스템(210)과 타이밍 컨트롤러(230)와 TFT-LCD 패널(250)으로 구성된다. 그래픽 시스템(210)은 그래픽 컨트롤러(211) 그리고 타이밍 컨트롤러와의 연결을 위한 LVDS 전송부(213)로 구성된다. 물론, 이는 일례로서 인터페이스는 다른 종류의 인터페이스도 가능하다.
타이밍 컨트롤러(230)는 그래픽 시스템(210)으로부터 다양한 정보를 수신할 수 있도록 하는 인터페이스로서 LVDS 수신부(231)가 구비된다. 타이밍 컨트롤러(230)는 LVDS를 통해 수신한 정보로부터 게이트드라이버와 소스드라이버 등을 제어하기 위한 신호를 생성하는 타이밍 컨트롤러 블럭(233)을 구비한다. 타이밍 컨트롤러 블럭(233)을 통해 생성된 제어신호들은 TFT-LCD 패널(250)의 게이트드라이버(251)와 소스 드라이버(253)에 보내져 TFT-LCD 패널(250)의 액정셀을 제어하는 신호로 사용된다.
이와 같이 타이밍 컨트롤러(230)는 TFT-LCD 패널(250)을 구동하고 타이밍 컨트롤러(230) 내부에서 데이터 처리 및 제어 신호를 생성하기 위하여 LVDS와 같은 입력 인터페이스를 통하여 수신한 클럭과 제어신호를 사용한다. LVDS와 같은 입력 인터페이스를 통하여 케이블이 접속될 때 전원이 먼저 접속되고 나중에 데이터 등이 접속될 때 여러가지 문제가 발생할 수 있다. 전원이 접속되면 타이밍 컨트롤러는 외부 EEPROM과 같은 메모리로부터 데이터 값을 읽어온다. 그 이후 나머지 데이터를 연결하는 케이블이 연결되면 LVDS를 통하여 알 수 없는 글리치(glitch) 등이 들어오게 되고 이는 시스템에 여러가지 이상을 일으킨다. 즉, 글리치가 타이밍 컨트롤러 칩에 들어오게 되면 내부에서 사용자가 원하지 않는 스위칭 동작이 발생하게 되고 이러한 스위칭 동작은 내부 레지스터 값들을 변화시키게 된다. 또한 내부 그라운드 바운싱(ground bouncing)으로 인해 타이밍 컨트롤러 내부의 룩업 테이블이 지워지기도 한다. 이렇게 노이즈의 영향을 받을 때 타이밍 컨트롤러(230) 내부 레지스터 값의 변화로 인하여 디스플레이 패널에 비정상적인 화면이 디스플레이되고 이러한 비정상적인 화면이 정상으로 복구되지 않는 현상이 발생한다. 이러한 현상은 그래픽 시스템(210)과 타이밍 컨트롤러(230) 간의 핫 플러깅(hot plugging) 시 발생되는 노이즈 등이 타이밍 컨트롤러(230) 내부에 존재하는 각종 로직에 급격한 토글링을 유발하고 파워/그라운드 바운스(power/ground bounce)를 발생시켜 타이밍 컨트롤러(230) 내부의 레지스터 값을 변경시키는 상황의 발생으로 인한 것이다.
따라서, 이러한 입력 인터페이스의 핫 플러깅 시 발생될 수 있는 타이밍 컨트롤러의 오동작을 방지하도록 하는 회로와 관련된다. 별도의 핫 플러깅 핀 할당없이 로직 회로를 사용하여 타이밍 컨트롤러 내부에서 핫 플러깅(hotPlug) 상태를 감지하여 핫 플러깅 시 타이밍 컨트롤러 내부의 파워/그라운드 바운스를 억제할 수 있다.
도 3은 본 발명의 일실시예에 따른 핫 플러깅 검출을 하는 기본개념을 나타내는 도면이다.
핫 플러그 검출부(300)는 입력 인터페이스 락(lock) 신호와 입력 인터페이스 클럭 신호를 그래픽 시스템으로부터 입력받는다. 또한 오실레이터 클럭을 입력으로 받는다. 세가지 신호를 조합하여 플러그 상태신호를 출력한다. 초기에 입력되는 입력 인터페이스 락 신호는 도 3에서 알 수 있는 바와 같이 짧은 시간동안의 펄스가 무수히 섞여있는 형태이다. 이러한 펄스가 일정 시간 지속되는지에 따라 플러그 상태인지 언플러그 상태인지 여부를 결정한다. 만일 입력 인터페이스 락 신호 입력이 일정 시간(Tr) 동안 하이레벨을 유지하면 이는 플러그 상태라고 판단하여 플러그 상태를 하이(high)로 바꾼다. 그렇지 않고 입력 인터페이스 락 신호 입력이 일정 시간(Tf) 동안 로우레벨을 유지하면 이는 언플러그 상태라고 판단하여 플러그 상태를 로우(Low)로 변경한다.
도 4는 본 발명의 일실시예에 따른 플러깅 검출기능을 갖는 타이밍 컨트롤러의 블럭도이다.
플러깅 검출부(420)는 그래픽 시스템으로부터 기준락(Reference lock) 신호, 수직동기신호(Vsync), 데이터인에이블(DE) 신호, 그리고 기설정된 상승시간(Tr), 하강시간(Falling Time, Tr) 및 전이시간(Transit Time, Ta)을 입력으로 받는다. 또한, 토글 문턱값(Toggle Threshold) 및 오실레이터 클럭(osc clock)을 입력을 받는다. 오실레이터 클럭을 통해 시간을 측정하고 카운터의 카운팅을 한다.
기설정된 시간값들과 기준락 신호의 비교에 의해 플러깅 상태를 결정하는 방법은 다음과 같다. 플러깅 상태를 결정하는 것은 도 5를 참조하도록 한다.
도 5는 본 발명의 일실시예에 따라 플러깅 상태를 결정하기 위한 타이밍도이다.
입력되는 기준락 신호가 하이레벨과 로우레벨을 반복하는 시간이 짧다면 이는 케이블이 아직 명확하게 플러깅되지 않았다는 것을 나타낸다. 하지만, 기준락 신호가 일정 시간 이상 하이레벨이 계속된다면 이 신호(Tlock)에 의해 케이블이 접속된 플러깅으로 인식한다. 여기서 그 일정 시간을 Tr로 설정한다. 미리 EEPROM과 같은 별도 메모리에 Tr값을 저장하여 놓을 수 있다.
따라서, 기준락 신호가 하이레벨로 유지되면서 Tr 시간 이상 유지되었을 때 플러깅이 되었다고 판단하여 플러그 상태(plug status)를 하이로 전환하여 플러깅으로 인식한다.
역으로, 시스템에서 케이블이 플러깅되어 있다가 착탈되면 플러그 상태를 로우(low)로 바꾸는 기준은 다음과 같다. 기준락 신호가 하이레벨과 로우레벨을 반복하는 시간이 짧다면 이는 케이블이 아직 명확하게 언플러그되지는 않았다고 판단하고, 일정시간 이상 기준락 신호의 로우레벨이 계속된다면 비로소 케이블이 언플러그 되었다고 판단한다. 기준이 되는 시간은 Tf이다.
Tr과 Tf는 수직동기신호가 로우일 때 즉, 필드 주사가 되지 않는 상태에서 플러그 상태를 판단하기 위한 시간 설정치이다. 만일 수직동기신호가 하이일 때는 다음과 같이 플러그 상태를 판단한다. 케이블이 플러그 상태에서 만일 로우 상태로 바뀐 기준락 신호(Tunlock)가 전이시간(Ta)보다 작을 때는 케이블이 플러그 상태에서 언플러그 상태로 변화는 없는 것으로 판단하고, 만일 케이블이 플러그 상태에서 로우 상태로 바뀐 기준락 신호(Tunlock)가 전이시간(Ta)보다 클 때는 케이블이 플러그 상태에서 언플러그 상태로 변한 것으로 판단한다.
또한 내부적으로 기준락 신호의 토글링을 카운트(ToggleCnt)하여 플러그 상태를 판단할 수도 있다. 기준락 신호의 토글링이 많다면 케이블의 기계적 접촉 불량이라고 판단하여 언플러그로 판단할 수 있다.
케이블이 플러그 되어 있는 상태에서 기준락 신호의 토글링되는 수를 카운트하여 일정한 횟수 이하일 때는 플러그 상태가 바뀌지 않은 것으로 판단한다. 이 때 판단 기준값이 토글 문턱값(Toggle Threshold)이고 미리 설정하여 시스템의 메모리에 저장하여 둔다.
이제 플러그 상태를 판단하는 기준을 정리하면 표 1과 같다.
상태 변이 조건
UnPlug -> UnPlug Tlock < Tr
UnPlug -> Plug Tlock ≥ Tr
Plug -> Plug Vertical Sync = 1 && Tunlock < Ta
Vertical Sync = 0 && Tunlock < Tf
ToggleCnt < Toggle Threshold
Plug -> UnPlug Vertical Sync = 1 && Tunlock ≥ Ta
Vertical Sync = 0 && Tunlock ≥ Tf
ToggleCnt ≥ Toggle Threshold
도 6은 본 발명의 일실시예에 따라 플러그 상태를 판단하는 흐름도이다.
도 4와 도 5에 따른 장치 및 타이밍도에 따라 플러깅 검출 장치는 그래픽 시스템으로부터 인터페이스 락 신호를 수신하고 이 신호를 필요에 따라 필터링한 후 기준락 신호로 출력한다(S610).
이제 플러그 상태를 로직으로 판단하기 위해 기준락 신호를 상승 시간(Tr), 하강 시간(Tf)과 전이 시간(Ta)과 비교한다(S620). 비교를 하는 방식은 표 1과 같다. 비교를 통해 플러그 상태를 결정한다(S630).
도 7은 본 발명의 일실시예에 따른 플러깅 검출기능을 갖는 타이밍 컨트롤러의 상세 블럭도이다.
본 발명의 일실시예에 따른 타이밍 컨트롤러(700)는 락 필터부(710)와 플러깅 검출부(720) 및 마스크 생성부(730)를 포함한다.
락 필터부(710)는 그래픽 시스템으로부터 입력되는 입력 인터페이스 락 신호를 필터링하여 플러깅 검출부(720)로 출력한다. 락 필터부(710)는 입력 인터페이스 클럭(Input Interface clock), 입력 인터페이스 락(Input Interface lock 0, 1), 오실레이터 클럭(Oscillator clock), 타임아웃값 옵션(TimeOut Value Option) 매치값 옵션(Match Value option)을 입력으로 받는다. 락 필터부(710)에 의해 1차 필터링된 입력 인터페이스 락 신호는 이제 플러깅 검출을 위한 기준락 신호(reference lock signal)로 락 필터부에서 출력된다.
락 필터부(710)의 동작은 도 8에서 좀더 상세히 설명한다. 결론적으로 락 필터부(710)에서는 인터페이스 클럭(Input Interface clock), 입력 인터페이스 락(Input Interface lock 0, 1), 오실레이터 클럭(Oscillator clock) 신호에 의해 기준락 신호를 생성한다. 이 기준락 신호는 플러깅 검출부(720)에서 플러그 검출을 위한 기준 신호로 사용된다.
플러깅 검출부(720)에서는 도 5를 참조하여 설명된 바와 같이 기준락 신호와 상승시간(Rising Time), 하강시간(Falling Time) 및 전이시간(Transit Time)을 비교한다. 만일 기준락 신호가 상승시간 이상 하이레벨을 유지하는 경우 그래픽 시스템과 타이밍 컨트롤러 간의 플러그 상태가 언플러그에서 플러그 상태로 전환된 것으로 인식한다. 물론 기준락 신호가 하이레벨로 유지될 때 플러그 상태로 인식할지 로우레벨로 유지될 때 플러그 상태로 인식할지는 사용자의 선택에 달려있다. 본 실시예에서는 하이레벨을 플러그 상태로 선택하기로 한다.
기준락 신호가 하이레벨에서 로우레벨로 바뀌어 하강시간 이상 유지될 경우 타이밍 컨트롤러는 플러그 상태를 플러그에서 언플러그 상태로 전환된 것으로 인식한다.
또한, 플러깅 검출부(720)는 수직동기신호(vsync)가 하이레벨이 유지되면서 기준락 신호가 로우레벨에서 하이레벨로 전환되어 플러깅 검출부(720)에 입력되는 전이시간(Transit Time, Ta) 이상 동안 로우레벨을 유지하는 경우 그래픽 시스템과 타이밍 컨트롤러 간의 플러그 상태는 언플러그 상태로 전환된 것으로 인식할 수 있다.
수직동기신호가 로우레벨일 때는 기준락 신호가 전이시간보다는 좀더 긴 시간 동안(Tr) 상태가 유지되어야 플러그 상태가 변경된 것으로 판단한다. 이는 수직동기신호가 주로 로우레벨인 구간에서 LVDS 클럭 주파수가 변경되므로 이 경우는 좀더 둔감하게 락 신호 변경을 처리할 필요가 있다.
이에 반해 수직동기신호가 하이레벨일 때는 좀더 짧은 시간 기준으로 플러깅 상태 변경을 판단하여야 한다. 따라서 Tr, Tf를 사용하지 않고 Ta라는 기설정된 전이시간 값을 락 신호와 비교한다.
플러그 상태를 판단하는 조건은 도 5의 타이밍도와 표 1에 의한 방식과 동일하다. 다만, 기준락 신호는 락필터부(710)에 의해 필터링된 신호로서 사용된다.
마스크 생성부(730)는 플러그 상태와 수직동기신호, 데이터 인에이블 신호 및 오실레이터 클럭 신호를 입력으로 받아 LVDS를 통해 들어오는 클럭(LVDS Clock)을 마스킹하고, 또한 LVDS를 통해 들어오는 데이터(LVDS Data)를 마스킹한다. 신호와 데이터를 마스킹하는 방법은 아래에서 도 9를 참조하여 좀더 상세히 설명하도록 한다.
상술한 방식에 의하면 굳이 그래픽 시스템과 타이밍 컨트롤러 간에 핫 플러그 핀을 할당하지 않아도 로직 회로에 의해 핫 플러깅을 검출할 수 있다. 이러한 방식으로, 플러깅이 이루어지는 동안 또는 플러그나 언플러그가 아님에도 시스템의 노이즈에 의해 발생하는 짧은 펄스와 같은 글리치(glitch) 영향을 로직으로 판단하여 데이터 및 클럭을 마스킹할 수 있고 레지스터 값이 원치않게 바뀌는 것을 방지할 수 있다.
도 8은 본 발명의 일실시예에 따른 플러깅 검출기능을 갖는 타이밍 컨트롤러의 락필터부의 블럭도이다. 락필터부(800)는 그래픽 시스템으로부터 입력된 인터페이스 락 신호를 "락(lock)" 신호로 판정할 것이냐 아니면 "언락(unlock)" 신호로 판정하여 플러깅 검출부에 출력할 것이냐를 결정한다. 결국 락 필터부(800)는 락 신호를 필터링하기 위한 것이다.
락필터부(800) 입력으로 들어오는 입력 인터페이스 클럭 신호는 클럭신호 분주유닛(810)에 의해 분주된다. 분주된 클럭은 에지검출 유닛(820)에 입력된다. 에지검출 유닛(820)은 오실레이터 클럭도 입력으로 받아 분주된 클럭의 에지를 검출하여 타이머-리셋(timer-reset)이라는 신호를 타이머 유닛(830)으로 출력한다.
타이머 유닛(830)에는 타이머아웃 최대옵션과 타이머아웃 최소옵션이 입력된다. 타이머아웃 최대옵션과 타이머아웃 최소옵션은 예를 들어 3비트 입력으로 구성될 수 있다. 즉, 타이머아웃 최대옵션과 타이머아웃 최소옵션은 3비트 값에 의해 0~7 값 중 어느 하나의 값을 가질 수 있다. 만일 타이머아웃 최대옵션의 3비트를 101으로, 타이머아웃 최소옵션의 3 비트를 010으로 셋팅하면 타이머아웃 최대옵션은 5이고 타이머아웃 최소옵션은 2가 되어 두가지 옵션값과 오실레이터 입력에 의해 타임아웃 신호가 출력된다.
만일 타이밍 컨트롤러에 LVDS와 같은 입력 신호가 들어오지 않는 상태가 되면, 즉, 연결 케이블이 빠지게 되면, 오실레이터 클럭 신호도 입력되지 않게 된다. 이 경우 인터페이스 락 신호는 언락(unlock)이라고 판정하기 위해, 타이머 유닛(830)에 입력되는 타이머아웃 최대 옵션값 이상으로 오실레이터 클럭이 하이레벨을 유지하면 타이머 유닛(830)은 타임아웃 신호를 출력하여 락 신호가 언락(unlock) 상태임을 나타내게 된다. 반대로, 오실레이터 클럭 신호가 로우(low) 레벨 상태로 타이머아웃 최소 옵션값 이상으로 유지되고 있다면 이 상황 역시 케이블이 빠진 언락 상태로 판별되어 타이머 유닛(830)에서 타임아웃 신호가 출력된다.
매치 유닛(840)은 일시적인 ESD(Electrostatic Discharge) 노이즈로부터 기기를 보호하기 위해 필요하다. 즉, 오실레이터 클럭이 심하게 토글링이 일어날 때는 락 신호가 언락이라고 판단하기 위한 것으로서, 오실레이터 클럭을 둔감하게 사용하기 위한 것이다.
매치선택 옵션(match sel option)은 클럭의 빈도 수에 따라 클럭이 일정 타이밍 간격 이상일 때만 락 신호로 판정하도록 하는 것이다. 매치선택 옵션에는 예를 들면 3비트가 할당되어 매치선택 옵션은 0~7의 값을 가질 수 있다.
매치값 옵션(match value option)은 클럭의 횟수에 따라 락 신호를 결정하기 위한 목적으로 사용된다. 즉, 일정하게 정해진 클럭수와 락 필터부(800)에 입력되는 인터페이스 락 신호가 서로 몇 번 일치하느냐에 따라 인터페이스 락 신호를 락 신호라고 판정할 수 있다. 이 매치값 옵션 역시 3비트가 할당되어 0~7 중 어느 하나의 값을 가질 수 있다.
위의 예에 따라 락 필터부(800) 내에서는 (1) 타임아웃 신호, (2) 매치선택 옵션에 의해 클럭이 일정 타이밍 간격 이상일 때만 유효한 락 신호라고 판정하도록 하는 출력 신호 및 (3) 정해진 클럭 수에 따라 락(lock)이 몇 번 일치하느냐에 따라 락 신호라고 판정하는 신호를 논리곱(AND)신호로 입력받아서 모두가 유효한 락(lock) 신호라고 판단되면 락 신호로 판단하고 하나라도 언락(unlock)이면 언락(unlock)으로 판단하여 인터페이스 락 신호를 필터링한다. 락 필터부(800)에서 필터링된 락 신호는 최종적으로 플러깅 검출부에 입력되는 기준락(reference lock) 신호가 된다.
이와 같이 락필터부(800)를 통해 입력 인터페이스 락 신호를 필터링하여 사용할 수도 있고, 도 4에서와 같이 입력 인터페이스 락 신호를 락 필터부를 거치지 않고 직접 사용하여 플러깅 상태를 결정할 수도 있다.
도 9는 본 발명의 일실시예에 따른 마스크 생성부 블럭도 및 마스킹 타이밍도이다.
마스크 생성부(730)가 플러그 상태와 수직동기신호(VSYNC), 데이터 인에이블(DE) 및 오실레이터 클럭(OSC Clock) 신호를 수신한다. 플러그 상태 변화에 따라 LVDS로 입력되는 클럭(LVDS Clock)을 플러그 상태와 동기하여 마스킹한다. 수직동기신호에 의해 한 프레임이 경과하면 데이터 비트를 오실레이터 클럭의 에지마다(1 LINE) 하나씩 순차적(LVDS Data Mask 0, 1, 2, 3...)으로 마스킹하여 준다.
도 10은 본 발명의 일실시예에 따른 디스플레이 시스템이 탑재되는 다양한 제품의 응용 예를 나타낸다.
본 발명에 따른 플러깅 검출 기능을 탑재한 디스플레이 시스템(1000)은 휴대폰(1010)에 채용할 수 있음을 물론이고, TV(1020), 은행의 현금 입출납을 자동적으로 대행하는 ATM기(1030), 모니터(1040), 지하철 등에서 사용되는 티켓 발급기(1050), PMP(1060), e-book(1070), 네비게이션(1080) 등에 폭넓게 사용될 수 있다. 물론 디스플레이 시스템은 이에 한정되는 것은 아니며 현대 산업의 발전에 따라 응용되고 있는 모든 디스플레이 시스템에 적용될 수 있음은 물론이다.
본 발명에 따른 플러깅 검출 기능을 탑재함으로써 위와 같은 다양한 디스플레이 시스템의 초기 디스플레이와 그래픽 시스템 간의 연결 시 레지스터 값의 변동이나 이상 화면이 발생하는 등의 오류를 미리 방지할 수 있다.
이상으로 도면과 명세서를 통해 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미를 한정하거나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이행할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100; 액정표시장치
11; 게이트 드라이버 12; 소스 드라이버
13; 타이밍 컨트롤러
200; 디스플레이 시스템 210; 그래픽 시스템
230; 타이밍 컨트롤러 250; TFT-LCD 패널
300; 핫 플러그 검출부
420; 플러깅 검출부
700; 타이밍 컨트롤러(700) 710; 락 필터부
720; 플러깅 검출부(720) 730; 마스크 생성부
800; 락 필터부
810; 클럭신호 분주유닛 820; 에지검출 유닛
830; 타이머 유닛
1000; 디스플레이 시스템 1010; 휴대폰
1020; TV 1030; ATM기
1040; 모니터 1050; 티켓 발급기
1060; PMP 1070; e-book
1080; 네비게이션

Claims (10)

  1. 그래픽 시스템으로부터 케이블을 통해 락 신호를 수신하는 단계; 및
    상기 락 신호를 적어도 하나의 기설정된 시간 또는 토글카운트와 비교하여 상기 케이블의 플러그 상태 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 디스플레이 장치에서 케이블 플러그 상태를 검출하는 방법.
  2. 제1항에 있어서, 상기 락 신호를 상기 기설정된 시간 중 상승시간과 비교하되, 상기 락 신호가 제 1 레벨에서 제 2 레벨로 전환되어 상기 상승시간 이상 동안 상기 제 2 레벨을 유지하는 경우 상기 케이블이 언플러그 상태에서 플러그 상태로 전환된 것으로 판단하는 것을 특징으로 하는 디스플레이 장치에서 케이블 플러그 상태를 검출하는 방법.
  3. 제1항에 있어서, 상기 락 신호를 상기 기설정된 시간 중 하강시간과 비교하되, 상기 락 신호가 제 2 레벨에서 제 1 레벨로 전환되어 상기 하강시간 이상 동안 상기 제 1 레벨을 유지하는 경우 상기 케이블이 플러그 상태에서 언플러그 상태로 전환된 것으로 판단하는 것을 특징으로 하는 디스플레이 장치에서 케이블 플러그 상태를 검출하는 방법.
  4. 제1항에 있어서, 상기 락 신호를 상기 기설정된 시간 중 전이시간과 비교하되, 수직동기신호가 하이레벨이면서 상기 락 신호가 제 2 레벨에서 제 1 레벨로 전환되어 상기 전이시간 이상 동안 상기 제 1 레벨을 유지하는 경우 상기 케이블이 플러그 상태에서 언플러그 상태로 전환된 것으로 판단하는 것을 특징으로 하는 디스플레이 장치에서 케이블 플러그 상태를 검출하는 방법.
  5. 제1항에 있어서, 상기 락 신호의 토글링 횟수가 상기 토글카운트보다 큰 경우 상기 케이블이 플러그 상태에서 언플러그 상태로 전환된 것으로 판단하는 것을 특징으로 하는 디스플레이 장치에서 케이블 플러그 상태를 검출하는 방법.
  6. 그래픽 시스템으로부터 케이블을 통해 락 신호를 수신하여 적어도 하나의 기설정된 시간 또는 토글카운트와 상기 락 신호를 비교하여 상기 케이블의 플러그 상태 신호를 출력하는 플러깅 검출부를 포함하는 것을 특징으로 하는 플러그 상태 검출 기능을 갖는 타이밍 컨트롤러.
  7. 제6항에 있어서, 상기 플러깅 검출부는 상기 기설정된 시간 중 상승시간과 상기 락 신호를 비교하여 상기 락 신호가 제 1 레벨에서 제 2 레벨로 전환되어 상기 상승시간 이상 동안 상기 제 2 레벨을 유지하는 경우 상기 케이블이 언플러그 상태에서 플러그 상태로 전환된 것으로 판단하는 것을 특징으로 하는 플러그 상태 검출 기능을 갖는 타이밍 컨트롤러.
  8. 제6항에 있어서, 상기 플러깅 검출부는 상기 기설정된 시간 중 하강시간과 상기 락 신호를 비교하여 상기 락 신호가 제 2 레벨에서 제 1 레벨로 전환되어 상기 하강시간 이상 동안 상기 제 1 레벨을 유지하는 경우 상기 케이블이 플러그 상태에서 언플러그 상태로 전환된 것으로 판단하는 것을 특징으로 하는 플러그 상태 검출 기능을 갖는 타이밍 컨트롤러.
  9. 제6항에 있어서, 상기 플러깅 검출부는 상기 기설정된 시간 중 전이시간과 상기 락 신호를 비교하여 수직동기신호가 하이레벨이면서 상기 락 신호가 제 2 레벨에서 제 1 레벨로 전환되어 상기 전이시간 이상 동안 상기 제 1 레벨을 유지하는 경우 상기 케이블이 플러그 상태에서 언플러그 상태로 전환된 것으로 판단하는 것을 특징으로 하는 플러그 상태 검출 기능을 갖는 타이밍 컨트롤러.
  10. 제6항에 있어서, 상기 출력된 플러그 상태 신호에 따라 상기 케이블이 플러그 상태에서 언플러그 상태로 전환되면 상기 케이블을 통해 입력되는 클럭을 마스킹하고 순차적으로 데이터 비트를 마스킹하는 마스크 생성부를 더 포함하는 것을 특징으로 하는 플러그 상태 검출 기능을 갖는 타이밍 컨트롤러.
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