KR20110132585A - 상변화 디바이스들을 이용하는 3진수 내용 주소화 메모리 - Google Patents

상변화 디바이스들을 이용하는 3진수 내용 주소화 메모리 Download PDF

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Abstract

3진수 데이터 값들인 하이, 로우, 및 돈 케어를 저장하는 다수의 메모리 셀들을 갖는 내용 주소화 메모리 디바이스가 제공된다. 내용 주소화 메모리 디바이스의 한 목적은 메모리 셀들 내의 제1 메모리 소자들 및 제2 메모리 소자들의 사용을 제공한다. 제1 및 제2 메모리 소자들은 병렬 회로로 매치-라인에 전기적으로 접속된다. 제1 메모리 소자들은 제1 워드-라인들에 접속되고, 제2 메모리 소자들은 제2 워드-라인들에 접속된다. 제1 메모리 소자들은 3진수 데이터 값이 로우인 경우, 낮은 저항 상태들을 저장하도록 구성되고, 또한 3진수 데이터 값이 하이 또는 돈 케어중 하나인 경우 높은 저항 상태들을 저장하도록 구성된다.제2 메모리 소자들은 3진수 데이터 값이 하이인 경우, 낮은 저항 상태들을 저장하도록 구성되고, 또한 3진수 데이터 값이 로우 또는 돈 케어 중 하나인 경우, 높은 저항 상태들을 저장하도록 구성된다.

Description

상변화 디바이스들을 이용하는 3진수 내용 주소화 메모리{TERNARY CONTENT ADDRESSABLE MEMORY USING PHASE CHANGE DEVICES}
본 발명은, 상 변화 메모리(phase change memory)와 개별 워드-라인 및 서치-라인(separate word-line and search-line) 액세스 소자들을 사용하는 내용 주소화 메모리를 프로그래밍하는 것에 관한 것이다.
내용 주소화 메모리(CAM: Content Addressable Memory)는 고속 서칭 어플리케이션들(high speed searching applications)에서 사용되는 컴퓨터 메모리의 한 종류이다. 대부분의 CAM 디바이스들은 정적 램(SRAM)으로서 구성된 트랜지스터들 및 매치 동작들을 위한 추가 트랜지스터 회로들을 이용한다. 통상적으로 이 CAM 디바이스들에서, 서치 라인 액세스 트랜지스터들 및 워드 라인 액세스 트랜지스터들은 메모리 어레이들 내의 개별 메모리 셀들을 동작시키고 프로그램시키기 위해 필요하다. 상기 서치 라인 액세스 트랜지스터들 및 워드 라인 액세스 트랜지스터들은 종종 전력 집약적 대형 드라이브 전계 효과 트랜지스터들(FET)로 구성된다.
상변화 재료는 또한 CAM 디바이스들 내에 정보를 저장하기 위해 사용될 수 있다. 상변화 재료들은 다른 상들 또는 상태들로 조작될 수 있는데(manipulate), 각각의 상은 다른 데이터 값을 나타낸다. 일반적으로, 각각의 상은 다른 전기적 특성들을 나타낸다. 비결정형 및 결정형 상들은 통상적으로 이진수 데이터 저장을 위해 사용되는 두 가지 상들(1들 및 0들)인데, 이들은 전기적 저항에서 검출 가능한 차이들을 갖는다. 구체적으로 살펴보면, 상기 비결정형 상은 상기 결정형 상보다 더 높은 저항을 갖는다.
CAM 설계들에서, 상 변화 메모리와 같은 저항성 메모리 소자들을 사용하는데 어려운 점은, 개별 메모리 셀의 크기 및 사용되어야 하는 라인들(서치-라인들, 워드-라인들, 비트-라인들, 매치-라인들, 및 이들의 콤플리먼트들)의 개수이다. 따라서, 더 적은 라인들을 요구하는 CAM 디바이스를 고안하는 것이 바람직하다. 또한, 3진수(ternary) 데이터를 저장할 수 있는 CAM 디바이스를 고안하는 것도 바람직할 수 있다.
본 발명의 한 목적은, 3진수 데이터 값을 저장하기 위하여 내용 주소화 메모리 어레이 내의 메모리 셀을 제공하는 것이다. 상기 3진수 데이터 값은 로우(low), 하이(high), 및 돈 케어(don’t care) 중 하나이다. 메모리 셀은 제1 메모리 소자를 포함하는데, 상기 제1 메모리 소자는 3진수 데이터 값이 로우인 경우, 낮은 저항 상태를 저장하도록 구성되고 또한 3진수 데이터 값이 하이 또는 돈 케어 중 하나인 경우, 높은 저항 상태를 저장하도록 구성된다. 상기 높은 저항 상태는 상기 낮은 저항 상태보다 저항이 적어도 한 차수(one order) 더 크다. 메모리 셀은 제2 메모리 소자를 포함하는데, 상기 제2 메모리 소자는 3진수 데이터 값이 하이인 경우, 낮은 저항 상태를 저장하도록 구성되고 또한 3진수 데이터 값이 로우이거나 돈 케어인 경우, 높은 저항 상태를 저장하도록 구성된다. 메모리 셀은 또한 병렬 회로 내의 제1 메모리 소자 및 제2 메모리 소자에 전기적으로 접속된 매치-라인을 포함한다.
본 발명의 다른 목적은 데이터 워드들을 저장하기 위한 내용 주소화 메모리 디바이스를 제공하는 것이다. 데이터 워드의 각 비트는 세개의 3진수 데이터 값들인 로우, 하이, 및 돈 케어 중 하나로 세트된다. 내용 주소화 메모리 디바이스는 다수의 매치-라인들을 포함한다. 내용 주소화 메모리 디바이스는 다수의 매치-라인들 중 하나의 매치-라인에 병렬 회로로, 전기적으로 접속된 다수의 메모리 셀들을 포함한다. 각 메모리 셀은 데이터 워드의 한 비트를 저장하도록 구성된다. 내용 주소화 메모리 디바이스는 각 메모리 셀 내에 제1 메모리 소자를 포함한다. 제1 메모리 소자는 대응 비트의 3진수 데이터 값이 로우인 경우, 낮은 저항 상태를 저장하도록 구성되고, 또한 대응 비트의 3진수 데이터 값이 하이 또는 돈 케어 중 하나인 경우, 높은 저항 상태를 저장하도록 구성된다. 내용 주소화 메모리 디바이스는 또한 각 메모리 셀 내에 제2 메모리 소자를 포함한다. 제2 메모리 소자는 대응 비트의 3진수 데이터 값이 하이인 경우, 낮은 저항 상태를 저장하도록 구성되고, 또한 대응 비트의 3진수 데이터 값이 로우 또는 돈 케어 중 하나인 경우, 높은 저항 상태를 저장하도록 구성된다. 제1 메모리 소자 및 제2 메모리 소자는 병렬 회로 내에서 매치-라인에 전기적으로 접속된다.
본 발명의 또 다른 목적은, 내용 주소화 메모리 디바이스를 동작하기 위한 방법을 제공하는 것이다. 상기 방법은 내용 주소화 메모리 디바이스 내에 저장하기 위한 데이터 워드를 수신하는 단계를 포함한다. 데이터 워드의 각 데이터 비트는 세 개의 값들 인 로우, 하이, 및 돈 케어 중 하나로 세트된다. 상기 데이터 워드 내의 각 데이터 비트에 대하여, 상기 방법은 상기 데이터 비트에 대응하는 메모리 셀 내의 제1 메모리 소자를 상기 데이터 비트의 값이 로우인 경우, 낮은 저항 상태로 프로그래밍하고, 또한 상기 데이터 비트의 값이 하이 또는 돈 케어 중 하나인 경우, 높은 저항 상태로 프로그래밍하는 단계를 포함한다. 높은 저항 상태는 낮은 저항 상태보다 저항이 적어도 한 차수 더 크다. 데이터 워드 내의 각 데이터 비트에 대해서, 상기 방법은 또한 상기 데이터 비트에 대응하는 메모리 셀 내의 제2 메모리 소자를 데이터 비트의 값이 하이인 경우, 낮은 저항 상태로 프로그래밍 하고, 또한 데이터 비트의 값이 로우 또는 돈 케어 중 하나인 경우, 높은 저항 상태로 프로그래밍하는 단계를 포함한다.
본 발명의 또 다른 목적은 컴퓨터 사용가능 메모리 내에 구현된 컴퓨터 프로그램 제품을 제공하는 것이다. 컴퓨터 읽기 가능 프로그램 코드들은 내용 주소화 메모리 디바이스를 동작시키기 위해 컴퓨터 사용 가능 매체와 결합된다. 컴퓨터 읽기가능 프로그램 코드들은 상기 프로그램이 다음의 것들을 수행하도록 구성된다. 내용 주소화 메모리 디바이스내에 저장을 위한 데이터 워드를 수신하되, 데이터 워드의 각각의 데이터 비트는 세 개의 값들인 로우, 하이, 및 돈 케어 중 하나로 세트된다; 데이터 워드내의 각각의 데이터 비트에 대하여, 상기 데이터 비트에 대응하는 메모리 셀 내의 제1 메모리 소자는 데이터 비트의 값이 로우인 경우, 낮은 저항 상태로 프로그램되고, 또한 데이터 비트의 값이 하이 또는 돈 케어 중 하나인 경우 높은 저항 상태로 프로그램 된다. 상기 높은 저항 상태는 상기 낮은 저항 상태보다 저항이 적어도 한 차수 더 크다; 데이터 워드 내의 각 데이터 비트에 대하여, 상기 데이터 비트에 대응하는 메모리 셀 내의 제2 메모리 소자는 데이터 비트 값이 하이인 경우, 낮은 저항 상태로 프로그램되고, 또한 데이터 비트의 값이 로우 또는 돈 케어 중 하나인 경우, 높은 저항 상태로 프로그램된다.
본 발명의 내용(subject matter)은 명세서 청구항들에 구체적으로 기재되고, 명확히 청구될 것이다. 본 발명의 전술한 목적들 및 다른 목적들, 특징들, 및 본 발명의 장점들은 첨부된 도면들과 함께 아래의 상세한 설명들로부터 명확히 이해할 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 내용 주소화 메모리 셀의 회로도를 도시한다.
도 2는 서치 비트와 저장된 비트의 매칭에 대한 테이블을 도시한다.
도 3a는 저장된 비트 메모리 소자 저항 상태들에 대한 테이블을 도시한다.
도 3b는 서치 비트 액세스 디바이스 저항 상태들에 대한 테이블을 도시한다.
도 4는 예시적 내용 주소화 메모리 디바이스를 도시한다.
도 5a는 데이터 워드들을 저장하기 위한 방법을 도시한다.
도 5b는 서치 워드들과 데이터 워드들의 매칭을 위한 방법을 도시한다.
본 발명은 발명의 실시 예들을 참조하여 설명될 것이다.
참조된 도 1 내지 도 5를 통하여 본 발명이 상세히 설명될 것이다.
아래에서 상세히 설명하는 바와 같이, 본 발명의 한 실시 예는 3진수 데이터 워드들을 저장하기 위한 내용 주소화 메모리 디바이스이다. 데이터 워드 내의 각 데이터 비트는, 세 개의 3진수 데이터 값들 인 로우(low), 하이(high), 돈 케어(don’t care) 중 하나로 설정될 수 있다. 상기 내용 주소화 메모리 디바이스는 다수의 메모리 셀들로 구성된다. 각각의 개별 메모리 셀은 제1 메모리 소자 및 제2 메모리 소자를 포함한다. 상기 각각의 개별 메모리 셀의 제1 및 제2 메모리 소자들은 병렬 회로 내의 매치-라인에 전기적으로 접속된다.
본 발명의 특정 구성에서, 상기 제1 및 제2 메모리 소자들은 게르마늄 안티몬 텔루륨(GST: Germanium antimony tellurium)과 같은 상변화 재료로 구성된다. 상기 메모리 소자들은 두 가지 상태들(결정형 상태 또는 비결정형 상태) 중 하나로 프로그램된다. 결정형 상태에서(SET), 상기 메모리 소자들은 상대적으로 낮은 저항들을 나타내고, 이들은 또한 프로그램되기 위해서 적은 전류를 요구한다. 반면에, 비결정형 상태(RESET)에서, 상기 메모리 소자들은 상대적으로 높은 저항들을 나타내고, 이들은 프로그램되기 위해서 많은 전류를 요구한다. 상기 제1 및 제2 메모리 소자들의 저항 상태들은 데이터 워드내의 데이터 비트를 저장하는데 사용된다. 예를 들면, 로우 3진수 데이터 값을 갖는 데이터 비트를 저장하기 위해, 상기 제1 메모리 소자는 낮은 저항 상태로 프로그램되고, 상기 제2 메모리 소자는 높은 저항 상태로 프로그램된다.
도 1에서, 본 발명에 한 실시 예에 따른 한 메모리 셀(102)의 실시 예가 도시된다. 메모리 셀(102)은 제1 메모리 소자(104) 및 제2 메모리 소자(106)를 포함한다. 제1 메모리 소자(104) 및 제2 메모리 소자(106)는 비트-라인(112)에 병렬 회로로, 전기적으로 접속된다. 금속-라인(112)은 또한 서치 동작(search operation) 동안, 매치 라인으로 기능한다. 제1 메모리 소자(104) 및 제2 메모리 소자(106)는 상변화 메모리 소자들, 저항성 메모리 소자들, 플로팅 게이트 전계 효과 트랜지스터들(floating gate FET), 자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory), 또는 전하 트랩핑 디바이스들(charge trapping devices)을 포함하되, 이에 한정되지 않는다.
메모리 셀(102)은, 제1 메모리 소자(104), 제1 금속 라인(114), 및 공통 접지(118)에 전기적으로 접속된 제1 액세스 디바이스(108)를 포함한다. 메모리 셀(102)은 또한 제2 메모리 소자(106), 제2 금속 라인(116), 및 공통 접지(118)에 전기적으로 접속된 제2 액세스 디바이스(110)를 포함한다. 상기 제1 액세스 디바이스(108) 및 상기 제2 액세스 디바이스(110)은 전계 효과 트랜지스터들(FET), 또는 양극성 접합 트랜지스터들(BJT)로 구성될 수 있지만, 이에 한정되지 않는다.
본 발명의 한 구성에 있어서, 액세스 디바이스들(108 및 110)은 소스(source), 드레인(drain), 및 공통 단자들(common terminals)을 포함한다. 액세스 디바이스들(108 및 110)의 소스 단자들은, 서로 연결되어 공통 접지에 전기적으로 접속된다. 제1 액세스 디바이스(108)의 드레인 단자는 제1 메모리 소자(104)에 전기적으로 접속된다. 제2 액세스 디바이스(110)의 드레인 단자는 제2 메모리 소자(106)에 전기적으로 접속된다. 제1 액세스 디바이스(108)의 게이트 단자는 금속 라인(114)에 전기적으로 접속되는데, 상기 금속 라인은 데이터 저장 동작(storage operation) 동안, 워드 라인으로 기능한다. 또한 서치 동작동안, 금속 라인(114)은 콤플리멘터리 서치 라인으로 기능한다.
제2 액세스 디바이스(106)의 게이트 단자는 금속 라인(116)에 전기적으로 접속되는데, 상기 금속 라인은 데이터 저장 동작 동안, 콤플리멘터리 워드 라인으로 기능한다. 또한 서치 동작 동안, 라인(116)은 서치 라인으로 기능한다.
이제 도 2를 살펴보면, 서치 비트 값(206)과 메모리 셀 내에 저장된 데이터 비트 값(204) 사이의 매치 결과(208)를 나타내는 테이블(202)을 도시한다. 도시된 것처럼, 저장된 데이터 비트 값들(204)은 세 개의 데이터 값들(“0”, “1”, 및 “돈 케어(“X”로 표시됨)” 값) 중 하나가 될 수 있다. 테이블(202)은, 데이터 비트 값(204) 및 서치 비트 값들(206)이 동일할 때마다 매치(210)가 일어나거나 또는 저장된 데이터 비트 값(204) 또는 서치 비트 값(206)이 “돈 케어” 일 때마다 매치가 일어나는 것을 보여준다. 또한, 서치 비트 값(206)이 “1” 이고 데이터 비트 값(204)가 “0” 일 때 미스매치(mismatch)가 일어나고, 그리고 서치 비트 값(206)이 “0” 이고 데이터 비트 값(204)이 “1” 일 때도 미스매치가 일어나는 것을 보여준다.
본 발명의 한 실시 예에서, 로우일 때 데이터 비트 값(204)은 “0”을 나타내고, 하이일 때, 데이터 비트 값(204)은 “1”을 나타낸다. 본 발명의 다른 실시 예에서, 로우일 때 데이터 비트 값(204)은 “1”을 나타내고, 하이일 때 데이터 비트 값(204)은 “0”을 나타낸다.
도 3a는 본 발명의 한 실시 예에 대한 메모리 소자 저장 상태들의 테이블(302)을 도시한다. 테이블(302)은 데이터 비트 값들(304), 제1 메모리 소자의 대응 상태(306), 및 제2 메모리 소자의 대응 상태(308)를 포함한다. 도시된 것처럼, 데이터 비트 값(304)이 하이일 때, 제1 메모리 소자는 높은 저항 상태(306)로 세트되고(즉, 상변화 메모리에 대해서 비결정형 상태), 제2 메모리 소자는 낮은 저항 상태(308)로 세트된다(즉, 상변화 메모리에 대해서 결정형 상태).
데이터 비트 값(304)이 로우일 때, 제1 메모리 소자는 낮은 저항 상태(306)로 세트되고, 제2 메모리 소자는 높은 저항 상태(308)로 세트된다. 데이터 비트 값(304)이 돈 케어일 때, 제1 메모리 소자는 높은 저항 상태(306)로 세트되고, 또한 제2 메모리 소자는 높은 저항 상태(308)로 세트된다. 본 발명의 한 실시 예에서, 높은 저항 상태들은 낮은 저항 상태보다 저항이 적어도 한 차수 더 크다.
도 1로 되돌아 와서, 상변화 디바이스들을 사용하여 메모리 셀 내에 정보의 단일 비트를 저장하는 방법의 실시 예를 설명한다.
데이터 저장 동작은 두 단계로 이루어 진다. 먼저, 워드 라인(114) 및 콤플리멘터리 워드 라인(116)이 0 볼트에 바이어스됨에 따라, 액세스 디바이스들(108 및 110)은 모두 오프 상태에 있게 된다. 제1 단계에서, 워드 라인(114)에 전압 펄스를 인가함으로써 액세스 디바이스(108)가 턴 온(turned on) 된다. 만약 저장될 데이터 비트 값이 하이 상태 또는 돈 케어 상태인 경우, RESET 전류 펄스가 비트-라인(112)에 인가되는데, 이때 제1 메모리 소자(104)를 통과하는 전류의 크기는 칼코게나이드 합금의 임계 볼륨(Critical volume of the chalcogenide alloy)을 녹일 수 있을 만큼 충분히 높아야 한다. 상기 인가된 펄스는 빠르게 턴 오프되어(turned off), 녹혀진 볼륨을 비결정형 상으로 변환시키고, 메모리 소자(104)를 높은 저항 상태로 프로그래밍한다. 만약 저장될 데이터 비트가 로우 상태인 경우, SET 전류 펄스가 비트-라인(112)에 인가되는데, 이 때 제1 메모리 소자(104)를 통과하는 전류의 크기는 모든(any) 비결정형 영역을 어닐하여(anneal) 그 재료의 다-결정형 상(poly-crystalline phase of the material)으로 변환시키고, 메모리 소자(104)를 낮은 저항 상태로 프로그래밍할 수 있는 크기이다. 이 단계 동안, 액세스 디바이스(110)은 턴 오프됨으로, 메모리 소자(106)를 통과하는 전류는 존재하지 않는다.
제2 단계에서, 액세스 디바이스(110)는 워드 라인(116)에 전압 펄스를 인가함에 따라 턴 온된다. 저장될 데이터 비트 값이 로우 상태 또는 돈 케어 상태인 경우, RESET 전류 펄스가 비트-라인(112)에 인가되는데, 이 때 제2 메모리 소자(106)를 통과하는 전류의 크기는 칼코게나이드 합금의 임계 볼륨을 녹일 수 있을 만큼 충분히 높은 크기 이다. 상기 인가된 펄스는 빠르게 턴 오프되어(turned off), 녹혀진 볼륨을 비결정형 상으로 변환시키며, 메모리 소자(106)를 높은 저항 상태로 프로그래밍한다. 만약 저장될 데이터 비트가 하이 상태인 경우, SET 전류 펄스가 비트-라인(112)에 인가되는데, 이 때 제2 메모리 소자(106)를 통과하는 전류의 크기는 모든 비결정형 영역을 어닐하여 그 재료의 다-결정형 재료 상(poly-crystalline phase of the material)으로 변환하고, 메모리 소자(106)를 낮은 저항 상태로 프로그래밍한다. 이 단계 동안, 액세스 디바이스(108)가 턴 오프됨으로, 메모리 소자(104)를 통과하는 전류는 존재하지 않는다.
도 3b는 서치 동작 동안, 액세스 디바이스 서치 상태들의 테이블(310)을 도시한다. 테이블(310)은 서치 비트 값들(312), 제1 액세스 디바이스(도 1의 소자(108))의 대응 상태(314), 및 제2 액세스 디바이스(도 1의 소자(110))의 대응 상태(316)를 포함한다. 도시된 것처럼, 특정 메모리 셀에서 하이 서치 비트 값(312)을 서칭할 때, 상기 메모리 셀 내의 제1 액세스 디바이스는 낮은 저항 상태(314)로 세트되고 상기 메모리 셀 내의 제2 액세스 디바이스는 높은 저항 상태(316)로 세트된다. 특정 메모리 셀에서 로우 서치 비트 값(312)을 서칭할 때, 상기 메모리 셀 내의 제1 액세스 디바이스는 높은 저항 상태(314)로 세트되고 상기 메모리 셀 내의 제2 액세스 디바이스는 낮은 저항 상태(316)로 세트된다. 특정 메모리 셀에서 “돈 케어” 서치 비트 값(312)을 서칭할 때, 상기 메모리 셀 내의 제1 액세스 디바이스는 높은 저항 상태(314)로 세트되고 상기 메모리 셀 내의 제2 액세스 디바이스 또한 높은 저항 상태(316)로 세트된다. 본 발명의 한 실시 예에서, 높은 저항 상태들은 낮은 저항 상태보다 저항이 적어도 한 차수 더 크다.
도 1로 되돌아 와서, 상변화 디바이스들을 다시 사용하여 도 3b에 따라 메모리 셀 내 정보의 단일 비트를 서치하는 방법의 실시 예를 설명한다.
만약 서치 비트 값이 하이인 경우, 양의 전압을 콤플리멘터리 서치 라인(114)에 인가함으로써 제1 액세스 디바이스(108)가 낮은 저항으로 세트되고, 서치 라인(116)에 제로 바이어스를 인가함으로써 제2 액세스 디바이스(110)는 높은 저항으로 세트된다.
만약 서치 비트 값이 로우인 경우, 콤플리멘터리 서치 라인(114)에 제로 바이어스를 인가함으로써 제1 액세스 디바이스(108)는 높은 저항으로 세트되고, 양의 전압을 서치 라인(116)에 인가함으로써 제2 액세스 디바이스(110)가 낮은 저항으로 세트된다.
만약 서치 비트 값이 “돈 케어” 인 경우, 콤플리멘터리 서치 라인(114) 및 서치 라인(116)에 제로 바이어스를 인가함으로써, 제1 액세스 디바이스(108) 및 제2 액세스 디바이스(110) 모두 높은 저항으로 세트된다.
그 후, 작은 양의 바이어스 전압(small positive bias voltage)을 서치 라인(112)에 인가하여, 서치 라인(112)으로부터 접지(118)로 흐르는 형성된 전류(resulting current)를 측정함으로써 서치 동작이 수행된다. 이 서치 동작 수행에서, 다음의 경우, 상당히 큰 전류(미리 정해진 기준치 전류보다 더 큰)가 매치-라인(112)에서 접지(118)까지를 통해서 흐를 수 있는데, 즉, 제1 액세스 디바이스(108) 및 제1 메모리 소자(104)가 모두 낮은 저항 상태에 있거나, 또는 제2 액세스 디바이스(110) 및 제2 메모리 소자(106)가 모두 낮은 저항 상태에 있을 때 큰 전류가 흐를 수 있다. 그러한 조건들은 저장된 비트 및 서치 비트 사이에 미스매치를 나타낸다.
저장된 데이터 및 서치 데이터 사이에 완벽한 매치가 일어나는 동안, 미미한 전류가 서치 라인(112)으로부터 접지(118)로 흐를 수 있는데, 이는 낮은 저항 메모리 소자에 접속된 액세스 디바이스가 오프 상태가 될 것이고, 낮은 저항 상태의 액세스 디바이스에 접속된 메모리 소자는 높은 저항 상태가 되기 때문이다. 또한, 제1 및 제2 메모리 소자들(106 및 108) 모두 높은 저항 상태에 있게 되는 경우, 상당히 큰 전류가 결코 흐를 수 없는데, 이는 미스매치 조건이 절대 발생할 수 없음을 나타낸다. 따라서, 제1 및 제2 메모리 소자들(106 및 108)을 높은 저항 상태들로 프로그래밍 하는 것은 돈 케어 값을 메모리 셀에 할당하는 것이다.
이제 도 4를 살펴보면, 본 발명의 실시 예에 따른 내용 주소화 메모리 디바이스(402)가 도시된다. 내용 주소화 메모리 디바이스(402)는 내용 주소화 메모리 어레이 내에 배치된 다수의 메모리 셀들(404), 다수의 워드-라인들(406), 다수의 콤플리멘터리 워드-라인들(408), 다수의 매치-라인들(410), 및 매치 회로(412)를 포함한다. 본 발명의 한 예시적 실시 예에서, 내용 주소화 메모리 디바이스는 또한 워드-라인 디코더(414), 비트 디코더/데이터 드라이버(416), 및 서치 드라이버(418)를 포함한다. 이 기술분야에서 통상의 지식을 가진 자들은, 이러한 구성에서 워드-라인들(406)은 서치 동작 동안 콤플리멘터리 서치-라인들로 기능할 수 있고, 콤플리멘터리 워드-라인들(408)은 서치 라인들로 기능할 수 있으며, 그리고 매치-라인들(410)은 비트-라인들로 기능할 수 있음을 이해할 수 있을 것이다.
메모리 어레이(420)내의 각각의 데이터 워드는, 병렬 회로로 개별 매치-라인(410)에 전기적으로 접속된 다수의 메모리 셀들로 구성된다. 데이터 워드의 각 비트는 세 개의 3진수 데이터 값들인 로우, 하이, 돈 케어 중 하나로 세트된다. 로우 및 하이 데이터 값들은 각각 “0” 과 “1” 또는 “1” 과 “0”으로 저장될 수 있다. 돈 케어 값은 도면에서 “X”로 표시된다. 도시된 것처럼, 각각의 개별 메모리 셀(404)은 개별의 제1 워드-라인(406), 개별의 제2 워드-라인(408), 및 개별 매치-라인(410)에 전기적으로 접속된다.
워드-라인들(406) 및 콤플리멘터리 워드-라인들(408)은 워드-라인 디코더(414) 및 서치 드라이버(418)에 전기적으로 접속된다. 본 발명의 한 예시적 실시 예에서, 워드-라인 디코더/데이터 드라이버(414)는 워드-라인들(406) 및 콤플리멘터리 워드-라인들(408)에 전압 바이어스를 인가하는데, 이는 저장 동작들 동안 메모리 셀을 선택하기 위함이다. 또한, 서치 드라이버(418)는 콤플리멘터리 서치-라인들(406) 및 서치-라인들(408)에 바이어스 전압들을 인가한다. 비트 디코더/데이터 드라이버는, 프로그램 될 필요가 있는 저항 상태들에 기초하여, RESET 전류 펄스 또는 SET 전류 펄스를 개별 메모리 셀(404) 내의 두 메모리 소자들에 제공한다. 서치 드라이버는, 메모리 셀(404) 내에서 서치될 필요가 있는 저항 값들에 기초하여, 개별의 콤플리멘터리 서치-라인들(406) 및 서치-라인들(408)에 바이어스 전압들을 제공한다.
다수의 매치-라인들(410)은 비트 디코더/데이터 드라이버(416), 및 매치 회로(412)에 전기적으로 접속된다. 본 발명의 한 예시적 실시 예에서, 매치 회로(412)는 서치 동작들 동안, 양의 전압을 다수의 매치-라인들(410)에 인가한다. 전술한 것처럼, 서치 동작들 동안, 개별 매치-라인(410)이 임계 값 이하의 집단(collective) 전류 값을 가지는 경우, 매치가 매치 회로(412)에 의해서 데이터 워드 및 서치 워드 사이에서 표시된다. 본 발명의 다른 실시 예에서, 개별 매치-라인(410)이 임계 값 이상의 집단 저항 값을 가지는 경우, 매치가 매치 회로(412)에 의해서 데이터 워드 및 서치 워드 사이에 표시된다. 다수의 메모리 셀들(404) 중 개별 매치-라인(410)과 전기적으로 직렬 접속된 몇 개의 메모리 셀들이 미스매치를 갖는 경우, 매치는 표시되지 않는다. 데이터 워드 및 서치 워드 사이에 매치가 결정된 경우, 워드 위치(매칭하는 특정 매치-라인의 주소)가 출력된다.
본 발명의 특정 실시 예에서, 퍼지 매칭(fuzzy matching)은, 개별 매치-라인(410)에서 미스매치들의 개수를 결정하는데 사용된다. 예를 들면, 도면에 따라, 매치-라인 M0에 저장된 데이터 워드는 “0110”이다. 만약 서치 워드가 “1111”인 경우, 상대적으로 큰 전류가 첫째 데이터 비트를 저장하는 메모리 셀(404) 및 넷째 데이터 비트를 저장하는 메모리 셀의 매치-라인(410)에 흐를 것이다. 메모리 셀들(404)은 매치-라인(410)과 전기적으로 병렬 접속되어 있기 때문에, 매치 회로(412)에 의하여 측정된 집단 전류는 두 개의 미스매치 메모리 셀들(404)의 결합된 전류를 갖게 될 것이다. M0을 따라 흐르는 전류의 양은, 매치 회로(412)가 매치-라인 M0이 두 개의 미스매치들을 포함하는 것을 결정할 수 있도록 한다. 따라서, 매치 회로(412)는 개별 매치-라인을 흐르는 집단 전류에 기초하여 데이터 워드 및 서치 워드 사이에 미스매치된 비트들의 수를 결정하도록 구성된다. 미스매치된 비트들의 수는 개별 매치-라인을 흐르는 집단 전류에 비례한다.
본 발명의 또 다른 실시 예에서, 매치 회로(412)는 개별 매치-라인(410)의 집단 저항에 기초하여, 데이터 워드 및 서치 워드 사이의 미스매치된 비트들의 수를 결정한다. 미스매치된 비트들의 수는 집단 저항에 반비례한다.
도 5a는 내용 주소화 메모리 디바이스의 3진수 데이터 워드 저장을 위한 방법의 실시 예를 도시한다. 상기 데이터 워드의 각 데이터 비트는 세 개의 값들인 로우, 하이, 및 돈 케어 중 하나로 세트된다. 프로세스 플로우(process flow)는 수신 동작(502)에서 시작한다. 수신 동작(502)동안, 비트 디코더/데이터 드라이브는 한 데이터 워드 또는 데이터 워드들의 집단을 수신한다. 상기 데이터 워드는 3진수 데이터 비트 값들의 스트링(string)을 포함한다. 각 데이터 비트 값은 세 개의 값들 인 로우, 하이, 및 돈 케어 중 하나로 세트된다. 각 데이터 비트는 개별 매치-라인상의 대응 메모리 셀에 저장된다. 수신 동작(502)이 완료되면, 제어는 프로그래밍 동작(504)으로 넘어간다.
프로그래밍 동작(504)동안, 워드-라인 드라이버는 바이어스 전압들을 워드-라인들(406) 및 콤플리멘터리 워드-라인들(408)에 순차적으로 인가하는데, 이는 한번에 하나씩 각 메모리 셀 내의 액세스 디바이스들을 선택하기 위함이다. 각 단계동안, 비트 디코더/데이터 드라이버는 RESET 또는 SET 전류 펄스를 비트-라인들(410)에 제공하는데, 이는 순차적으로 각 메모리 셀 내의 두 개의 메모리 소자들을, 낮은 저항 상태 또는 높은 저항 상태 중 하나로 프로그램하기 위함이다. 전술한 것처럼, 두 개의 메모리 소자들에 프로그램된 상기 저항 상태는 각 메모리 셀내에 저장될 데이터 비트 값에 기초한다. 상기 방법은 프로그램 동작(506)후에 종료된다.
도 5b는 본 발명의 실시 예에 의해 나타날 수 있는 내용 주소화 메모리 디바이스에 관하여, 서치 동작들을 위한 방법을 도시한다. 프로세스 플로우는 수신 동작(508)에서 시작한다. 수신 동작(508)동안, 서치 드라이버는 서치 워드를 수신한다. 상기 서치 워드는, 내용 주소화 메모리 디바이스 내에서 서치될 3진수 데이터 값들의 스트링을 포함한다. 수신 동작(508)이 완료된 후에, 제어는 측정 동작(510)으로 넘어간다.
측정 동작(510) 동안, 내용 주소화 메모리 디바이스 내의 다수의 매치-라인들 중 각 개별 매치-라인들의 집단 저항은 병렬로 측정된다. 전술한 것처럼, 개별 매치-라인들의 집단 저항은, 특정 매치-라인에 전기적으로 접속된 모든 메모리 셀의 누적 저항(additive resistance)이다. 본 발명의 한 예시적 실시 예에서, 매치 회로는 각 개별 매치-라인의 집단 저항을 측정하도록 사용된다. 본 발명의 또 다른 실시 예에서, 각 개별 매치-라인을 통하여 흐르는 상기 집단 전류는, 양의 바이어스를 각 매치 라인에 인가함으로써 매치 회로에 의해 측정된다. 측정 동작(510)이 완료된 후에, 제어는 결정 동작(512)(determining operation)으로 넘어간다.
결정 동작(512) 동안, 특정 매치-라인의 미스매치들의 수가 결정된다. 전술한 것처럼, 서치 워드 및 데이터 워드 사이의 미스매치들의 수는 특정 매치-라인의 집단 저항에 기초하여 결정된다. 미스매치된 비트들의 수는 집단 저항에 반비례한다. 본 발명의 또 다른 실시 예에서, 서치 워드 및 데이터 워드 사이의 미스매치들의 수는 특정 매치-라인의 집단 전류에 기초하여 결정된다. 미스매치된 비트들의 수는 집단 전류에 비례한다. 만약 미스매치가 존재하지 않는 경우, 즉, 집단 저항이 임계 값 이상이거나 집단 전류가 임계 값 이하인 경우, 제어는 결정 동작(514)으로 넘어간다.
결정 동작(514) 동안, 서치 워드와 매치하는 데이터 워드를 포함하는 특정 매치-라인의 위치가 결정되고, 결과가 출력된다. 전술한 것처럼, 퍼지 매칭은 본 발명의 한 실시 예에서 채용될 수 있다. 상기 실시 예에서는, 서치 워드와 가장 유사하게(closest) 저장된 데이터 워드의 메모리 주소가 출력된다. 또 다른 실시 예에서, 각각의 저장된 워드의 메모리 주소가 출력되고, 또한 서치 워드와 각각의 저장된 워드 사이에 미스매치된 비트 위치들의 대응 수(corresponding number of positions of mismatch bits)가 출력된다. 출력 비트는 또한 서치 워드와 정확히 매치되는 것이 없다는 것을 표시하기 위해 활성화 될 수 있다. 결정 동작(514) 후에, 상기 프로세스는 종료된다.
이 기술분야에서 통상의 지식을 가진 자들은, 명세서에 기재된 실시 예들과 함께 설명된 다양한 예시적 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자적 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합들로 구현될 수 있음을 이해할 수 있을 것이다.
하드웨어 및 소프트웨어의 이러한 호환 가능성을 명확히 설명하기 위해서, 다양한 예시적 콤포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 이들의 기능성에 관하여 일반적으로 전술되었다. 이런 기능성은 하드웨어로 또는 소프트웨어로 -상기 소프트웨어는 특정 어플리케이션 및 전체 시스템상에 부과된 설계 제약들에 영향을 받음- 구현된다. 이 분야의 기술자들은 상기 설명된 기능성을 각각의 특정 어플리케이션에 맞는 방법들로 변화시켜 구현할 수 있지만, 이러한 구현 결정들이 본 발명의 취지를 벗어나는 것으로 해석되어서는 안된다.
명세서에 기재된 실시 예들과 함께 설명된 다양한 예시적 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 반도체(ASIC), 논리회로형 반도체(FPGA) 또는 다른 프로그램 가능한 논리 디바이스, 즉 개별 게이트 또는 트랜지스터 논리, 개별 하드웨어 콤포넌트들, 또는 전술한 기능들을 수행하도록 설계된 이들의 모든 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서, 종래의 프로세서, 컨트롤러, 마이크로 컨트롤러, 상태 머신 등이 될 수 있다. 프로세서는 또한 컴퓨팅 디바이스들, 예를 들면 DSP 와 마이크로 프로세서의 조합, 다수의 마이크로 프로세서들, DSP 코어를 갖는 하나 또는 그 이상의 마이크로 프로세서들, 또는 이러한 다른 모든 구성들로 구현될 수 있다. 또한, “프로세싱”이란 용어는 몇몇의 의미들을 포함하는 넓은 의미의 용어로 사용되는데, 예를 들면, 프로그램 코드를 구현 하는 것, 명령들을 실행하는 것, 연산 동작들을 수행하는 것, 및 이와 유사한 것들을 포함한다.
본 명세서에 기재된 실시 예들과 함께 설명된 방법 또는 알고리즘의 단계들은 하드웨어에서, 프로세서의 의하여 실행되는 소프트웨어 모듈에서, 또는 이 둘의 조합에서 직접적으로 실행될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 제거 가능 디스크, CD-ROM, DVD, 또는 상기 기술 분야에서 알려진 다른 모든 형태들의 저장 매체에 상주 할 수 있다.
저장 매체는 프로세서와 연결되는데, 상기 프로세서는 상기 저장 매체로부터 정보를 읽거나 상기 저장 매체에 정보를 기록할 수 있다. 또한, 상기 저장 매체는 프로세서와 통합될 수 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC은 사용자 단말기에 상주할 수 있다. 또한, 프로세서 및 저장 매체는 사용자 단말기의 개별 콤포넌트로써 상주할 수 있다.
모듈은 따라오는 다음의 것들 중 어느 것을 포함할 수 있지만, 이제 한정 되지 않는다. 소프트 웨어 또는 하드웨어 콤포넌트들(예를 들면, 소프트웨어 객체-지향된 소프트웨어 콤포넌트들, 클래스 콤포넌트들 및 태스크 콤포넌트들), 프로세스들, 방법들, 기능들, 특성들, 절차들, 서브루틴들 및 프로그램 코드, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스들, 데이터 구조들, 테이블들, 배열들, 또는 변수들의 세그먼트들.
본 발명의 실시 예들은, 플로우차트 설명들 및/또는 본 발명의 실시 예들을 따른 방법들, 장치들(시스템들) 및 컴퓨터 프로그램 제품들의 블록도들을 참조하여 설명된다. 상기 플로우차트 설명 및/또는 블록도들의 각 블록, 및 상기 플로우차트 설명 및/또는 블록도들의 블록들의 조합은, 컴퓨터 프로그램 명령들에 의해 구현될 수 있다. 이 컴퓨터 프로그램 명령들은 범용 컴퓨터, 특별용 컴퓨터, 또는 다른 프로그램 가능한 데이터 처리 장치의 프로세스에 머신(machine)을 생성하도록 제공된다. 그리하여 상기 컴퓨터 또는 다른 프로그램 가능한 데이터 처리 장치의 프로세서를 통하여 실행되는 명령들은, 상기 플로우차트 내에 및/또는 블록도의 블록 또는 블록들에 명시된 상기 기능들/기술들을 구현하는 수단들을 생성한다.
이 컴퓨터 프로그램 명령들 또한 컴퓨터 읽기 가능 매체에 저장될 수 있는데, 상기 컴퓨터 읽기 가능 메모리는 컴퓨터, 다른 프로그램 가능한 데이터 처리 장치, 또는 다른 디바이스들이 특정한 방식으로 기능하도록 지시할 수 있다. 그리하여, 상기 컴퓨터 읽기 가능 메모리에 저장된 명령들은 제품을 생산하는데, 이것은 플로우차트 내에 및/또는 블록도의 블록 또는 블록들에 명시된 상기 기능/기술을 구현하는 명령들을 포함한다.
상기 컴퓨터 프로그램 명령들은 또한 컴퓨터, 다른 프로그램 가능한 데이터 처리 장치, 또는 다른 디바이스들 상으로 로드 될 수 있는데, 이는 일련의 동작 단계들이 상기 컴퓨터, 다른 프로그램 가능한 장치 또는 다른 디바이스들 상에 수행되어 프로세스가 구현되는 컴퓨터를 생산하기 위함이다. 그리하여, 컴퓨터 또는 다른 프로그램 가능한 장치 상에 실행하는 상기 명령들은, 플로우차트 내 및/또는 블록도의 블록 또는 블록들에 명시된 상기 기능들/기술들을 구현하는 프로세스들을 제공한다.
도면들 내에 있는 상기 플로우차트 및 블록도들은 본 발명의 다양한 실시 예에 따른 구조, 기능, 및 시스템, 방법 및 컴퓨터 프로그램 제품들의 가능한 동작 구현들을 설명한다. 이 점과 관련하여, 상기 플로우차트 내의 또는 블록도의 각 블록은 모듈, 구성, 세그먼트, 또는 코드의 일부를 나타낼 수 있다. 상기 코드는 명시된 논리 기능(들)을 구현하는 하나 또는 그 이상의 실행 가능한 명령들을 포함한다. 또한, 몇몇의 다른 구현들에서, 상기 블록에 기재된 기능들은 상기 도면들에 기재된 순서와는 다르게 일어날 수 있다. 예를 들면, 연속적으로 도시된 두 블록은 사실, 실제 동시적으로 실행되거나, 상기 블록들은 수반된 기능에 따라 때때로 역순으로 실행 될 수 있다. 또한, 상기 블록도들 및/또는 플로우차트 설명의 각 블록, 및 상기 블록도들 및/또는 플로우차트 설명 내의 블록들의 조합은, 상기 명시된 기능들 또는 기술들, 또는 특별용 하드웨어 및 컴퓨터 명령들의 조합들을 수행하는 특별용 하드웨어 기반의 시스템들에 의해 구현될 수 있다.
여기서 사용된 전문 용어는 오직 특정한 실시 예들을 묘사하기 위함이지, 본 발명을 한정하기 위한 의도가 아니다. 이 설명에서 사용된 단수 형태의 단어들은 문맥상 명백하게 단수임을 표시하는 경우가 아닌 한 복수 형태도 포함한다. “포함하다” 및/또는 “포함하는”이란 용어는, 본 명세서의 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성들의 존재를 명시할 때 사용되지만, 하나 또는 그 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성들 및/또는 그들의 그룹들의 추가사항을 배제하는 것은 아니다.
아래의 청구항들의 대응 구조들, 재료들, 동작들, 및 모든 수단 혹은 단계 플러스 기능 요소들의 균등물들은 모든 구조, 재료, 혹은 구체적으로 청구된 다른 청구된 요소들과 조합으로 기능을 수행하기 위한 동작을 포함한다. 본 발명의 설명은 예시 및 설명의 목적으로 제공될 뿐이며, 개시된 형태로서 본 발명을 모두 포함하고 있다거나(exhaustive) 혹은 제한 하려 하는 것은 아니다. 많은 수정들 및 변형들은 이 기술분야에서 통상의 지식을 가진 자들에게 본 발명의 범위 및 취지를 벗어남이 없이 명백하게 이해될 것이다. 상기 실시 예들은 본 발명의 원리 및 명세서의 실시를 잘 설명하기 위해서 선택되고 기재되었다. 또한 이 기술분야의 통상의 지식을 가진 자가 특정 사용에 적합한 다양한 변형들을 갖는 다양한 실시 예들을 위해 본 발명을 이해하도록 기재되었다.
그러므로, 본 명세서의 발명은 그 실시 예들을 참조하여 상세히 기재되었고, 수정들 및 변경들은 첨부된 청구항들에 기재된 본 발명의 범위를 벗어나지 않고 구현 가능한 것이 명백할 것이다.

Claims (25)

  1. 로우(low), 하이(high), 및 돈 케어(don't care) 중 하나인, 3진수 데이터 값을 저장하기 위한 내용 주소화 메모리 어레이 내의 메모리 셀에서, 상기 메모리 셀은 :
    상기 3진수 데이터 값이 로우인 경우, 낮은 저항 상태를 저장하도록 구성되고, 그리고 3진수 데이터 값이 하이 또는 돈 케어 중 하나인 경우, 높은 저항 상태를 저장하도록 구성된 제1 메모리 소자 -상기 높은 저항 상태는 상기 낮은 저항 상태보다 저항이 적어도 한 차수(one order) 더 큼-;
    상기 3진수 데이터 값이 하이인 경우, 낮은 저항 상태를 저장하도록 구성되고, 그리고 상기 3진수 데이터 값이 로우 또는 돈 케어 중 하나인 경우, 높은 저항 상태를 저장하도록 구성된 제2 메모리 소자; 및
    병렬 회로 내에서 상기 제1 메모리 소자 및 상기 제2 메모리 소자와 전기적으로 접속된 매치-라인을 포함하는,
    메모리 셀.
  2. 제 1항에 있어서,
    상기 제1 및 제2 메모리 소자들은 상 변화 소자들(phase change elements), 저항성 메모리 소자들, 플로팅 게이트 전계 효과 트랜지스터들(플로팅 게이트 FET), 자기저항식 랜덤 액세스 메모리(Magnetoresistive Random Access Memory :MRAM), 및 전하 트랩핑 디바이스들(charge trapping devices)로 이루어진 그룹으로부터 선택된 메모리 소자들로 구성된,
    메모리 셀.
  3. 제 1항 또는 제 2항에 있어서,
    서치 동작 동안, 상기 제1 메모리 및 제2 메모리 소자를 통하는 집단 전류(collective current)가 전류 임계 값(current threshold value) 아래인 경우, 저장된 비트 및 서치 비트는 메모리 셀에서 매치하는,
    메모리 셀.
  4. 제 1항, 제 2항 또는 제 3항 중 어느 한 항에 있어서, 상기 메모리 셀은,
    상기 제1 메모리 소자 및 워드-라인(word-line)에 전기적으로 접속된 제1 액세스 디바이스(access device); 및
    상기 제2 메모리 소자 및 콤플리멘터리 워드-라인에 전기적으로 접속된 제2 액세스 디바이스를 더 포함하는,
    메모리 셀.
  5. 제 4항에 있어서,
    상기 제1 액세스 디바이스는, 서치 비트 값이 하이인 경우, 낮은 저항 상태로 바이어스되고, 서치 비트 값이 로우 또는 돈 케어 상태인 경우, 높은 저항 상태로 바이어스되며 -상기 높은 저항 상태는 상기 낮은 저항 상태보다 저항이 적어도 한 차수 더 큼-; 및
    상기 제2 액세스 디바이스는 서치 비트 값이 하이 또는 돈 케어 상태인 경우, 높은 저항 상태로 바이어스 되고, 서치 비트 값이 로우인 경우 낮은 저항 상태로 바이어스 되는,
    메모리 셀.
  6. 제 4항 또는 제5항에 있어서,
    서치 동작 동안, 제1 액세스 디바이스와 직렬 회로로 접속된 제1 메모리 소자의 제1 집단 저항(collective resistance)이 저항 임계 값 이상이고, 제2 액세스 디바이스와 직렬 회로로 접속된 제2 메모리 소자의 제2 집단 저항이 저항 임계 값 이상인 경우, 저장된 비트 및 서치 비트는 상기 메모리 셀에서 매치하는,
    메모리 셀.
  7. 제 4항, 제 5항 또는 제 6항 중 어느 한 항에 있어서,
    상기 제1 및 제2 액세스 디바이스들은 전계 효과 트랜지스터들(FET) 및 양극성 접합 트랜지스터들(BJT)로 이루어진 그룹으로부터 선택된 액세스 디바이스들로 구성된,
    메모리 셀.
  8. 제 4항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제1 액세스 디바이스는 제1 소스 단자를 포함하고; 그리고
    상기 제2 액세스 디바이스는 제2 소스 단자를 포함하되, 상기 제2 소스 단자는 상기 제1 소스 단자 및 공통 접지에 전기적으로 접속된,
    메모리 셀.
  9. 데이터 워드의 각 비트가 로우, 하이, 및 돈 케어의 3진 데이터 값들 중 하나로 설정되는, 데이터 워드들을 저장하기 위한 내용 주소화 메모리 디바이스에 있어서, 상기 내용 주소화 메모리 디바이스는 :
    복수의 매치-라인들;
    복수의 매치-라인들 중 하나의 매치-라인에 병렬 회로로, 전기적으로 접속되는 복수의 메모리 셀들 - 각 메모리 셀은 데이터 워드의 한 비트를 저장함 -;
    대응 비트의 3진수 데이터 값이 로우인 경우, 낮은 저항 상태를 저장하도록 구성되고, 대응 비트의 3진수 데이터 값이 하이 또는 돈 케어 중 하나인 경우, 높은 저항 상태를 저장하도록 구성된, 각 메모리 셀 내에 위치한 제1 메모리 소자 -상기 높은 저항 상태는 상기 낮은 저항 상태보다 저항이 적어도 한 차수 더 큼-; 및
    대응 비트의 3진수 데이터 값이 하이인 경우, 낮은 저항 상태를 저장하도록 구성되고, 또한 대응 비트의 3진수 데이터 값이 로우 또는 돈 케어 중 하나인 경우, 높은 저항 상태를 저장하도록 구성된, 각 메모리 셀 내에 위치한 제2 메모리 소자를 포함하되, 상기 제1 메모리 소자 및 제2 메모리 소자는 병렬 회로 내에서 매치-라인에 전기적으로 접속되는,
    내용 주소화 메모리 디바이스.
  10. 제 9항에 있어서,
    각 메모리 셀 내의 상기 제1 및 제2 메모리 소자들은 상 변화 소자들, 저항성 메모리 소자들, 플로팅 게이트 전계 효과 트랜지스터들(플로팅 게이트 FET), 자기저항식 랜덤 액세스 메모리(MRAM), 및 전하 트랩핑 디바이스들(charge trapping devices)로 이루어진 그룹으로부터 선택된 메모리 소자들로 구성된,
    내용 주소화 메모리 디바이스.
  11. 제 9항 또는 제 10항에 있어서,
    각 매치-라인에 전기적으로 접속된 매치 회로를 더 포함하되, 상기 매치 회로는 서치 동작 동안, 각각의 개별 매치-라인에 전기적으로 접속된 다수의 메모리 셀들을 통과하는 집단 전류를 측정하도록 구성된,
    내용 주소화 메모리 디바이스.
  12. 제 11항에 있어서,
    상기 매치 회로는 개별 매치-라인을 통과하는 상기 집단 전류가 전류 임계 값 이하인 경우 매치를 표시하도록 구성된,
    내용 주소화 메모리 디바이스.
  13. 제 11항 또는 제 12항에 있어서,
    상기 매치 회로는 개별 매치-라인을 통과하는 집단 전류에 기초하여, 데이터 워드 및 서치 워드 사이의 미스매치된 비트들의 수를 결정하도록 구성하되, 상기 미스매치된 비트들의 수는 상기 개별 매치-라인을 통과하는 집단 전류에 비례하는,
    내용 주소화 메모리 디바이스.
  14. 제 9항 내지 제 13항 중 어느 한 항에 있어서,
    각 매치-라인에 전기적으로 접속된 매치 회로를 더 포함하되, 상기 매치 회로는 서치 동작 동안, 각각의 개별 매치-라인에 전기적으로 접속된 다수의 메모리 셀들의 집단 유효 저항(collective effective resistance)을 측정하도록 구성된,
    내용 주소화 메모리 디바이스.
  15. 제 14항에 있어서,
    상기 매치 회로는 개별 매치-라인의 집단 유효 저항이 저항 임계 값 이상인 경우, 매치를 표시하도록 구성된,
    내용 주소화 메모리 디바이스.
  16. 제 14항 또는 제 15항에 있어서,
    상기 매치 회로는 개별 매치-라인의 집단 유효 저항에 기초하여 데이터 워드 및 서치 워드 사이의 미스매치된 비트들의 수를 결정하도록 구성하되, 상기 미스매치된 비트들의 수는 상기 집단 유효 저항에 반비례하는,
    내용 주소화 메모리 디바이스.
  17. 제 9항 내지 제 16항 중 어느 한 항에 있어서,
    메모리 셀 내의 제1 메모리 소자에 전기적으로 접속된, 각 메모리 셀 내에 위치한 제1 액세스 디바이스; 및
    메모리 셀 내의 제2 메모리 소자에 전기적으로 접속된, 각 메모리 셀 내에 위치한 제2 액세스 디바이스를 더 포함하는,
    내용 주소화 메모리 디바이스.
  18. 제 17항에 있어서,
    상기 제1 및 제2 액세스 디바이스들은 전계 효과 트랜지스터들(FET) 및 양극성 접합 트랜지스터들(BJT)로 이루어진 그룹으로부터 선택된 액세스 디바이스들로 구성된,
    내용 주소화 메모리 디바이스.
  19. 제 17항 또는 제 18항에 있어서,
    상기 제 1 액세스 디바이스는 서치 워드 내의 대응 서치 비트의 값이 하이인 경우, 낮은 저항 상태로 바이어스 되고, 또한 대응 서치 비트의 값이 로우 또는 돈 케어인 경우, 높은 저항 상태로 바이어스 되고 -상기 높은 저항 상태는 상기 낮은 저항 상태보다 저항이 적어도 한 차수 더 큼-; 그리고 상기 제2 액세스 디바이스는 서치 워드 내의 대응 서치 비트의 값이 하이 또는 돈 케어인 경우, 높은 저항 상태로 바이어스 되고, 또한 대응 서치 비트의 값이 로우인 경우, 낮은 저항 상태로 바이어스 되는,
    내용 주소화 메모리 디바이스.
  20. 제 17항, 제 18항, 또는 제 19항 중 어느 한 항에 있어서,
    상기 제1 액세스 디바이스는 제1 소스 단자를 포함하고; 그리고
    상기 제2 액세스 디바이스는 제2 소스 단자를 포함하되, 상기 제2 소스 단자는 상기 제1 소스 단자 및 공통 접지에 전기적으로 접속된,
    내용 주소화 메모리 디바이스.
  21. 내용 주소화 메모리 디바이스를 동작시키는 방법에 있어서, 상기 방법은 :
    상기 내용 주소화 메모리 디바이스 내에 저장하기 위한 데이터 워드를 수신하는 단계 -데이터 워드의 각 데이터 비트는 세 개의 값들 인 로우, 하이, 및 돈 케어 중 하나로 세트됨-;
    상기 데이터 워드 내의 각 데이터 비트에 대하여, 상기 데이터 비트에 대응하는 메모리 셀 내의 제1 메모리 소자를 상기 데이터 비트의 값이 로우인 경우, 낮은 저항 상태로 프로그래밍하고, 그리고 상기 데이터 비트의 값이 하이 또는 돈 케어 중 하나인 경우, 높은 저항 상태로 프로그래밍하는 단계 -상기 높은 저항 상태는 상기 낮은 저항 상태보다 저항이 적어도 한 차수 더 큼-;
    데이터 워드 내의 각 데이터 비트에 대하여, 상기 데이터 비트에 대응하는 메모리 셀 내의 제2 메모리 소자를 데이터 비트의 값이 하이인 경우 낮은 저항 상태로 프로그래밍 하고, 그리고 데이터 비트의 값이 로우 또는 돈 케어 중 하나인 경우, 높은 저항 상태로 프로그래밍하는 단계를 포함하는,
    방법.
  22. 제 21항에 있어서, 상기 방법은 :
    상기 내용 주소화 메모리 디바이스 내에 저장된 데이터 워드들을 통해서(through) 서치하도록 서치 워드를 수신하는 단계;
    상기 서치 워드 내의 각 서치 비트에 대하여, 제1 메모리 소자에 전기적으로 접속된 제1 액세스 디바이스를 서치 비트의 값이 하이인 경우, 낮은 저항 상태로 바이어스하고, 그리고 서치 비트의 값이 로우 또는 돈 케어 상태인 경우, 높은 저항 상태로 바이어스 하는 단계; 및
    상기 서치 워드 내의 각 서치 비트에 대하여, 제2 메모리 소자에 전기적으로 접속된 제2 액세스 디바이스를 서치 비트의 값이 하이 또는 돈 케어인 경우, 높은 저항 상태로 바이어스하고, 그리고 서치 비트의 값이 로우인 경우, 낮은 저항 상태로 바이어스 하는 단계를 더 포함하는,
    방법.
  23. 제 22항에 있어서, 상기 방법은:
    내용 주소화 메모리 디바이스 내에 저장된 각 데이터 워드의 집단 유효 저항을 측정하는 단계; 및
    개별 데이터 워드의 집단 유효 저항이 임계 값 이상인 경우, 개별 데이터 워드의 메모리 위치를 출력하는 단계를 더 포함하는,
    방법.
  24. 제 22항 또는 제 23항에 있어서, 상기 방법은:
    내용 주소화 메모리 디바이스 내에 저장된 각각의 데이터 워드의 집단 전류를 측정하는 단계; 및
    개별 데이터 워드의 집단 전류가 임계 값 이하인 경우, 개별 데이터 워드의 메모리 위치를 출력하는 단계를 더 포함하는,
    방법.
  25. 컴퓨터 사용가능 메모리 내에 구현된 컴퓨터 프로그램 제품에 있어서, 상기 제품은 :
    내용 주소화 메모리 디바이스를 동작시키기 위하여 컴퓨터 사용가능 매체와 결합된 컴퓨터 읽기가능 프로그램 코드들을 포함하되, 상기 컴퓨터 읽기가능 프로그램 코드들은 상기 프로그램이 :
    내용 주소화 메모리 디바이스내에 저장하기 위한 데이터 워드를 수신하고 - 데이터 워드의 각각의 데이터 비트는 세 개의 값들인 로우, 하이, 및 돈 케어 중 하나로 세트됨 -;
    데이터 워드내의 각각의 데이터 비트에 대하여, 데이터 비트에 대응하는 메모리 셀 내의 제1 메모리 소자를 데이터 비트의 값이 로우인 경우 낮은 저항 상태로 프로그램하며, 그리고 데이터 비트의 값이 하이 또는 돈 케어 중 하나인 경우 높은 저항 상태로 프로그램하고 -높은 저항 상태는 낮은 저항 상태보다 저항이 적어도 한 차수 더 큼-; 그리고
    데이터 워드내의 각 데이터 비트에 대하여, 데이터 비트에 대응하는 메모리 셀 내의 제2 메모리 소자를 데이터 비트 값이 하이인 경우 낮은 저항 상태로 프로그램하며, 그리고 데이터 비트의 값이 로우 또는 돈 케어 중 하나인 경우, 높은 저항 상태로 프로그램하는 것을 수행하도록 구성된,
    컴퓨터 프로그램 제품.
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