KR20110131708A

KR20110131708A - 출력드라이버

Info

Publication number: KR20110131708A
Application number: KR1020100051284A
Authority: KR
Inventors: 오익수; 김형수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-05-31
Filing date: 2010-05-31
Publication date: 2011-12-07

Abstract

출력드라이버는 기준전압과 DQ 패드로 출력되는 구동전압을 비교하여 비교전압을 생성하는 비교부와, 상기 비교전압에 응답하여 코드를 카운팅하는 코드카운팅부와, 상기 코드 및 풀다운신호에 응답하여 상기 구동전압을 구동하는 구동부를 포함한다.

Description

출력드라이버{OUTPUT DRIVER}

본 발명은 구동력간의 불일치를 조절할 수 있도록 한 출력드라이버에 관한 것이다.

도 1은 종래기술에 따른 출력드라이버의 회로도이다.

도 1에 도시된 바와 같이, 종래기술의 출력드라이버는 제1 내지 제N 풀업신호(PU<1:N>)에 응답하여 턴온되어 출력패드(DQ)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터들(P11~P1N)과, 제1 내지 제M 풀다운신호(PD<1:M>)에 응답하여 턴온되어 출력패드(DQ)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터들(N11~N1M)로 구성된다.

이와 같은 구성의 출력드라이버는 제1 내지 제N 풀업신호(PU<1:N>) 및 제1 내지 제M 풀다운신호(PD<1:M>) 중 인에이블되는 신호의 수를 조절하여 구동력을 조절한다. 즉, 종래의 출력드라이버는 제1 내지 제N 풀업신호(PU<1:N>) 중 로직로우레벨로 인에이블되는 신호의 수를 조절하여 풀업 구동력을 조절하고, 제1 내지 제M 풀다운신호(PD<1:M>) 중 로직하이레벨로 인에이블되는 신호의 수를 조절하여 풀다운 구동력을 조절한다. 이때, 제1 내지 제N 풀업신호(PU<1:N>)에 따른 PMOS 트랜지스터들(P11~P1N)의 풀업구동력과 제1 내지 제M 풀다운신호(PD<1:M>)에 따른 NMOS 트랜지스터들(N11~N1M)의 풀다운구동력은 동일하게 유지되도록 설정된다.

그런데, PVT특성변화에 따라 PMOS 트랜지스터들(P11~P1N)의 풀업구동력과 NMOS 트랜지스터들(N11~N1M)의 풀다운구동력 간에 불일치(mismatch)가 발생할 수 있다. 이를 도 2를 참고하여 좀 더 구체적으로 살펴보면 다음과 같다.

PMOS 트랜지스터들(P11~P1N) 및 NMOS 트랜지스터들(N11~N1M)이 PVT특성변화에 따라 Typical한 전류특성(평균범위)을 갖는 경우 A에서와 같이 PMOS 트랜지스터들(P11~P1N)을 통해 공급되는 전류(IOH)량과 NMOS 트랜지스터들(N11~N1M)을 통해 방출되는 전류(IOL)가 균형을 이룬다. 그러나, B에서와 같이 PMOS 트랜지스터들(P11~P1N)이 NMOS 트랜지스터들(N11~N1M)보다 PVT특성변화에 따른 큰 전류특성을 갖는 경우와 C에서와 같이 NMOS 트랜지스터들(N11~N1M)이 PMOS 트랜지스터들(P11~P1N)보다 PVT특성변화에 따른 큰 전류특성을 갖는 경우에는 PMOS 트랜지스터들(P11~P1N)을 통해 공급되는 전류(IOH)량과 NMOS 트랜지스터들(N11~N1M)을 통해 방출되는 전류(IOL)량의 차이가 발생한다. 따라서, B와 C 경우에는 PMOS 트랜지스터들(P11~P1N)의 풀업구동력과 NMOS 트랜지스터들(N11~N1M)의 풀다운구동력 간에 불일치(mismatch)가 발생한다.

본 발명은 PVT 특성변화에 따라 발생되는 구동력간의 불일치를 조절할 수 있도록 한 출력드라이버를 개시한다.

이를 위해 본 발명은 기준전압과 DQ 패드로 출력되는 구동전압을 비교하여 비교전압을 생성하는 비교부와, 상기 비교전압에 응답하여 코드를 카운팅하는 코드카운팅부와, 상기 코드 및 풀다운신호에 응답하여 상기 구동전압을 구동하는 구동부를 포함하는 출력드라이버를 제공한다.

도 1은 종래기술에 따른 출력드라이버의 회로도이다.
도 2는 도 1에 도시된 출력드라이버에서 PVT 특성변화에 따른 구동력간의 불일치를 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 출력드라이버의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 출력드라이버에 포함된 구동부의 회로도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 3은 본 발명의 일 실시예에 따른 출력드라이버의 구성을 도시한 블럭도이고, 도 4는 도 3에 도시된 출력드라이버에 포함된 구동부의 회로도이다.

도 3에 도시된 바와 같이, 본 실시예의 출력드라이버는 기준전압생성부(20), 비교부(21), 코드카운팅부(22), 구동부(23) 및 출력패드(24)를 포함한다.

기준전압생성부(20)는 외부전압(VDD)과 접지전압(VSS) 사이에 직렬연결된 저항소자들(R10, R11)의 저항값의 비에 따라 전압분배하여 기준전압(VREF)을 생성한다.

비교부(21)는 구동전압(DRV)과 기준전압(VREF)의 레벨을 비교하여 비교전압(COMPOUT)을 생성한다. 비교부(21)는 차등증폭회로등으로 구현될 수 있다. 이와 같은 구성의 비교부(21)는 구동전압(DRV)이 기준전압(VREF)보다 낮은 레벨인 경우 비교전압(COMPOUT)을 로직하이레벨로 생성하고, 구동전압(DRV)이 기준전압(VREF)보다 높은 레벨인 경우 비교전압(COMPOUT)을 로직로우레벨로 생성한다.

코드카운팅부(22)는 로직하이레벨의 비교전압(COMPOUT)이 입력되는 경우 제1 내지 제5 코드(CODE<1:5>)의 비트값을 감소시키기 위한 다운카운팅동작을 수행한다. 또한, 코드카운팅부(22)는 로직로우레벨의 비교전압(COMPOUT)이 입력되는 경우 제1 내지 제5 코드(CODE<1:5>)의 비트값을 증가시키기 위한 업카운팅동작을 수행한다.

구동부(23)는 제1 내지 제5 코드(CODE<1:5>) 및 제1 내지 제3 풀다운신호(PD<1:3>)에 응답하여 출력패드(24)로 출력되는 구동전압(DRV)를 구동한다. 도 4를 참고하여 구동부(23)의 구성을 좀 더 구체적으로 살펴보면 다음과 같다. 구동부(23)는 외부전압(VDD)과 구동전압(DRV) 사이에 연결되어 각각 제1 내지 제5 코드(CODE<1:5>)를 입력받아 구동전압(DRV)을 풀업구동하는 풀업소자들로 동작하는 PMOS 트랜지스터들(P21~P25)과, 구동전압(DRV)과 접지전압(VSS) 사이에 연결되어 각각 제1 내지 제3 풀다운신호(PD<1:3>)를 입력받아 턴온되어 구동전압(DRV)을 풀다운구동하는 풀다운소자들로 동작하는 NMOS 트랜지스터들(N21~N23)로 구성된다. 여기서, 풀업소자들로 동작하는 PMOS 트랜지스터들(P21~P25)의 구동력은 실시예에 따라서 다양하게 설정할 수 있는데, 본 실시예의 경우에는 PMOS 트랜지스터(P22)의 구동력이 PMOS 트랜지스터(P21)의 구동력보다 2배 크고, PMOS 트랜지스터(P23)의 구동력은 PMOS 트랜지스터(P22)의 구동력보다 2배 크며, PMOS 트랜지스터(P24)의 구동력이 PMOS 트랜지스터(P23)의 구동력보다 2배 크고, PMOS 트랜지스터(P25)의 구동력이 PMOS 트랜지스터(P24)의 구동력보다 2배 크게 설정하는 것이 바람직하다.

이와 같이 구성된 출력드라이버의 동작을 살펴보되, 제1 내지 제5 코드(CODE<1:5>)가 'L, L, L, H, H'로 설정된 상태에서 PVT 특성변화에 따라 구동전압(DRV)이 기준전압(VREF)보다 레벨이 낮아지는 경우와 레벨이 높아지는 경우를 나누어 설명하면 다음과 같다. 여기서, 제1 내지 제5 코드(CODE<1:5>)가 'L, L, L, H, H'로 설정된 상태라 함은 제1 내지 제3 코드(CODE<1:3>)이 모두 로직로우레벨로 설정되고, 제3 및 제5 코드(CODE<4:5>)가 모두 로직하이레벨로 설정된 상태를 의미한다.

PVT 특성변화에 따라 구동전압(DRV)이 기준전압(VREF)보다 레벨이 낮아지는 경우 비교부(21)는 비교전압(COMPOUT)을 로직하이레벨로 생성한다. 따라서, 코드카운팅부(22)는 제1 내지 제5 코드(CODE<1:5>)를 'H, H, H, L, H'로 다운카운팅한다. 따라서, 구동부(23)의 PMOS 트랜지스터들(P21~P23)이 턴온된 상태에서 PMOS 트랜지스터(P24)만 턴온된 상태로 변화되어 구동전압(DRV)이 보다 큰 구동력으로 구동된다. 제1 내지 제5 코드(CODE<1:5>)의 다운카운팅 동작은 구동전압(DRV)의 레벨이 기준전압(VREF)과 동일할 때까지 반복된다.

한편, PVT 특성변화에 따라 구동전압(DRV)이 기준전압(VREF)보다 레벨이 높아지는 경우 비교부(21)는 비교전압(COMPOUT)을 로직로우레벨로 생성한다. 따라서, 코드카운팅부(22)는 제1 내지 제5 코드(CODE<1:5>)를 'H, L, L, H, H'로 업카운팅한다. 따라서, 구동부(23)의 PMOS 트랜지스터들(P21~P23)이 턴온된 상태에서 PMOS 트랜지스터들(P22~P23)이 턴온된 상태로 변화되어 구동전압(DRV)이 보다 작은 구동력으로 구동된다. 제1 내지 제5 코드(CODE<1:5>)의 업카운팅 동작은 구동전압(DRV)의 레벨이 기준전압(VREF)과 동일할 때까지 반복된다.

이상 살펴본 바와 같이, 본 실시예에 따른 출력드라이버는 PVT 특성변화에 따라 PMOS 트랜지스터들(P21~P25) 및 NMOS 트랜지스터들(N21~N23)의 전류특성이 변화되어 PMOS 트랜지스터들(P21~P25)의 풀업구동력과 NMOS 트랜지스터들(N21~N23)의 풀다운구동력 간에 불일치가 발생하는 경우 제1 내지 제5 코드(CODE<1:5>)를 업카운팅하거나 다운카운팅하여 PMOS 트랜지스터들(P21~P25)의 풀업구동력을 조절함으로써, NMOS 트랜지스터들(N21~N23)의 풀다운구동력과 일치되도록 조절한다.

20: 기준전압생성부 21: 비교부
22: 코드카운팅부 23: 구동부
24: 출력패드

Claims

기준전압과 DQ 패드로 출력되는 구동전압을 비교하여 비교전압을 생성하는 비교부;
상기 비교전압에 응답하여 코드를 카운팅하는 코드카운팅부; 및
상기 코드 및 풀다운신호에 응답하여 상기 구동전압을 구동하는 구동부를 포함하는 출력드라이버.
제 1 항에 있어서, 상기 기준전압은 외부전압을 저항소자들의 저항값의 비에 따라 전압분배하여 생성하는 출력드라이버.
제 1 항에 있어서, 상기 비교부는 상기 구동전압이 상기 기준전압보다 낮은 레벨인 경우 상기 비교전압을 제1 레벨로 생성하고, 상기 구동전압이 상기 기준전압보다 높은 레벨인 경우 상기 비교전압을 제2 레벨로 생성하는 출력드라이버.
제 3 항에 있어서, 상기 코드카운팅부는 상기 비교전압이 상기 제1 레벨인 경우 상기 코드의 비트값을 감소시키기 위한 다운카운팅동작을 수행하고, 상기 비교전압이 상기 제2 레벨인 경우 상기 코드의 비트값을 증가시키기 위한 업카운팅동작을 수행하는 출력드라이버.
제 1 항에 있어서, 상기 구동부는
상기 코드에 응답하여 턴온되어 상기 구동전압를 전원전압으로 풀업구동하는 풀업소자; 및
상기 풀다운신호에 응답하여 턴온되어 상기 구동전압를 접지전압으로 풀다운구동하는 풀다운소자를 포함하는 출력드라이버.