KR20110128459A - Copper plated layer for forming pattern of printed circuit board and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 인쇄회로기판(PCB)의 패턴 형성에 사용되는 동 도금층과 이의 제조방법에 관한 것으로, 보다 상세하게는 인쇄회로기판용 동박 또는 동박의 표면에 코팅되는 동 도금층용으로 사용될 수 있는 동 도금층으로서 패턴 형성을 위한 에칭 공정에서 종래에 비해 두께 방향으로 높은 이방성으로 에칭이 가능하여 미세한 패턴 형성에 유리한 동 도금층 및 이의 제조방법에 관한 것이다.The present invention relates to a copper plating layer used for pattern formation of a printed circuit board (PCB) and a manufacturing method thereof, and more particularly, copper plating layer that can be used for copper foil for a printed circuit board or a copper plating layer coated on the surface of the copper foil. The present invention relates to a copper plating layer capable of etching with a high anisotropy in the thickness direction in the etching process for pattern formation and advantageous in forming a fine pattern, and a method of manufacturing the same.
인쇄회로기판(이하, 'PCB') 수요산업 중 성장속도가 크고, 우리나라의 제품 경쟁력이 높은 모바일 전자, 정보기기에 주로 적용되는 HDI(High Density Interconnects), MLB(Multi-Layer Board) 및 FPC(Flexible Printed Circuit Board)와 같은 고부가가치 PCB의 제조에 있어서, 핵심기술 중 하나는 미세회로(Fine Pattern)와 마이크로 비아(Micro Via)를 구현하는 기술이다.Printed Circuit Board (hereinafter referred to as 'PCB') is a high growth rate among the demand industries and is mainly applied to mobile electronics and information devices that have high product competitiveness in Korea, HDI (High Density Interconnects), MLB (Multi-Layer Board) and FPC ( In the manufacture of high value-added PCBs such as flexible printed circuit boards, one of the core technologies is a technique for implementing fine patterns and micro vias.
회로 패턴이 인쇄된 필름을 노광 마스크로 사용하는 기존의 노광 기술은 프린터 해상도의 한계와 필름 수축율 관리 한계, 그리고 구리(Cu)층 에칭 메커니즘의 한계로 인해 회로 선폭(Line Width)을 30㎛ 이하로 구현하는데 많은 어려움이 있다.Conventional exposure techniques that use films with printed circuit patterns as exposure masks have circuit line widths of 30 μm or less due to printer resolution limitations, film shrinkage control limitations, and copper (Cu) layer etching mechanism limitations. There are many difficulties to implement.
이를 극복하기 위한 기술로 절연판에 무전해도금법, 전해도금법 및 에칭을 통해 필요한 도체 회로를 형성하는 세미-어디티브(Semi-additive)법이나 마스크리스(Maskless) 레이저를 통해 감광막(dry film)에 직접 노광하는 기술이 개발되고 있으며, 주로 반도체 기판을 생산하는 PCB 공정에서 일부 채택되고 있다.As a technique to overcome this problem, a semi-additive method or a maskless laser, which forms a necessary conductor circuit through an electroless plating method, an electroplating method and an etching on an insulating plate, is directly applied to a dry film. Exposure technology is being developed and partly employed in the PCB process to produce semiconductor substrates.
한편, PCB 제조에서 회로 패턴 형성에 널리 사용되고 있는 서브트랙티브(subtractive)법은 원자재인 동적층판 또는 금속적층판에서 필요한 도체의 회로부분을 제외한 불필요한 부분의 동 또는 금속을 제거하여 회로 패턴을 형성시키는데, 상기 동 또는 금속의 제거를 위한 에칭 공정에서는 사이드 에칭(Side Etching)을 최대한 줄이는 것이 미세한 패턴의 구현에 핵심이 된다.Meanwhile, the subtractive method, which is widely used for circuit pattern formation in PCB manufacturing, forms a circuit pattern by removing copper or metal of unnecessary parts except for circuit parts of conductors required from a dynamic laminated plate or a metal laminated plate, which is a raw material. In the etching process for removing the copper or metal, reducing side etching as much as possible is the key to realizing fine patterns.
에칭을 하면 표면에 가까울수록 에칭량이 많아지기 때문에, 종래 에칭 후 두께방향의 단면은 도 1a에 도시된 바와 같은 형상을 갖게 된다. 그러므로 회로 선 폭(A)이 커질 수밖에 없다. 이러한 에칭 공정의 영향을 줄이기 위한 방법으로 에칭의 대상이 되는 동 도금층(copper plated layer) 내지는 동박(copper foil)의 두께를 얇게 할 수 있으나, 동박의 두께를 무한정 얇게 할 수는 없으므로, 미세 패턴의 구현에 장애가 된다.Since etching increases the closer the surface is to the etching, the cross section in the thickness direction after the conventional etching has a shape as shown in Fig. 1A. Therefore, the circuit line width A must be large. In order to reduce the influence of the etching process, the thickness of the copper plated layer or copper foil, which is the target of etching, may be reduced, but the thickness of the copper foil may not be infinitely thin. Impedances to implementation
이에 따라, 주어진 두께의 동 도금층 내지는 동박에서 회로 선폭을 최대한 미세화할 수 있는 기술이 요구되는데, 그러기 위해서는 도 1b에 나타낸 바와 같이 에칭 이방성이 있어 사이드 에칭을 줄여, 회로 선폭(B)을 줄일 수 있는 에칭 공정기술이 요구된다.Accordingly, a technique capable of minimizing the circuit line width in the copper plating layer or the copper foil of a given thickness is required. To this end, as shown in FIG. 1B, the etching anisotropy is reduced, so that the side etching can be reduced and the circuit line width B can be reduced. Etching process technology is required.
본 발명은 PCB 패턴형성용 동 도금층의 표면상태 및 물성제어를 통해 에칭시 사이드 에칭을 종래의 동박 내지는 동 도금층에 비해 크게 줄일 수 있어 패턴 미세화에 기여할 수 있는 PCB 패턴형성용 동 도금층을 제공하는 것을 해결하려는 과제로 한다.The present invention is to provide a copper plating layer for PCB pattern formation that can greatly reduce the side etching when etching through the control of the surface state and physical properties of the copper plating layer for PCB pattern formation compared to the conventional copper foil or copper plating layer. Let's solve the problem.
또한, 본 발명의 다른 과제는 현재의 에칭법에 의한 회로 형성 공정의 변화를 최소화하여 저비용으로 공정수행이 가능하고 사이드 에칭을 크게 줄일 수 있는 PCB 패턴형성용 동 도금층의 제조방법을 제공하는 것이다.In addition, another object of the present invention is to provide a method of manufacturing a copper plating layer for forming a PCB pattern that can be performed at a low cost and greatly reduce side etching by minimizing changes in the circuit forming process by the current etching method.
본 발명자들은 인쇄회로기판의 패턴형성을 위한 동박용 또는 동박의 표면에 도금되는 동 도금용으로 형성된 동 도금층의 잔류응력이나 결정립 크기를 작게하면 할수록 동 도금층의 에칭시에 사이드 에칭이 줄어 큰 종횡비의 회로를 구현할 수 있음을 확인하고 본 발명을 완성하였다.The inventors of the present invention found that the smaller the residual stress or grain size of the copper plating layer formed for copper foil for pattern formation of a printed circuit board or for copper plating plated on the surface of the copper foil, the smaller the side etching during etching of the copper plating layer. The present invention has been completed after confirming that a circuit can be implemented.
상기 과제를 해결하기 위한 수단으로 본 발명은, 잔류응력의 절대값이 8 MPa 이하(즉, -8 MPa ~ 8 MPa)인 것을 특징으로 하는 인쇄회로기판 패턴형성용 동 도금층을 제공한다.As a means for solving the above problems, the present invention provides a copper plating layer for forming a printed circuit board pattern, characterized in that the absolute value of the residual stress is 8 MPa or less (that is, -8 MPa to 8 MPa).
본 발명에 있어서, '동 도금층'이란 그 자체가 동박으로 이용되는 것과 동박의 표면에 도금되는 것을 포함한다.In this invention, a "copper plating layer" includes what is itself used for copper foil, and what is plated on the surface of copper foil.
상기 잔류응력의 절대값이 8 MPa을 초과할 경우, 에칭시 동 도금층의 등방 에칭성이 강화되어, 미세한 패턴의 구현에 바람직하지 않기 때문에 8 MPa 이하가 바람직하며, 잔류응력의 절대값을 5 MPa 이하로 유지하는 것이 보다 바람직하다.When the absolute value of the residual stress exceeds 8 MPa, the isotropic etching property of the copper plating layer is enhanced during etching, which is preferably 8 MPa or less, and the absolute value of the residual stress is 5 MPa. It is more preferable to keep it below.
또한, 본 발명에 따른 동 도금층에 있어서, 동 도금층의 평균 결정립 크기는 1㎛ 이하로 유지하는 것이 잔류응력을 낮게 유지하는데 바람직하며, 보다 바람직하게는 0.7㎛ 이하로 유지하는 것이다.In the copper plating layer according to the present invention, the average grain size of the copper plating layer is preferably maintained at 1 µm or less to keep the residual stress low, and more preferably at 0.7 µm or less.
또한, 상기 다른 과제를 해결하기 위한 수단으로 본 발명은, 전해도금액을 사용하여 전기도금법으로 인쇄회로기판의 패턴형성용 동 도금층을 제조하는 방법으로서, 상기 전해도금액은 농도 1 ~ 50ppm의 분자량 5,000 ~ 20,000의 젤라틴계 물질을 포함하는 것을 특징으로 하는 인쇄회로기판 패턴형성용 동 도금층의 제조방법을 제공한다.In addition, the present invention as a means for solving the other problems, a method for producing a copper plating layer for pattern formation of a printed circuit board by an electroplating method using an electrolytic plating solution, the electrolytic plating solution has a molecular weight of 1 ~ 50ppm concentration Provided is a method of manufacturing a copper plating layer for forming a printed circuit board pattern comprising 5,000 to 20,000 gelatin-based materials.
상기 전해도금액에서 젤라틴계 물질을 1 ppm 미만으로 첨가할 경우, 도금층 표면형상이나 미세핀홀(micro-pinhole) 등 내부 결함 제어가 곤란하고, 50ppm을 초과할 경우, 형성되는 동 도금층의 잔류응력의 절대값을 8 MPa 이하로 유지하기 어렵기 때문에 1 ~ 50ppm의 범위로 첨가하는 것이 바람직하다. 또한 젤라틴계 물질의 분자량이 5,000 미만이거나 20,000을 초과할 경우에도 형성되는 동 도금층의 잔류응력과 결정립 크기를 낮게 유지하기 어렵기 때문에, 5,000 ~ 20,000의 범위를 유지하는 것이 바람직하다.When the gelatinous material is added to less than 1 ppm in the electrolytic plating solution, it is difficult to control the internal defects such as the surface shape of the plating layer or the micro-pinhole, and when it exceeds 50 ppm, the residual stress of the copper plating layer formed is exceeded. Since it is difficult to keep the absolute value below 8 MPa, it is preferable to add in 1-50 ppm. In addition, since the residual stress and grain size of the copper plating layer formed even when the molecular weight of the gelatinous material is less than 5,000 or exceeds 20,000, it is preferable to maintain the range of 5,000 to 20,000.
또한, 상기 전해도금액은, CuSO45H2O(Cu 기준) : 20 ~ 80g/ℓ, H2SO4 : 120 ~ 140g/ℓ, Cl : 10 ~ 30 ppm을 포함하는 것을 특징으로 한다.In addition, the electrolytic plating solution is characterized in that it contains CuSO 4 5H 2 O (Cu based): 20 ~ 80g / l, H 2 SO 4 : 120 ~ 140g / l, Cl: 10 ~ 30 ppm.
이는 CuSO45H2O는 20 g/ℓ미만(Cu 기준)일 경우 도금속도 저하 등의 문제점이 있으며, 80 g/ℓ을 초과할 경우 온도 변화에 따른 석출 등 용액관리에 어려움이 발생 때문에 20 ~ 80 g/ℓ이 바람직하고, 또한, H2SO4는 120 g/ℓ 미만 및 140 g/ℓ을 초과할 경우 도금층의 불균일 성장을 유발하기 때문에 120 ~ 140 g/ℓ이 바람직하며, Cl은 10 mg/ℓ미만과 30 mg/ℓ를 초과할 경우 도금층 표면의 피라미드형상(peaks and valleys)의 균일성을 저해하기 때문에 10 ~ 30 mg/ℓ가 바람직하기 때문이다.This is because CuSO 4 5H 2 O is less than 20 g / ℓ (based on Cu), there is a problem such as a decrease in the plating rate, if it exceeds 80 g / ℓ because it is difficult to manage the solution, such as precipitation due to temperature changes 20 ~ 80 g / l is preferred, and 120 to 140 g / l is preferred since H 2 SO 4 causes uneven growth of the plating layer when it is less than 120 g / l and more than 140 g / l, and Cl is 10 This is because 10 to 30 mg / l is preferable because less than mg / l and more than 30 mg / l inhibit the uniformity of peaks and valleys on the surface of the coating layer.
본 발명에 따른 미세패턴용 동 도금층 및 이의 제조방법에 의하면, 에칭시 두께 방향으로 높은 이방성을 갖게 에칭이 가능하고 종횡비가 큰 회로 패턴의 형성이 가능하여, 종래에 비해 미세한 패턴을 형성하게 한다.According to the copper plating layer for a fine pattern according to the present invention and a method for manufacturing the same, it is possible to form a circuit pattern having a high anisotropy in the thickness direction at the time of etching and a large aspect ratio, thereby forming a finer pattern as compared with the prior art.
도 1a 및 1b는 사이드 에칭량의 차이에 따른 회로 선폭의 차이를 보여주는 개략도이다.
도 2는 유기첨가제의 종류 및 농도 변화에 따른 동(Cu) 도금층의 표면형상의 변화를 나타낸 것이다.
도 3은 본 발명의 실시예에 따른 동 도금층을 사용하여 형성한 회로 패턴 사진이다.
도 4는 본 발명의 실시예에서 측정한 에칭지수의 산출과정을 나타낸 것이다.
도 5는 본 발명의 실시예에서 제조한 동 도금층을 사용하여 서브트랙티브법으로 형성한 미세 회로의 단면형상의 사진과 각각의 첨가제 종류 및 농도별 도금층에 대해 구한 에칭지수를 나타낸 것이다.
도 6은 본 발명의 실시예에서 제조한 동 도금층의 잔류응력과 회로 에칭값과의 상관관계를 그래프로 나타낸 것이다.1A and 1B are schematic views showing differences in circuit line widths according to differences in side etching amounts.
Figure 2 shows the change in the surface shape of the copper (Cu) plating layer according to the type and concentration change of the organic additive.
3 is a circuit pattern photograph formed using a copper plating layer according to an embodiment of the present invention.
Figure 4 shows the calculation process of the etching index measured in the embodiment of the present invention.
FIG. 5 shows the photograph of the cross-sectional shape of the microcircuit formed by the subtractive method using the copper plating layer prepared in the embodiment of the present invention, and the etching index obtained for the plating layer for each additive type and concentration.
6 is a graph showing the correlation between the residual stress and the circuit etching value of the copper plating layer prepared in the embodiment of the present invention.
이하에서는 본 발명의 대표적인 실시예를 기초로 본 발명을 구체적으로 설명한다. 그러나 본 발명의 기술적 사상은 이에 한정되거나 제한되지 않고 이 기술분야에서 통상의 지식을 가진 자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다.
Hereinafter, the present invention will be described in detail with reference to exemplary embodiments of the present invention. However, the technical idea of the present invention is not limited or limited thereto, and may be variously modified and implemented by those skilled in the art.
PCBPCB 용 동박의 제조Manufacture of Copper Foil
본 발명의 실시예에서는 원판 절연층에 동박(copper foil)을 접착한 후 불필요한 부분을 에칭으로 제거함으로써 회로를 구현하는 서브트랙티브(substractive)법에 사용하기 위한 패턴형성용 동박으로 사용하기 위한 동 도금층을 전기도금으로 제조하였다.In an embodiment of the present invention, a copper foil for use as a pattern forming copper foil for use in a substractive method for implementing a circuit by attaching a copper foil to a disc insulating layer and then removing unnecessary portions by etching. The plated layer was prepared by electroplating.
전기도금용 도금액은 고속 도금이 가능한 고농도의 동 도금액을 합성한 후, 활성탄(active carbon) 필터와 0.5㎛ 크기의 카트리지 필터를 사용하여 도금액을 충분히 순화시켜 도금액 내의 불순물을 제거하고, 동 도금액에 다양한 유기첨가제(organic additive)를 혼합하여 다양한 종류의 동 도금액을 제조하였다.The plating solution for electroplating synthesizes a high concentration of copper plating solution capable of high-speed plating, and then purifies the plating solution sufficiently by using an active carbon filter and a cartridge filter having a size of 0.5 μm to remove impurities in the plating solution. Various kinds of copper plating solutions were prepared by mixing organic additives.
구체적으로, 도금액은 하기 표 1에 나타낸 것과 같이 시약급(EP grade) 황산 (H2SO4, 120 ~ 140g/ℓ)과 황산동 (CuSO45H2O, Cu 기준 80g/ℓ)을 합성하고, 전기도금으로 형성되는 동 도금층의 균일한 성장을 위해 HCl 20ppm을 첨가하였으며, 6종류의 유기첨가제를 50ppm 이하로 첨가하여 제조하였다.Specifically, the plating solution synthesizes a reagent grade (EP grade) sulfuric acid (H 2 SO 4 , 120 ~ 140g / L) and copper sulfate (CuSO 4 5H 2 O, 80g / L based on Cu), as shown in Table 1, 20 ppm of HCl was added for uniform growth of the copper plating layer formed by electroplating, and six kinds of organic additives were added to 50 ppm or less.
전기도금에 있어서, 도금하고자하는 금속의 핵 생성 및 성장 조절에는 여러 가지 요인들이 영향을 미칠 수 있는데, 그 대표적인 요인 중 하나가 도금액에 첨가되는 첨가제(additives)이다.In electroplating, various factors can influence the nucleation and growth control of the metal to be plated. One of the representative factors is additives added to the plating solution.
첨가제를 첨가할 경우 전기도금으로 형성되는 도금층의 표면형상, 표면조도(표면거칠기) 및 물리적 특성 등에 큰 변화가 발생할 수 있는데, 본 발명자들은 동(Cu) 전기도금에 있어 다양한 유기첨가제를 전해액에 첨가할 때 발생하는 동(Cu) 도금층의 표면 형상, 잔류응력 및 결정립 크기 등의 인자의 변화와 이에 따른 동 도금층의 에칭 특성의 변화를 조사하였다.When the additive is added, a large change may occur in the surface shape, surface roughness (surface roughness) and physical properties of the plating layer formed by electroplating. The present inventors add various organic additives to the electrolytic solution in copper (Cu) electroplating. Changes in factors such as surface shape, residual stress, and grain size of the copper (Cu) plating layer, and the resulting etching characteristics of the copper plating layer were investigated.
상기 동 도금액에는 상기 표 1에 나타낸 바와 같이 잔류응력이나 결정립의 크기와 같은 동도금층의 물성을 제어하기 위한 총 6종의 유기첨가제(A, B, C, D, E, F)를 각각 전해액에 첨가하였는데, 첨가제의 구체적인 조성은 하기 표 2와 같다. 이중 첨가제 A 내지 D는 젤라틴계 조성물로, A는 일본 미야기사의 제품명 'gelatin'이고, 첨가제 B 내지 D는 각각 한국화인코리아사의 제품명 'Colagel-A', 'Gelitasol-LDA', 'Gelitasol-PA'이다.In the copper plating solution, as shown in Table 1, a total of six organic additives (A, B, C, D, E, and F) for controlling the physical properties of the copper plating layer such as the residual stress and the size of crystal grains, respectively, were added to the electrolyte solution. Was added, the specific composition of the additive is shown in Table 2 below. Dual additives A to D are gelatin-based compositions, A is the product name 'gelatin' of Miyagi, Japan, and additives B to D are the product names' Colagel-A ',' Gelitasol-LDA 'and' Gelitasol-PA, respectively. 'to be.
이상과 같이 만들어진 동 도금액을 사용하여 전류밀도 10 ~ 40 A/dm2, 반응온도 50℃로 하여 전기도금을 하였다.Electroplating was performed using the copper plating solution prepared as described above with a current density of 10-40 A / dm 2 and a reaction temperature of 50 ° C.
이때 동 도금층이 전착되는 음극은 티타늄판을 실리콘 카바이드 페이퍼(Silicon Carbide paper, CC 3000)를 이용하여 균일하게 연마한 후, 50℃ 1M NaOH에서 20분간 탈지하여 표면의 유기물 및 불순물을 완전히 제거한 후 사용하였으며, 양극은 유기물의 산화분해 반응을 최대한 억제하는 귀금속 산화물 코팅 전극으로 DSA(dimensionally stable anode)를 사용하였고, 전원공급에는 야마모토사에서 제조한 모델명 YPP15030B인 파워 서플라이를 이용하였다.
In this case, the anode where the copper plating layer is electrodeposited is used after polishing the titanium plate uniformly using silicon carbide paper (CC 3000) and degreasing it for 20 minutes at 50 ° C 1M NaOH to completely remove organic substances and impurities on the surface. As a positive electrode, a dimensionally stable anode (DSA) was used as a noble metal oxide coating electrode that suppresses oxidative decomposition of organic matter as much as possible.
동 copper 도금층의Plating 표면형상 Surface shape
원 소재인 동 도금층과 수지(resin) 사이의 결합력이 양호해야 하는데, 형성되는 동 도금층의 표면형상은 동 도금층과 수지 사이의 결합력에 매우 큰 영향을 미친다. 다시 말해, 표면형상이 균일할수록 결합력이 양호하고 표면형상이 불균일할수록 결합력이 떨어진다. 따라서, PCB 패턴 형성에 사용하기 위해서는, 형성되는 동 도금층의 표면형상이 균일할 필요가 있다.The bonding force between the raw copper plating layer and the resin should be good, and the surface shape of the copper plating layer formed has a great influence on the bonding force between the copper plating layer and the resin. In other words, the more uniform the surface shape, the better the bonding force, and the more uneven the surface shape, the lower the bonding force. Therefore, in order to use for PCB pattern formation, the surface shape of the copper plating layer formed needs to be uniform.
이에 따라, 본 발명자들은 먼저 사용된 유기첨가제들이 형성되는 동 도금층 표면형상에 어떠한 영향을 미치는지에 대해 조사하였다.Accordingly, the present inventors first investigated how the organic additives used had an effect on the surface shape of the copper plating layer formed.
도 2는 유기첨가제의 종류 및 농도 변화에 따른 동 도금층의 표면형상을 나타낸 것이다. 한편, 도 2의 동 도금층은 모두 전류밀도 30 A/dm2, 반응온도 50℃, 전해액 유속은 2.5ℓ/min의 조건으로 형성된 것이다.Figure 2 shows the surface shape of the copper plating layer according to the type and concentration change of the organic additive. On the other hand, all of the copper plating layer of Figure 2 is formed with a current density of 30 A / dm 2 , a reaction temperature of 50 ℃, the flow rate of the electrolyte solution 2.5 L / min.
도 2에서 보여지는 바와 같이, 전해액 내에 첨가제가 존재하지 않을 경우, 동 도금층 표면의 결정립 크기가 크고 불균일함을 알 수 있고, 첨가제가 포함됨으로써 동 도금층 표면의 결정립 크기와 균일도에 상당한 변화가 발생함을 알 수 있다.As shown in FIG. 2, when no additive is present in the electrolyte, it can be seen that the grain size on the surface of the copper plating layer is large and uneven.As a result of the addition, a significant change occurs in the grain size and uniformity of the surface of the copper plating layer. It can be seen.
이중, 고분자량계 첨가제인 A 및 B와, 중분자량계 첨가제인 D, 그리고 저분자량계 첨가제인 E의 경우, 각각의 첨가제 농도가 증가하더라도 표면형상에 있어서는 큰 변화는 없고, 이들 중에서는 고분자량계 첨가제인 B의 경우에서 가장 균일한 표면형상을 얻을 수 있음을 알 수 있다.Among the high molecular weight additives A and B, the medium molecular weight additive D, and the low molecular weight additive E, the surface shape does not change significantly even if each additive concentration is increased. It can be seen that the most uniform surface shape can be obtained in the case of B which is a system additive.
이에 비해, 중분자량계 첨가제인 C와 저분자량계 첨가제인 F의 경우 각각 첨가제의 농도가 증가할수록 표면형상이 크게 불균일해질 뿐 아니라 결정립의 크기도 상당히 증가함을 알 수 있었다.On the other hand, in the case of the medium molecular weight additive C and the low molecular weight additive F, respectively, as the concentration of the additive increases, the surface shape not only becomes largely uneven, but also the grain size increases considerably.
그러므로, 후처리인 노쥴처리(nodule treatment) 단계의 앵커(anchor) 처리에 따른 영향이 동일하다고 가정할 때, 형성된 동 도금층과 수지 사이의 결합력 측면에서는 첨가제 B가 포함된 도금액을 사용하여 형성한 동 도금층이 PCB 패턴형성에 가장 적합하다고 볼 수 있다.
Therefore, assuming that the effects of the anchor treatment in the post treatment nodule treatment are the same, in view of the bonding strength between the formed copper plating layer and the resin, the copper formed using the plating liquid containing additive B is used. It can be seen that the plating layer is most suitable for PCB pattern formation.
동 copper 도금층의Plating 잔류응력Residual stress
도 2와 같이 형성된 동 도금층의 잔류응력(residual stress)을 XRD를 이용하여 조사한 결과는 하기 표 3과 같았다.The residual stress (residual stress) of the copper plating layer formed as shown in FIG. 2 was investigated using XRD.
상기 표 3에서 알 수 있는 바와 같이, 동 전기도금 시 사용된 첨가제 종류별에 따라, 최소 -11.4 MPa(압축응력)에서 최대 38.6 MPa(인장응력)으로 잔류응력이 변화하며, 각 첨가제 농도가 증가함에 따라 도금층 내 잔류응력도 대부분 증가하는 경향을 나타냄을 알 수 있다.As can be seen in Table 3, the residual stress varies from -11.4 MPa (compressive stress) to 38.6 MPa (tensile stress), depending on the type of additive used in copper electroplating, and the concentration of each additive increases. Accordingly, it can be seen that the residual stress in the plating layer also tends to increase.
그리고 각종 첨가제 중에서도 고분자량계 첨가제인 B를 사용할 경우 도금층의 잔류응력이 가장 낮을 뿐 아니라 첨가제의 농도가 늘어나더라도 잔류응력의 변화도 작음을 알 수 있다.
Among the various additives, when the high molecular weight additive B is used, the residual stress of the plating layer is the lowest and the change of the residual stress is small even when the concentration of the additive is increased.
동 copper 도금층의Plating 결정립 크기 Grain size
또한, 도 2와 같이 형성된 동 도금층의 결정립 크기를 측정하였다. 결정립 크기는 동 도금층 표면을 정밀 연마하고 에칭한 후, 고배율 광학현미경으로 촬영한 이미지를 분석하는 방법으로 측정하였으며, 결과는 하기 표 4에 나타내었다.In addition, the grain size of the copper plating layer formed as shown in FIG. 2 was measured. The grain size was measured by precisely polishing and etching the copper plating layer surface and analyzing the image taken by the high magnification optical microscope, and the results are shown in Table 4 below.
상기 표 4에서 알 수 있는 바와 같이, 3종류의 첨가제로 형성된 동 도금층의 결정립 크기는 0.53㎛ ~ 0.63㎛를 나타냈으며, 동 도금층의 잔류응력과 대비해 볼 때 결정립 크기가 증가할수록 잔류응력의 크기도 커지는 것을 알 수 있다.
As can be seen in Table 4, the grain size of the copper plating layer formed of the three kinds of additives was 0.53㎛ ~ 0.63㎛, compared with the residual stress of the copper plating layer, the size of the residual stress as the grain size increases You can see that it grows.
동 copper 도금층의Plating 에칭 특성 Etching characteristics
도 2와 같이 형성된 동 도금층의 실제적인 회로를 구현할 때 나타나는 에칭 특성을 알아보기 위해, 유기첨가제별로 제조된 동 도금층과 수지층을 적층한 후, 도 3에 보여진 바와 같이 Line/Space = 100/30 크기의 회로를 형성하였다.In order to examine the etching characteristics when the actual circuit of the copper plating layer formed as shown in FIG. 2 is formed, the copper plating layer prepared by the organic additive and the resin layer are laminated, and as shown in FIG. 3, Line / Space = 100/30 A circuit of size was formed.
이와 같이 회로를 형성함에 있어서, 동 도금층의 이방성 에칭 특성을 파악하기 위하여 하프에칭(half etching)을 실시하였다.In forming the circuit as described above, half etching was performed to grasp the anisotropic etching characteristic of the copper plating layer.
또한 에칭 특성을 평가하기 위하여, 도 4에 보여진 바와 같이 에칭값(Etch value)를 정의하여 사용하였다. 에칭값은 하기 식 1로 구해진다.
In addition, in order to evaluate the etching characteristics, an etching value was defined and used as shown in FIG. 4. An etching value is calculated | required by following formula 1.
[식 1][Equation 1]
에칭값(Etch Value) = H/(W-P)/2Etch Value = H / (W-P) / 2
(H는 에칭 깊이, W는 표면에서의 선간 간격, P는 저면에서의 선간 간격)
(H is the etching depth, W is the line spacing on the surface, P is the line spacing on the bottom)
상기 식 1에 따르면, W-P가 작을수록 에칭값이 커지므로, 에칭값이 클수록 동 도금층의 두께방향으로 급격한 에칭이 가능한 이방성이 큰 것을 의미한다.According to Equation 1, the smaller the W-P is, the larger the etching value is. Therefore, the larger the etching value, the larger the anisotropy capable of rapid etching in the thickness direction of the copper plating layer.
도 5은 본 발명의 실시예에서 제조한 동 도금층을 가지고 서브트랙티브법으로 형성한 미세 회로의 단면형상의 사진과 각각의 첨가제 종류 및 농도별 도금층에 대해 구한 에칭지수를 나타낸 것이다.FIG. 5 shows a photograph of the cross-sectional shape of the microcircuit formed by the subtractive method with the copper plating layer prepared in the embodiment of the present invention, and the etching index obtained for the plating layer for each additive type and concentration.
도 5에 나타낸 바와 같이, 제조된 각 미세회로의 에칭값은 2.17 ~ 8.63의 범위를 나타내었다. 이들 중 고분자량계 첨가제 B와 저분자량계 첨가제 F의 경우에서 가장 높은 에칭값을 나타내는데, 첨가제 B 및 F를 첨가한 동 도금액을 사용하여 형성한 동 도금층의 경우 잔류응력이 가장 낮은 수치를 나타내었다.As shown in FIG. 5, the etching values of the prepared microcircuits ranged from 2.17 to 8.63. Among these, high molecular weight additives B and low molecular weight additives F exhibited the highest etching values, and copper plating layers formed using copper plating solutions containing additives B and F showed the lowest residual stress values. .
도 6은 상기와 같이 제조한 동 도금층의 잔류응력과 회로 에칭값과의 상관관계를 그래프로 나타낸 것이다. 도 6에서 확인되는 바와 같이, 동 도금층의 잔류응력과 회로의 에칭성에는 잔류응력이 낮을수록 회로의 에칭값이 증가하는 것을 알 수 있다. 다시 말해, 동 도금층의 잔류응력이 낮을수록 회로의 이방 에칭성이 향상되는 것이다.6 is a graph showing the correlation between the residual stress and the circuit etching value of the copper plating layer prepared as described above. As shown in FIG. 6, it can be seen that the lower the residual stress in the residual stress of the copper plating layer and the etching property of the circuit, the higher the etching value of the circuit. In other words, the lower the residual stress of the copper plating layer, the better the anisotropic etching property of the circuit.
한편, 첨가제 F로 제조한 동 도금층의 경우, 이방 에칭성의 측면에서는 우수하나, 도 1에 나타난 바와 같이 표면형상이 매우 불균일하여 수지와의 결합력이 떨어지기 때문에 미세회로 패턴용으로 사용하기에는 적합하지 않다.On the other hand, the copper plating layer prepared by the additive F is excellent in terms of anisotropic etching property, but is not suitable for use in the microcircuit pattern because the surface shape is very uneven and the bonding strength with the resin is reduced as shown in FIG. .
이에 비해, 첨가제 B를 사용하여 형성한 동 도금층의 경우, 표면형상이 균일할 뿐 아니라 잔류응력이 거의 없어 동박 제조 시 일반적으로 사용되고 있는 첨가제 A의 에칭값에 비해 약 100% 이상 이방 에칭성이 증가한다. 따라서 본 발명의 실시예에 따라 제조한 동 도금층은 미세회로의 구현에 매우 적합하게 사용될 수 있다.On the other hand, in the case of the copper plating layer formed by using the additive B, the anisotropic etching property is increased by about 100% or more compared to the etching value of the additive A which is generally used in copper foil production because the surface shape is uniform and there is almost no residual stress. do. Therefore, the copper plating layer prepared according to the embodiment of the present invention can be used very well for the implementation of the microcircuit.
Claims (7)
상기 전해도금액은 농도 1 ~ 50ppm의 젤라틴계 물질로 이루어진 유기첨가제를 포함하는 것을 특징으로 하는 인쇄회로기판 패턴형성용 동 도금층의 제조방법.A method of manufacturing a copper plating layer for pattern formation of a printed circuit board by an electroplating method using an electrolytic plating solution,
The electroplating solution is a manufacturing method of a copper plating layer for forming a printed circuit board pattern, characterized in that it comprises an organic additive made of a gelatin-based material having a concentration of 1 ~ 50ppm.
상기 전해도금액은, CuSO45H2O(Cu 기준) : 20 ~ 80 g/l, H2SO4 : 120 ~ 140 g/ℓ, Cl : 10 ~ 30 ppm을 포함하는 것을 특징으로 하는 인쇄회로기판 패턴형성용 동 도금층의 제조방법.The method of claim 5, wherein
The electrolytic plating solution, CuSO 4 5H 2 O (Cu basis): 20 to 80 g / l, H 2 SO 4 : 120 to 140 g / L, Cl: 10 to 30 ppm printed circuit characterized in that Method of manufacturing a copper plating layer for forming a substrate pattern.
상기 유기첨가제의 농도는 0.5 ~ 5ppm인 것을 특징으로 하는 인쇄회로기판 패턴형성용 동 도금층의 제조방법.The method of claim 5, wherein
The concentration of the organic additive is a manufacturing method of the copper plating layer for forming a printed circuit board pattern, characterized in that 0.5 ~ 5ppm.
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