KR20110114049A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 반도체 기판상에 단차를 갖는 절연막을 형성한 후, 상기 단차를 갖는 절연막 상에 퓨즈 라인을 형성함으로써 퓨즈 블로잉(blowing) 후 퓨즈 라인의 분리(migration) 또는 이동(movement)을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.According to the present invention, after forming an insulating film having a step on a semiconductor substrate and then forming a fuse line on the insulating film having a step, the semiconductor prevents migration or movement of the fuse line after blowing the fuse. An element and a method of manufacturing the same are provided.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 구리(Cu)를 이용한 다마신(Damascene) 공정을 적용한 반도체 소자 및 그 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device using a damascene process using copper (Cu) and a method of manufacturing the same.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. Accordingly, the manufacturing technology of semiconductor devices has been developed to improve the degree of integration, reliability, and response speed.

반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀 들을 형성하는 패브리케이션(Fabrication; FAB) 공정과, 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀 들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.The semiconductor device mainly includes a fabrication (FAB) process of repeatedly forming a circuit pattern set on a silicon substrate to form cells having an integrated circuit, and packaging the substrate on which the cells are formed in a chip unit. Packaging and assembly process. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.

상기 검사 공정은 기판상에 형성한 셀 들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 이러한 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. By removing the cells having a defective state before performing the assembly process through this inspection process, it is possible to reduce the effort and cost consumed in the assembly process. In addition, the cells having the defective state can be found early and can be reproduced through a repair process.

여기서, 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다. 반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사 공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.Here, the repair process will be described in more detail as follows. Redundancy cells are added to replace defective devices or circuits in the design of devices for the purpose of improving the yield of devices in the event of a defect in the semiconductor device manufacturing process, and connecting such redundant cells to the integrated circuit. In order to design a fuse together, the repair process is a process in which a cell, which has been found to be defective through an inspection process, is connected to a spare cell embedded in a chip using the fuse to be regenerated. That is, by cutting only specific fuses, location information of cells to be repaired is generated.

이하에서는, 종래 기술에 따른 반도체 소자의 리페어 방법을 간략하게 설명하도록 한다. 먼저, 반도체 기판의 퓨즈 영역 상에 표면이 평탄화된 층간 절연막을 증착한 후, 상기 층간 절연막 상에 다수 개의 퓨즈 패턴들을 형성한다. 그 다음에, 상기 퓨즈 패턴들을 덮도록 반도체 기판의 결과물 상에 절연막을 증착한다. 이어서, 상기 절연막의 일부 두께를 리페어 식각하여 블로잉 예정 영역, 즉 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한다.Hereinafter, a repair method of a semiconductor device according to the prior art will be briefly described. First, an interlayer insulating film having a flattened surface is deposited on a fuse area of a semiconductor substrate, and then a plurality of fuse patterns are formed on the insulating interlayer. Next, an insulating film is deposited on the resultant of the semiconductor substrate to cover the fuse patterns. Subsequently, a partial thickness of the insulating layer is repaired and etched to form a repair trench for leaving an insulating layer having a predetermined thickness on the blowing area, that is, the fuse pattern.

이후, 상기 반도체 기판의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로잉(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.Thereafter, a known inspection and repair process including a fuse blowing process of cutting a specific fuse by irradiating a laser to the fuse region of the semiconductor substrate is sequentially performed.

여기서, 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한 후, 퓨즈 블로잉 공정을 진행한다. 이때, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 두꺼우면, 실제 이 빔(e-beam)에 의한 퓨즈 블로잉 시 퓨즈에 열 에너지(Thermal Energy)가 집속 되었다가 임계점에 도달하였을 때 상부로 폭발이 일어나면서 퓨즈가 단선 되어야하나 상기 절연막의 두께가 두껍다면 상부로 폭발이 일어나기 전에 하부 크랙(Crack)이 발생하여 그 크랙에 메탈 잔류물(Residue)이 생겨 불량을 유발하게 된다. 반대로, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 얇으면 열 에너지가 퓨즈에 집속 되어야하나 공기 중에 열 에너지가 노출 및 발산되어 퓨즈 블로잉(Blowing) 불량이 발생하게 된다. 이를 개선하기 위하여 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께를 조절할 필요가 없는 메탈 베어(Bare) 퓨즈를 도입하게 되었다. Here, after forming a repair trench for leaving an insulating film having a predetermined thickness on the fuse pattern, a fuse blowing process is performed. At this time, if the thickness of the insulating film remaining on the fuse pattern is thick, when the fuse blows by the e-beam, the thermal energy is concentrated in the fuse, and when the critical point is reached, the explosion explodes upward. If the fuse is to be disconnected while the thickness of the insulating film is thick, the bottom crack (Crack) occurs before the explosion occurs to the upper metal residue (Residue) is generated in the crack causing the failure. On the contrary, when the thickness of the insulating film remaining on the fuse pattern is thin, thermal energy should be focused on the fuse, but heat energy is exposed and dissipated in the air, thereby causing a blown fuse. In order to improve this, a metal bare fuse which does not need to adjust the thickness of the insulating film remaining on the fuse pattern has been introduced.

하지만, 이러한 메탈 베어 퓨즈도 레이저를 이용한 블로잉 시 금속 잔류물이 남아 퓨즈 불량을 발생시킨다. 뿐만 아니라, 블로잉 후, 금속 잔류물이 분리(migration) 또는 자유롭게 이동(movement)하여 퓨즈 패턴(라인)이 끊기지 않고 연결됨으로써 퓨즈 패턴의 신뢰성 불량 문제가 지속적으로 발생하고 있다.However, these metal bare fuses also have a metal residue when blowing using a laser to cause a fuse failure. In addition, since the metal residue is migrated or moved freely after blowing, the fuse pattern (line) is connected without disconnection, thereby causing a problem of poor reliability of the fuse pattern.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판상에 단차를 갖는 절연막을 형성한 후, 상기 단차를 갖는 절연막 상에 퓨즈 라인을 형성함으로써 퓨즈 블로잉(blowing) 후 퓨즈 라인의 분리(migration) 또는 이동(movement)을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention forms an insulating film having a step on a semiconductor substrate, and then forms a fuse line on the insulating film having the step, thereby migrating the fuse line after blowing the fuse. Or a movement preventing the semiconductor device and a method of manufacturing the same.

본 발명은 반도체 기판상에 절연막을 형성하는 단계, 단차 형성용 마스크를 식각 마스크로 상기 절연막을 식각하여 단차를 갖는 절연막 패턴을 형성하는 단계 및 상기 절연막 패턴 상에 퓨즈 라인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.The present invention includes forming an insulating film on a semiconductor substrate, etching the insulating film by using a step forming mask as an etch mask to form an insulating film pattern having a step, and forming a fuse line on the insulating film pattern. A method for manufacturing a semiconductor device is provided.

바람직하게는, 상기 퓨즈 라인은 구리(Cu)로 형성한 것을 특징으로 한다.Preferably, the fuse line is formed of copper (Cu).

바람직하게는, 상기 퓨즈 라인을 형성하는 단계는 다마신(Damascene) 공정을 이용하는 것을 특징으로 한다.Preferably, the forming of the fuse line is characterized by using a damascene process.

바람직하게는, 상기 단차 형성용 마스크는 3 등분되되, 중심부는 차광 영역이고, 상기 중심부를 제외한 양 외곽부는 투광 영역인 것을 특징으로 한다.Preferably, the step forming mask is divided into three, the central portion is characterized in that the light-shielding region, the outer portion except for the central portion is characterized in that the light transmitting region.

아울러, 본 발명은 반도체 기판상에 형성되되, 단차를 갖는 절연막 및 상기 단차를 갖는 절연막 상에 형성된 퓨즈 라인을 포함하는 반도체 소자를 제공한다.In addition, the present invention provides a semiconductor device formed on a semiconductor substrate, the semiconductor device including an insulating film having a step and a fuse line formed on the insulating film having the step.

바람직하게는, 상기 퓨즈 라인은 구리(Cu)로 형성하는 것을 특징으로 한다.Preferably, the fuse line is formed of copper (Cu).

바람직하게는, 상기 단차를 갖는 절연막은 단차 형성용 마스크를 식각 마스크로 이용하여 형성한 것을 특징으로 한다.Preferably, the insulating film having the step is formed using a step forming mask as an etching mask.

바람직하게는, 상기 단차 형성용 마스크는 3등분되되, 중심부는 차광 영역이고, 상기 중심부를 제외한 양 외곽부는 투광 영역인 것을 특징으로 한다.Preferably, the step forming mask is divided into three, the center portion is a light shielding area, and both outer portions except the center is characterized in that the light transmitting area.

본 발명은 반도체 기판상에 단차를 갖는 절연막을 형성한 후, 상기 단차를 갖는 절연막 상에 퓨즈 라인을 형성함으로써 퓨즈 블로잉(blowing) 후 퓨즈 라인의 분리(migration) 또는 이동(movement)을 방지하는 장점이 있다.Advantageous Effects of the Invention The present invention is advantageous in that after forming an insulating film having a step on a semiconductor substrate, a fuse line is formed on the insulating film having a step, thereby preventing migration or movement of the fuse line after blowing. There is this.

도 1a 내지 도 1b는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단차 형성용 마스크.1A to 1B are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.
2 is a mask for forming a step showing a semiconductor device and a method of manufacturing the same according to the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 상세히 설명하고자 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1b는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.1A to 1B are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

도 1a를 참조하면, 반도체 기판(100)상에 절연막(미도시)을 형성한다. 절연막 상에 감광막을 형성한 후, 단차 형성용 마스크(200, 도 2 참조)를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 여기서, 단차 형성용 마스크(200)는 3 등분으로 나뉘어 있되, 그 중심부(A)는 차광 패턴이고, 상기 중심부(A)를 제외한 양 외곽부(B)는 투광 패턴으로 형성하는 것이 바람직하다.(도 2 참조) Referring to FIG. 1A, an insulating film (not shown) is formed on the semiconductor substrate 100. After the photosensitive film is formed on the insulating film, a photosensitive film pattern (not shown) is formed by an exposure and development process using a step forming mask 200 (see FIG. 2). Here, the step forming mask 200 is divided into three equal parts, the center portion (A) is a light shielding pattern, and it is preferable that both outer portions (B) except the center portion (A) are formed in a light transmitting pattern. See Figure 2)

다음에는, 감광막 패턴을 식각 마스크로 상기 절연막을 식각하여 단차를 갖는 절연막 패턴(110)을 형성한다. 이때, 단차를 갖는 절연막 패턴(110)의 높이(height) 차이는 상기 절연막을 식각하기 위한 시간(time) 및 식각 타겟(target)을 조절함으로써 조정 가능하다.Next, the insulating film is etched using the photoresist pattern as an etching mask to form an insulating film pattern 110 having a step. In this case, the height difference of the insulating layer pattern 110 having a step may be adjusted by adjusting a time and an etching target for etching the insulating layer.

도 1b를 참조하면, 단차를 갖는 절연막 패턴(110) 상에 퓨즈 형성용 물질(미도시)을 증착한 후, 퓨즈 라인 패턴 마스크를 식각 마스크로 상기 퓨즈 형성용 물질을 식각하여 퓨즈 라인(fuse line, 120)을 형성한다. 이때, 단차를 갖는 절연막 패턴(110) 상에 퓨즈 라인(120)이 형성되어 있기 때문에 퓨즈 블로잉(blowing) 후, 퓨즈 라인(120)의 분리(migration) 또는 이동(movement)하는 현상을 방지할 수 있다. 즉, 평탄화된 퓨즈 라인이 아니라 단차를 갖는 퓨즈 라인(120)을 형성함으로써, 퓨즈 블로잉(blowing) 후 퓨즈 잔류물이 서로 연결되어 발생하는 불량 현상을 방지할 수 있다.Referring to FIG. 1B, after depositing a fuse forming material (not shown) on the insulating layer pattern 110 having a step, the fuse forming material is etched using a fuse line pattern mask as an etching mask. 120). At this time, since the fuse line 120 is formed on the insulating layer pattern 110 having a step, it is possible to prevent the migration or movement of the fuse line 120 after the blow of the fuse. have. That is, by forming the fuse line 120 having a step instead of the flattened fuse line, it is possible to prevent a defective phenomenon caused by the fuse residues are connected to each other after the fuse blowing.

또한, 퓨즈 라인(120)은 구리(Cu)로 형성하는 것이 바람직하며, 상기 퓨즈 라인(120)을 형성하는 방법은 다마신(Damascene) 공정을 이용하는 것이 바람직하다.In addition, the fuse line 120 is preferably formed of copper (Cu), and the method of forming the fuse line 120 is preferably a damascene process.

여기서, 다마신(Damascene) 공정은 절연막을 식각해서 다마신 패턴을 형성하고, 상기 다마신 패턴을 구리(Cu)막으로 매립하여 퓨즈 패턴을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.Here, the damascene process is a technique of forming a damascene pattern by etching an insulating film, and embedding the damascene pattern with a copper (Cu) film to form a fuse pattern, and a single damascene (Single-Damascene). It can be divided into process and dual-Damascene process.

상기 다마신 공정의 적용하는 경우에는 상기 퓨즈 패턴에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.In the case of applying the damascene process, the step difference caused by the fuse pattern may be removed, thereby facilitating subsequent processes.

전술한 바와 같이, 본 발명은 반도체 기판상에 단차를 갖는 절연막을 형성한 후, 상기 단차를 갖는 절연막 상에 퓨즈 라인을 형성함으로써 퓨즈 블로잉(blowing) 후 퓨즈 라인의 분리(migration) 또는 이동(movement)을 방지하는 장점이 있다.As described above, the present invention forms an insulating film having a step on a semiconductor substrate, and then forms a fuse line on the insulating film having a step, thereby migrating or moving the fuse line after blowing the fuse. ) Has the advantage of preventing.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (6)

반도체 기판상에 절연막을 형성하는 단계;
단차 형성용 마스크를 식각 마스크로 상기 절연막을 식각하여 단차를 갖는 절연막 패턴을 형성하는 단계; 및
상기 절연막 패턴 상에 퓨즈 라인을 형성하는 단계
를 포함하는 반도체 소자의 제조 방법.Forming an insulating film on the semiconductor substrate;
Etching the insulating layer by using a step forming mask as an etching mask to form an insulating layer pattern having a step; And
Forming a fuse line on the insulating layer pattern
Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,
상기 퓨즈 라인은 구리(Cu)로 형성한 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
The fuse line is formed of copper (Cu) manufacturing method of a semiconductor device. 제 1 항에 있어서,
상기 퓨즈 라인을 형성하는 단계는 다마신(Damascene) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
The forming of the fuse line may include a damascene process. 제 1 항에 있어서,
상기 단차 형성용 마스크는 3 등분되되, 중심부는 차광 영역이고, 상기 중심부를 제외한 양 외곽부는 투광 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Wherein the step forming mask is divided into three, the center portion is a light shielding region, both edge portions except the center portion is a manufacturing method of a semiconductor device. 반도체 기판상에 형성되며, 단차를 갖는 절연막; 및
상기 단차를 갖는 절연막 상에 형성된 퓨즈 라인
을 포함하는 반도체 소자.An insulating film formed on the semiconductor substrate and having a step; And
Fuse line formed on the insulating film having the step
Semiconductor device comprising a. 제 5 항에 있어서,
상기 퓨즈 라인은 구리(Cu)로 형성하는 것을 특징으로 하는 반도체 소자.The method of claim 5, wherein
The fuse line is formed of copper (Cu).
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