KR20110113155A

KR20110113155A - 암호 함수 수행을 위한 방법 및 장치

Info

Publication number: KR20110113155A
Application number: KR1020110032695A
Authority: KR
Inventors: 제롬 페린; 로안 하우티에
Original assignee: 나그라비젼 에스에이
Priority date: 2010-04-08
Filing date: 2011-04-08
Publication date: 2011-10-14
Also published as: US8355500B2; TW201203870A; JP5778459B2; CN102215105A; JP2011223577A; AU2011201232B2; CA2734929A1; HK1158409A1; EP2375622A1; BRPI1101873B1; CN102215105B; BRPI1101873A2; EP2375623A1; AU2011201232A1; TWI523436B; EP2375623B1; CA2734929C; US20110249814A1; MX2011003868A; KR101845554B1

Abstract

본 발명은 암호화된 디지털 정보에 높은 보안 레벨을 제공하는 동안 암호화와 복호화 디지털 정보를 위한 방법과 장치에 관한 것이다. 혼합모드(mixed mode) 디지털-아날로그 암호화와 복호화 기술이 제안되는데, 이는 공지된 역설계 기술을 이용하여 정보를 복호화할 수 있는 암호화된 정보의 의도되지 않은 수신기의 가능성을 최소화한다.

Description

암호 함수 수행을 위한 방법 및 장치{A DEVICE AND A METHOD FOR PERFORMING A CRYPTOGRAPHIC FUNCTION}

본 발명은 전기적으로 전송된 정보의 암호화 및 복호화의 분야에 관한 것이며, 보다 구체적으로는 암호화된 디지털 정보와 암호화된 디지털 정보의 의도된 수신기에 의한 추가 복호화를 제공하기 위한 키(key)에 따른 디지털 정보의 암호화에 관한 것이다.

요즘 디지털 전자 정보의 암호화와 복호화는 일반적이며, 은행, 소프트웨어 보호, 데이터 보호, 디지털 저작권 관리, 이동통신의 분야에 쉽게 제공될 수 있으며, 중요한 정보의 전송은 보호되어야 하고 특히 방송은 고가 콘텐츠의 전송과 관련이 있다.

대부분의 암호화 알고리즘은 키 동의 프로토콜(key agreement protocol)을 이용하며, 암호화된 정보의 송신기와 수신기는 키를 동의한다. 키는 대칭적일 수 있으며, 동일한 키는 암호화와 복호화에 이용된다. 또한, 대칭키 기술은 간단하게 계산 가능한 방법에 관련된 상이한 키의 이용을 다룬다. 반면에, 비대칭키 기술은 공개키를 암호화하기 위해 이용하고 사설키는 공개키와 상이하다. 이와 같은 알고리즘은 DES, RSA 또는 디피-헬만 키교환 프로토콜(Diffie-Hellman Key Exchange Protocol)과 같은 표준으로 설명된다. 또는 예를 들어, 표준과 기술(NIST)을 위한 국제 기구에 의해 권장된 AES(Advanced Encryption Standard)와 같은 임의의 다른 표준이다. 이러한 형태의 알고리즘에 이용된 암호화의 강도는 특히 이용되는 알고리즘에 의존하고 기밀을 유지하는 키에 이용되고 종손된 키의 형태와 길이에 의존한다.

상술된 것과 같이, 본 발명의 분야는 디지털 정보의 암호화와 복호화이지만, 본 발명은 아날로그 전자 처리 기술에 관련이 있기 때문에, 최고 기술 수준의 설명에 아날로그 암호화/복호화 기술을 포함하는 것을 인지한다.

일반적으로 아날로그 암호화 기술은 통신 분야 내에 이용되고, 인코딩 목적을 위한 전화 통신 분야에 이용된다. 이러한 기술의 이용은 시간 영역이나 주파수 영역 중 어느 하나에 스크램블링(scrambling)에 관련된다.

또한, 스크램블링 대신에, 다른 기술이 아날로그 암호화에 이용된다. 예를 들어, 미국 특허등록 제7545929호는 아날로그 암호화 기술을 기술하며, 암호화될 아날로그 신호의 일부분은 분리되고 변조 신호와 결합된다. 암호화된 아날로그 신호를 제공하기 위해, 변조 신호는 기존 아날로그 신호와 결합된다.

혼합모드 암호화 기술이 있으며, 아날로그 신호는 제일 먼저 샘플링되고 디지털 영역 내의 암호화가 수행되기 이전에 디지털 영역으로 변환된다. 또한, 선택적으로 아날로그 영역으로 결과 값을 재 변환(re-converting)한다. 미국 특허출원 2001/0021252호는 광범위하게 허용된 전화 통신 암호화 접근을 기술하며, 여기서 아날로그 입력 신호는 디지털 입력 신호로 변환되고, 디지털 입력 신호는 디지털 키로 암호화되고 암호화된 디지털 입력 값의 결과는 아날로그 입력 신호의 아날로그 출력 신호 대표(representative)로 재-변환 된다.

WO2007/120006호는 실시간 음성 통신 보안을 위한 음성 신호 암호화/복호화에 대한 혼합모드 방법 및 장치를 기술한다. 아날로그 음성 신호는 디지털 음성 신호로 변환되며, 이 후 공지된 방법을 이용하여 암호화/스크램블(scrambled) 된다. 실시간으로 샘플된 음성 신호 또는 음성 신호의 지연 형태는 암호화/스크램블된 음성 신호에 추가된다.

미국 특허 공보 US7647615B1호는 디지털 오디오와 비디오 신호를 수신하고 디지털-아날로그 변환기를 포함하는 오디오 입력 인터페이스를 기술하며, 아날로그 영역 내에 신호를 처리하기 위해 아날로그 신호를 허용하기 위한 디지털-아날로그 변환기를 포함한다. 이 공보는 아날로그 복호화를 설명하지만 앞서 언급한 공보와 동일한 맥락이다.

미국 특허 공보 US7545929B1호는 아날로그 데이터를 암호화하기 위한 장치와 방법을 기술한다. 디지털 영역과 아날로그 영역 사이에 변환은 이용되지 않는다. 회로는 아날로그 신호를 이용하고 변조한 신호와 결합시킨다.

따라서, 암호화의 최신 기술은 산업 표준 키 동의 알고리즘을 이용하여 암호화되고 복호화된 디지털 정보를 허용하거나, 이들 동일한 산업 표준 기술을 이용하여 암호화되고 복호화될 수 있는 디지털 정보를 변환되기 위한 아날로그 정보를 허용한다. 또한, 아날로그 정보에 대한 암호화 최신 기술이 있지만, 일반적으로 이와 같은 기술에 의해 제공되는 암호화는 디지털 암호화를 이용하는 것보다 안전하지 않다.

본 발명의 목적은 현재 암호화 하드웨어의 최신 기술과 비교하여 암호화의 높은 레벨을 제공하기 상당히 어려운 하드웨어의 역설계를 제공하면서 하드웨어 내에 디지털 암호화 알고리즘을 구현하기 위한 새로운 방법과 장치를 제공하기 위함이다.

전자 암호화의 분야에서, 제3자가 디지털 하드웨어 내에서 구현되는 암호화 알고리즘을 역설계(reverse-engineer)하고 이러한 알고리즘의 모방하여 설계하는 것이 가능하다. 일반적으로 소프트웨어에서, 하드웨어 암호화 알고리즘을 제거하기위해 이용될 수 있으며, 그 결과 제3자가 암호화 알고리즘을 이용하여 암호화된 정보에 대한 접근성을 구비하도록 허용된다.

따라서, 본 발명은 암호화 키를 발견하거나 암호화 알고리즘을 제거함으로써 정보를 복호화할 수 있는 본 발명에 따라 암호화된 정보의 의도되지 않은 수신기의 가능성을 최소화시키려고 시도한다. 이러한 목표는 하나 이상의 디지털 제1 값(XD)과 하나 이상의 디지털 제2 값(KD)으로 디지털 암호화 함수를 수행하는 방법을 이용하여 달성된다. 하나 이상의 디지털 결과 값을 구비한 상기 디지털 암호화 함수이며, 이러한 방법은

a) 하나 이상의 디지털 제1 값(XD)을 하나 이상의 아날로그 제1 값(XA)으로 변환하는 단계;

b) 하나 이상의 디지털 제2 값(KD)을 하나 이상의 아날로그 키 값(KA)으로 변환하는 단계;

c) 하나 이상의 아날로그 제1 값(XA)과 하나 이상의 아날로그 키 값(KA)으로 하나 이상의 아날로그 출력 값(RA)을 제공하기 위해 아날로그 함수(F)를 수행시키는 단계; 및

d) 디지털 암호화 함수의 결과 값을 나타내는 디지털 출력 값을 제공하기 위해 아날로그 출력 값(RA)을 변환하는 단계;를 포함하여 구성되며,

본 발명은 하나 이상의 디지털 제2 값(KD)을 이용하는 하나 이상의 디지털 제1 값(XD)으로 상술된 방법에 따라 디지털 암호문 함수를 수행하는 장치를 더 제공하며, 하나 이상의 디지털 결과 값을 구비한 상기 디지털 암호화 함수이며, 상기 장치는

하나 이상의 디지털 제1 값(XD)을 하나 이상의 아날로그 제1 값(XA)으로 변환시키기 위한, 수단;

하나 이상의 디지털 제2 값(KSD)을 하나 이상의 아날로그 키 값(KA)으로 변환시키기 위한, 수단;

아날로그 결과 값(RA)을 제공하기 위해, 상기 아날로그 제1 값(XA)과 상기 아날로그 키 값(KA)으로 아날로그 함수(F)를 수행하기 위한, 수단; 및

디지털 암호화 함수의 결과 값을 나타내는 디지털 출력 값(RD)을 제공하기 위해, 상기 아날로그 결과 값(RA)을 디지털 값으로 변환하기 위한 수단;를 포함하여 구성된다.

암호화 하드웨어의 최신 기술과 비교하여 암호화의 고레벨을 제공하기 상당히 어려운 하드웨어의 역설계를 제공하면서 하드웨어 내에 디지털 암호화 알고리즘을 구현하기 위한 새로운 방법과 장치를 제공한다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이다.
도 1은 본 발명에 따른 실시예에서 암호화 시스템의 일부분의 블록 다이어그램을 도시한 도면이다.
도 2 내지 도 6은 도 1에 도시된 암호화 시스템의 일부분의 또 다른 실시예를 도시한 도면이다.
도 7은 본 발명에 따른 실시예에서 복호화 시스템의 일부분의 블록 다이어그램을 도시한 도면이다.

본 발명에 따른 실시예는 암호화된 출력과 복호화된 출력을 제공하기 위하여 제2 값에 따른 제1 값으로 암호화 함수를 수행하기 위한 시스템 내에 배치될 수 있다.

도 1은 본 발명에 따른 실시예에서 디지털 정보를 암호화(또는 복호화)하기 위한 시스템의 일부분의 개략적인 다이어그램을 도시한 도면이다. 개략적인 다이어그램 내에 도시된 블록은 암호화(또는 복호화)되기 위한 입력으로써 디지털 제1 값(VD)과 암호화(복호화) 키로써 제2 디지털 값(KD)을 이용하고, 출력으로써 암호화(복호화)된 디지털 값(RD)을 제공한다. 즉, 블록은 제1 디지털 피연산자(XD)와 제2 디지털 피연산자(KD)로 디지털 값(RD)을 출력하기 위해 암호화 함수를 수행한다.

본 발명에 따르면, 디지털 제1 값(XD)은 아날로그 변환기(DA1)에 제1 디지털-아날로그 변환기(DA1)를 이용하면서 아날로그 제1 값(XA)을 제공하기 위해 변환된다. 또한, 디지털 제2 값(KD)은 제2 디지털-아날로그(DA2)을 이용하면서 아날로그 제2 값(KD)으로 변환된다. 아날로그 함수(F)는 아날로그 값(RA)을 제공하기 위해 두 개의 아날로그 값에 적용된다. 아날로그를 디지털 변환기(AD)에 이용하면서, 아날로그 값(RA)은 디지털 값으로 변환되며, 따라서 입력(XD)에 디지털 제1 값의 암호화에 해당하는 암호화된 디지털 출력(RD)을 제공한다. 도 1에 도시된 바와 같이, 암호화될 입력(XD)은 입력 레지스터(X)에 저장될 수 있고, 암호화 키 값을 나타내는 경우에, 제2 디지털 값(KD)은 암호화 키 레지스터(K)에 저장될 수 있다. 또한, 아날로그에서 디지털로 변환된 값(RD)은 결과 레지스터(R)에 저장될 수 있다. 도 1에 도시된 블록은 후술될 대부분의 완전 암호화 알고리즘을 구성하기 위해 다른 조정 회로(conditioning circuitry)를 더 포함할 수 있는 완전 암호화 시스템의 일부분만을 도시할 수 있다.

디지털 전자로 공지되어 있는, n비트 값은 n 상태의 셋트에 의해 도시될 수 있으며, 두 개의 2진 값 중 어느 하나를 구비한 각각의 상태는 주로 0이거나 1이다. 이들 상태는 전압 상태 또는 전류 상태로써 정의될 수 있으며, 예를 들어 상태는 극성 방향, 주파수 값 등과 같은 형태도 가능하다. 바람직하게, 디지털-아날로그 변환(DA1, DA2)은 디지털 영역으로부터 아날로그 영역으로 값을 변환해야만 하며, 예를 들어 전압, 전류, 주파수 또는 전하와 같은 임의의 아날로그 양(quantity)을 유발하는 변환 형태이다. 또한, 아날로그-디지털 변환기(AD)는 전압, 전류, 주파수 또는 전하와 같은 아날로그 양(quantity)을 예를 들어 전압 또는 전류에 의해 도시된 디지털 영역으로 변환해야만 한다.

아날로그 함수(F)는 두 개 이상의 아날로그 입력으로 동작하고 아날로그 출력을 제공하는 사전에 정의된 임의의 아날로그 함수일 수 있다. 예를 들어, 더하기, 빼기, 곱하기 또는 로그 함수 또는 임의의 이들의 결합을 포함한 산술 함수가 이용될 수 있다. 본 발명에 따른 실시예에서, 아날로그 값이 전하로써 도시되는 경우에 있어서, 산술 기능을 구현하기 위해 스위치된 캐패시터 회로를 이용하는 것이 편리하다. 본 발명에 따른 또 다른 실시예에서, 디지털 값은 전압 상태에 의해 도시될 수 있고 디지털-아날로그 변환기는 디지털 전압 영역으로부터 아날로그 전류 영역으로 변환시킨다. 공지된 기술에 따르면, 추가 함수의 구현은 전류 영역 내에서 동작하는 회로를 이용하는 것이 간단하다. 또한, 주파수 영역에서, 수학적 함수를 구현하기 위해 다른 종류의 혼합 회로뿐만 아니라, 다주파수 회로가 간단히 이용가능하다.

상술한 아날로그 전자 회로에서 기본 산술 또는 수학적 함수가 구현 가능한 기본 빌딩 블록을 이용하면, 피연산자를 두 개의 전력 또는 세 개의 전력 등으로 올리는데 관련된 함수를 포함하는 다항 함수에 관련된 더 복잡한 수학적 함수를 구현하기 위한 아날로그 회로 설계가 가능하다. 상술된 임의의 수학적 함수는 본 발명의 아날로그 함수(F) 구현하는데 이용될 수 있다.

도 2에 도시된 바와 같이, 본 발명에 따른 또 다른 실시예에서 제1 선처리 단계(PREX)를 이용함에 따라, 디지털 제1 값(XD)은 입력 값(XIN)의 모든 또는 일부분으로부터 획득될 수 있다. 이와 같은 선처리(PREX)는 입력 값(XIN)에 사전에 결정된 값의 덧셈 또는 입력 값(XIN)에서 사전에 결정된 값의 뺄셈, 입력 값(XIN)의 절단(truncation) 또는 순환 또는 키 값(XIN)의 모든 또는 일부분에 기반된 디지털 제1 값(XD)을 제공할 수 있는 임의의 논리 함수와 같은 함수의 다양성에 기반될 수 있다.

도 3에 도시된 바와 같이, 본 발명에 따른 또 다른 실시예에서, 디지털 제2 값(KD)은 제2 선처리 단계(PREX)를 이용함에 따라, 키 값(KIN)의 모든 또는 일부분으로부터 획득될 수 있다. 이와 같은 선처리(PREX)는 키 값(KIN)에 사전에 결정된 값의 덧셈 또는 키 값(KIN)에서 사전에 결정된 값의 뺄셈, 키 값(KIN)의 절단(truncation) 또는 순환 또는 키 값(KIN)의 모든 또는 일부분에 기반된 디지털 제2 값(KD)을 제공할 수 있는 임의의 논리 함수와 같은 함수의 다양성에 기반될 수 있다. 또한, 도 3에 도시된 바와 같이 출력 면에서의 출력(RD)은 후처리된 출력(RPD)에 제공하기 위하여 후처리 단계(POST)에 종속될 수 있다.

본 발명의 바람직한 실시예에 따르면, 상술된 선처리 동작은 예를 들어 일부 절단(truncation) 형태를 더 포함하거나, 또는 다수의 반복 또는 복수의 동시 병렬 분기(simultaneous parallel branched)로 수행되기 위한 암호화 처리를 위해 입력 값(XIN) 또는 키 값(KIN)을 포함한다.

제1 선처리 단계(PREX)는 더 복잡한 논리에 관련될 수 있고 암호화(또는 복호화 키)의 이용을 수반할 수 있는 것이 중요하다. 실제로, 키는 디지털 제2 값(KD)이거나 임의의 다른 키 값(KIN) 도함수(dericative)일 수 있다. 도 4는 바람직한 예를 도시하며, 여기서 입력 값(XIN)에 적용된 제1 선처리 단계(PREX)는 키 값(KIN)으로부터 획득된 사전 프로세싱 키 값(KPRE)을 이용한다. 선처리 키 값(KPRE)은 디지털 제2 값(KD)과 동일한 값일 수도 있고 그렇지 않을 수도 있다. 즉, 추가 키는 도 4에 도시된 바와 같이 획득될 수 있으며, 예를 들어 후처리 단계(POST)에서 암호화 키(또는 복호화 키)로써 기능을 하는 추가 입력으로써 이용될 수 있는 후처리 키 값(KPOST)이다. 동일한 키 값(KIN)으로부터 획득된 것으로서 선처리 키 값(KPRE)과 후처리 키 값(KPOST), 이들 각각의 키는 완전히 독립적이다. 동일한 토큰(token)에 의해, 제2 디지털 값(KD), 선처리 키 값(KPRE) 및 후처리 키 값(KPOST)은 동일할 수 있다.

일반적으로, 디지털 하드웨어 내에서 구현 가능한 완전한 암호화 알고리즘은 아날로그 하드웨어를 이용하면서 아날로그 함수로써 구현되기 위한 하나 이상의 추가 알고리즘을 위해 다수의 추가 알고리즘으로 나뉠 수 있다. 이 방법으로, 소프트웨어 에뮬레이터 또는 에뮬레이터의 임의의 다른 종류를 설계하는 목적에 관한 회로의 역설계(reverse engineering)를 제공하는 어려운 목표가 달성된다.

본 발명에 따른 실시예에서, 관리(care)는 암호화의 반복성을 보장하도록 수행된다. x 전압의 범위를 포함한 n 비트의 디지털-아날로그 변환기에서, 입력의 각 각의 단계는 출력에 x/n 볼트의 차이에 상응할 것이다. 반면에, y 전압의 입력 범위를 포함한 m 비트의 아날로그-디지털 변환기에서, 입력에 y/m 전압의 변화는 출력에 단위(unit), 단계 변화를 유발할 것이다. 2V의 범위를 포함한 16비트 변환기에 대하여, 이는 약 30uV의 크기의 단계를 제공할 것이다. 디지털-아날로그 및 아날로그-디지털 변환의 공지된 기술에 따르면, 이와 같은 변환기는 온도 변화, 공급 전압 또는 기준 전압 변화와 같은 요소 때문에 특정한 에러의 양에 민감하다. 에러 값이 크기로 변환기의 크기의 단계와 비교 가능하다면, 시스템 내에서 디지털 입력은 아날로그 값과 디지털 출력으로 변환되며, 이 때 특정 디지털 입력은 항상 동일한 디지털 출력을 유발할 것이라는 것을 보장할 수 없다. 그 이유는 디지털 출력이 시스템 내의 에러에 종속되어 변화할 것이기 때문이다.

또한, 아날로그-디지털 변환기에 뒤이어 아날로그 함수에 뒤이은 하나 이상의 디지털-아날로그 변환기를 포함한 체인(chain)에서, 상술된 에러에 대한 가능성 뿐만 아니라 추가 에러는 전기적 노이즈, 공급 변화와 같은 요소 때문에 또는 간단하게 예를 들어 변환기에 의해 발생한 에러 상의 일시적이거나 증가하는 효과를 구비한 아날로그 함수에 의해 발생될 수 있다. 예를 들어, 체인이 두 개의 디지털-아날로그 변환기를 구비하고 아날로그 함수가 디지털-아날로그 변환기의 두 개의 출력의 곱이라면, 두 개의 디지털-아날로그 변환기로부터의 에러 또한 아날로그 함수의 출력에 곱해질 수 있다.

디지털 전자 하드웨어 내에 구현된 암호화 알고리즘을 위한 합당한 보호 레벨을 유지하기 위한 암호문의 영역은 공지되어 있으며, 암호화 키를 도시하기 위해 이용된 비트의 수는 적당히 높게 유지되어야 한다. 반면에, 상술된 바와 같이, 암호화 알고리즘 또는 알고리즘의 적어도 일부분은 아날로그 함수로서 구현된 바 있으며, 이와 같은 시스템의 반복성은 크기 단계를 유발하는데 이용된 비트의 수가 변환기 및/또는 아날로그 함수 내에 잠재하는 에러의 크기에 비교할 수 있다면 절충된다. 즉, 이용되는 더 많은 비트, 더 적은 가능성(chance)은 반복 가능한 값을 산출할 결정 시스템(deterministic system)을 설계할 수 있는 것이다.

이 문제를 해결하기 위해, 본 발명에 따른 실시예에서 아날로그 함수는 암호화 알고리즘의 일부분을 복제하기 위함이며, 아날로그 함수는 다수의 아날로그 부 함수로 나뉘어진다. 아날로그 부 함수는, 이들이 아날로그 함수를 구현하기 위해 결합될 수 있는 것으로 선택된다. 각각의 아날로그 부 함수는 디지털-아날로그 변환기를 통해 주로 제1 피연산자와 제2 피연산자인 두 개 이상의 입력을 수신하고, 부 함수로부터 출력은 아날로그-디지털 변환기로 전송된다. 크기 단계와 변환기의 내구성 및 그 결과 비트의 최적의 수는 디지털-아날로그 변환기를 포함하는 체인의 전체 내구성으로 선택된다. 부 함수와 아날로그-디지털 변환기는 주어진 제1 및 제2 피연산자에 대한 결정적 부 해결책을 달성한다. 상술된 다수의 체인은 선택된 아날로그 함수를 구현하기 위한 뷰(view)에 포함되어 실행된다. 디지털 제1 값은 다수의 b비트의 부분적인 디지털 제1 값으로 나뉘어지며, 키 값은 다수의 b비트의 부분적인 키 값으로 나뉘어지는 동안, 상술된 제1 피연산자, 제2 피연산자가 이에 포함된다. 각각의 체인의 통하여, 각각의 부분적인 디지털 제1 값과 부분적인 디지털 제2 값의 처리는 상술된 다수의 부분적인 값 또는 부 해결책(sub-solution)으로 산출한다. 이 후, 부분적인 값은 아날로그 함수에 해결책을 제공하기 위해 디지털 영역이나 아날로그 영역 중 어느 하나에서 결합된다. 아날로그 함수는 전체 암호화 알고리즘의 선택된 부분을 구현하기 위해 이용된다.

도 5에 도시된 바와 같이, 디지털 제2 값(KD)과 디지털 제1 값(XD), 이 둘은 다수의 부분적인 디지털 제1 값(XD1, XD2)과 다수의 부분적인 디지털 제2 값(KD1, KD2)으로 나뉘어진다. 예(example)는 디지털 제1 값과 두 부분으로 나뉘어진 각각의 키 값으로 나타나지만, 이는 두 개의 값이 임의의 바람직한 부분의 수로 나뉘어질 수 있다는 것을 인지해야만 한다. 부분적인 디지털 제1 값의 각각은 부분적인 아날로그 제1 값(XA1, XA2)로 변환되고, 부분적인 디지털 제2 값의 각각은 부분적인 아날로그 키 값(KA1, KA2)로 변환된다. 다수의 아날로그 부 함수 블록(SF1, SF2)은 다수의 부분적인 아날로그 제1 값 중 하나와 다수의 부분적인 아날로그 값(RAP1, RAP2)을 제공하는 다수의 아날로그 키 값의 하나가 한 쌍으로 아날로그 함수를 수행한다. 부분적인 아날로그 값은 다수의 아날로그-디지털 변환기(AD1, AD2)를 이용하여 다수의 부분적인 디지털 값(RDP1, RDP2)으로 변환되고, 암호화(또는 복호화)된 디지털 출력 값(RD)을 제공하기 위해 다수의 부분적인 디지털 값은 사전에 결정된 디지털 결합 함수(CD)를 이용하여 결합된다. 부분적인 디지털 값의 결합은 동일한 디지털 제1 값(XD)를 구비하여 달성된 적 있고, 상술된 아날로그 함수(F)를 이용하여 처리된 적 있는 디지털 제2 값(KD)으로서 디지털 출력을 산출한다. 사전에 결정된 디지털 결합 함수(CD)는 후처리 키 값(POST) 또는 임의의 다른 사전에 결정된 키의 이용을 더 포함할 수 있다. 또한, 부분적인 아날로그 값(RAP1, RAP2)은 암호화(또는 복호화)된 디지털 출력 값(RD)을 유발하는 아날로그-디지털 변환(AD)에 적용하기 전에 아날로그 값(RA)을 제공하기 위해 아날로그 결합 함수(CA)를 이용하여 아날로그 영역 내에서 결합될 수 있다. 이는 도 6에 도시된다. 아날로그 결합 함수(CA)는 예를 들어, 아날로그 암호화 키(KA)와 같은 암호화 키를 이용하거나, 이용하지 않을 수 있다. 본 발명의 다른 실시예에서, 부분적인 디지털 제1 값과 부분적인 디지털 제2 값의 처리는 연속 방식이나 상술된 병렬 구조보다는 파이프라인 형태를 이용하여 실행된다.

본 발명에 따른 또 다른 실시예에서, 암호화의 값의 더 많은 다양성을 위해, 암호화된 출력 값은 추가 암호화 과정 또는 다수의 추가 암호화 과정을 거친다. 다수의 과정이 구성되어야 하는 방법에 관한 결정은 요구되는 속도와 수행과 결과 값 암호화 알고리즘의 복잡성 사이의 균형에 기반한다. 또한, 암호화 추가 과정(round)의 각각은 동일한 암호화 키를 사용할 필요가 없다. 암호화 추가 과정을 구현하기 위해, 암호화된 디지털 출력 값(RD)(또는 후처리 출력 값(RPD))은 새로운 디지털 제1 값(XD)(또는 새로운 입력 값(XIN))이 되기 위해 입력으로 피드백될 수 있거나, 하드웨어의 추가 블록은 제1 블록의 출력으로 캐스케이드(casecade)될 수 있다. 또한, 추가 과정 아날로그 영역 내에서 달성될 수 있으며, 여기서 부분적인 아날로그 값들은 아날로그 부 함수를 통해 추가 처리를 거친다.

도 7은 본 발명에 따른 함수(F)를 이용하여 암호화된 값이 획득되는 방법을 도시한다. 암호화된 값(RD)은 디지털-아날로그 변환기(DA1)를 이용하여 아날로그 값으로 변환된다. 이와 유사하게, 복호화 키(KD)는 디지털-아날로그 변환기(DA2)를 이용하여 디지털 영역으로부터 아날로그 영역으로 변환된다. 두 개의 아날로그 값(RA, KDA)은 복호화 아날로그 함수(F^-1)를 이용하여 결합된다. 복호화 아날로그 함수(XA)의 값은 암호화된 값(XD)를 제공하기 위해 아날로그-디지털 변환기(AD)를 이용하여 아날로그 영역으로부터 디지털 영역으로 변환된다. 암호화의 경우에 있어서, 복호화 키(KD)는 복호화 부-키(KSD)를 유도하기 위해 이용될 수 있다. 본 발명에 따른 또 다른 실시예에서, 복호화 키는 암호화 키와 동일한 것이고 복호화 함수는 암호화 함수의 역함수이다. 또 다른 실시예에서, 암호화 함수가 복호화 함수와 동일한 반면에, 복호화 키는 암호화 키와 상이하다. 암호화 부분에 설명된 것처럼, 복호화는 감소된 비트 수를 처리하는 다수의 불록에서 수행될 수 있는데, 이는 아날로그 영역이나 디지털 영역 중 어느 하나에서 결합된 부분적인 값을 포함한 다수의 아날로그 함수에 의해 처리되기 위한 다수의 더 짧은 키로 나뉘어진 키와 다수의 더 짧은 암호화된 값으로 나뉘어진 암호화된 값을 이용한다.

상술된 결정적 암호화 시스템의 달성을 위해 기여한 기술은, 대부분 다수의 더 작은 부분으로 디지털 값의 분할이 복호화 시스템에 적용될 수 있다. 또한, 다수의 과정의 이용이 복호화 시스템에 적용될 수 있다.

Claims

하나 이상의 디지털 제1 값(XD)과 하나 이상의 디지털 제2 값(KD)으로 하나 이상의 디지털 값을 구비하는 디지털 암호화 함수를 수행시키는 방법에 있어서,

a) 하나 이상의 디지털 제1 값(XD)을 하나 이상의 아날로그 제1 값(XA)으로 변환하는 단계;
b) 하나 이상의 디지털 제2 값(KD)을 하나 이상의 아날로그 키 값(KA)으로 변환하는 단계;
c) 하나 이상의 아날로그 제1 값(XA)과 하나 이상의 아날로그 키 값(KA)으로 하나 이상의 아날로그 출력 값(RA)을 제공하기 위해 아날로그 함수(F)를 수행시키는 단계; 및
d) 디지털 암호화 함수의 결과 값을 나타내는 디지털 출력 값을 제공하기 위해 아날로그 출력 값(RA)을 변환하는 단계;
를 포함하여 구성되는 암호 함수 수행 방법.
제1항에 있어서,
상기 하나 이상의 디지털 제1 값(XD)은 모든 입력 값(XIN) 또는 입력 값의 일부분으로 실행되는 제1 선처리 동작(activity)으로부터 생성된 결과인 암호 함수 수행 방법.
제1항 또는 제2항 중 어느 한 항에 있어서,
상기 하나 이상의 디지털 제2 값은 모든 키 값(KIN) 또는 키 값의 일부분으로 실행되는 제2 선처리 동작으로부터 발생한 결과인 암호 함수 수행 방법.
제3항에 있어서,
상기 제2 선처리 동작은 선처리 키 값(KPRE)을 더 생성시키는 암호 함수 수행 방법.
제2항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 선처리 동작(PREX)은 선 처리 키 값(KPRE)에 따라 더 동작하는 암호 함수 수행 방법.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 디지털 출력 값(RD)의 전체 또는 일부분은 후처리 디지털 출력 값(RPD)을 제공하기 위해 선처리 동작(POST)에 종속되는 암호 함수 수행 방법.
제3항 내지 제6항 중 어느 한 항에 있어서,
상기 제2 선처리 동작(PREK)은 후처리 키 값(KPOST)을 더 생성시키는 암호 함수 수행 방법.
제7항에 있어서,
상기 후처리 동작(POST)은 후처리 키 값(KPOST)에 따라 더 동작하는 암호 함수 수행 방법.
제3항 내지 제8항 중 어느 한 항에 있어서,
상기 제1 선처리 동작(PREX) 또는 상기 제2 선처리 동작(PREK) 중 어느 하나는 다수의 디지털 제1 값(XD1, XD2) 또는 다수의 제2 디지털 값(KD1, KD2)을 생성에 관여하고, 다수의 디지털 제1 값(XD1, XD2)는 다수의 아날로그 제1 값(XA1, XA2)으로 변환되고 다수의 디지털 제2 값(KD1, KD2)은 다수의 아날로그 키 값(KA1, KA2)으로 변환되는 암호 함수 수행 방법.
제1항 내지 제9항 중 어느 한 항에 있어서,
상기 아날로그 함수는 다수의 아날로그 부 함수(SF1, SF2, CA)로 나뉘어지며, 다수의 부분적인 아날로그 결과 값(RAP1, RAP2)을 제공하기 위해 상기 아날로그 부 함수((SF1, SF2, CA)의 두 개 이상은 상기 하나 이상의 아날로그 제1 값(XA1, XA2)과 상기 하나 이상의 아날로그 키 값(KA1, KA2)에 따라 동작하고, 상기 다수의 부분적인 아날로그 결과 값(RAP1, RAP2)은 아날로그 출력 값(RA)을 산출하기 위해 부 함수(CA)와 결합하여 종속된 것인 암호 함수 수행 방법.
제1항 내지 제9항에 중 어느 한 항에 있어서,
상기 아날로그 함수는 다수의 아날로그 부 함수(SF1, SF2)로 나뉘어지며, 다수의 부분적인 아날로그 결과 값(RAP1, RAP2)을 제공하기 위해 상기 아날로그 부 함수((SF1, SF2) 각각은 상기 하나 이상의 아날로그 제1 값(XA1, XA2)과 상기 하나 이상의 아날로그 키 값(KA1, KA2)에 따라 동작하고, 상기 다수의 부분적인 아날로그 결과 값(RAP1, RAP2)은 아날로그 출력 값(RA)을 산출하기 위해 결합된 것(CD)인 암호 함수 수행 방법.
제1항 내지 제11항에 중 어느 한 항에 있어서,
하나 이상의 디지털 제1 값 또는 하나 이상의 제2 값의 상기 변환은 전압-전류, 전압-전하 또는 전압-주파수의 선택으로부터 변환되고, 상기 아날로그 출력 값의 변환은 전류-전압, 전하-전압 또는 주파수-전압의 선택 사이에서 변환되는 암호 함수 수행 방법.
제3항 내지 제12항에 중 어느 한 항에 있어서,
상기 입력 값(XIN) 또는 상기 키 값(KIN) 중 어느 하나는 각각 n비트 또는 m비트를 포함하고, 상기 디지털 제1 값(XD, XD1, XD2) 또는 상기 디지털 키 값(KD, KD1, KD2) 중 어느 하나는 각각 n 또는 m보다 더 적은 비트의 수를 포함하는 암호 함수 수행 방법.
제1항 내지 제13항 중 어느 한 항에 있어서,
디지털 출력 값(RD) 또는 후처리 디지털 출력 값(RPD)은 제1항 내지 제13항 중 어느 한 항의 디지털 암호화 함수에 의해 한 번 이상 더 처리되는 암호 함수 수행 방법.
하나 이상의 디지털 제1 값(XD)과 하나 이상의 디지털 제2 값(KD)으로 하나 이상의 디지털 값을 구비하는 디지털 암호화 함수를 수행시키는 장치에 있어서,

하나 이상의 디지털 제1 값(XD)을 하나 이상의 아날로그 제1 값(XA)으로 변환시키기 위한, 하나 이상의 제1 디지털- 아날로그 변환기(DA1);
하나 이상의 디지털 제2 값(KSD)을 하나 이상의 아날로그 키 값(KA)으로 변환시키기 위한, 하나 이상의 제2 디지털-아날로그 변환기(DA2);
아날로그 결과 값(RA)을 제공하기 위해, 상기 아날로그 제1 값(XA)과 상기 아날로그 키 값(KA)으로 동작하는 아날로그 함수(F)의 구현에 적합한 하드웨어; 및
디지털 암호화 함수의 결과 값을 나타내는 디지털 출력 값(RD)을 제공하기 위해, 상기 아날로그 결과 값(RA)을 디지털 값으로 변환하기 위한 하나 이상의 아날로그-디지털 변환기(AD);
를 포함하여 구성되는 암호 함수 수행 장치.