KR20110104843A - 전자 장치 - Google Patents

전자 장치 Download PDF

Info

Publication number
KR20110104843A
KR20110104843A KR1020100023973A KR20100023973A KR20110104843A KR 20110104843 A KR20110104843 A KR 20110104843A KR 1020100023973 A KR1020100023973 A KR 1020100023973A KR 20100023973 A KR20100023973 A KR 20100023973A KR 20110104843 A KR20110104843 A KR 20110104843A
Authority
KR
South Korea
Prior art keywords
wiring
pad
opening
substrate
wirings
Prior art date
Application number
KR1020100023973A
Other languages
English (en)
Other versions
KR101692453B1 (ko
Inventor
박지용
이희석
김철우
조상귀
배광진
김승환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100023973A priority Critical patent/KR101692453B1/ko
Priority to US13/028,836 priority patent/US8466554B2/en
Publication of KR20110104843A publication Critical patent/KR20110104843A/ko
Application granted granted Critical
Publication of KR101692453B1 publication Critical patent/KR101692453B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

전자 장치를 제공한다. 이 장치는 기판의 제1 면 상에 형성되며 서로 이격된 도전성의 제1 및 제2 배선들을 포함한다. 상기 제1 및 제2 배선들을 갖는 기판을 덮으며, 상기 제1 배선의 소정 영역을 노출시키는 개구부를 갖는 제1 절연성 물질막이 제공된다. 상기 제1 개구부를 채우며 상기 제1 개구부 보다 큰 폭을 갖는 도전성의 제1 패드가 제공된다. 상기 제1 및 제2 배선들은 제1 물질로 이루어지고, 상기 제1 패드는 상기 제1 물질 보다 낮은 밀도를 갖는 제2 물질로 이루어진다.

Description

전자 장치{Electronic device}
본 발명은 배선들 및 이들 배선들과 전기적으로 연결된 패드들을 포함하는 전자 장치에 관한 것이다.
전자 장치의 소형화를 위해서 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 배선들의 밀집도를 향상시키기 위하여, 배선들 및 이들 배선들과 전기적으로 연결된 패드들을 형성하는 방법을 제공하고, 이들 배선들 및 패드들을 포함하는 전자 장치를 제공하는데 있다.
본 발명의 일 양태에 따르면, 전자 장치를 제공한다. 이 장치는 기판의 제1 면 상에 형성되며 서로 이격된 도전성의 제1 및 제2 배선들을 포함한다. 상기 제1 및 제2 배선들을 갖는 기판을 덮으며, 상기 제1 배선의 소정 영역을 노출시키는 제1 개구부 및 상기 제2 배선의 소정 영역을 노출시키는 제2 개구부를 갖는 제1 절연성 물질막이 제공된다. 상기 제1 개구부를 채우며 상기 제1 개구부 보다 큰 폭을 갖는 도전성의 제1 패드가 제공된다. 상기 제1 및 제2 배선들은 제1 물질로 이루어지고, 상기 제1 패드는 상기 제1 물질 보다 낮은 밀도를 갖는 제2 물질로 이루어진다.
몇몇 실시예들에서, 상기 제1 개구부는 상기 제1 배선의 한쪽 끝부분의 상부를 노출시킬 수 있다.
다른 실시예에서, 상기 제1 개구부는 상기 제1 배선의 한쪽 끝부분의 상부 및 측벽을 노출시킬 수 있다.
또 다른 실시예에서, 상기 제1 개구부는 장축 및 단축을 갖는 직사각형 또는 타원형일 수 있다.
또 다른 실시예에서, 상기 제1 배선은 구부러진 부분을 포함하는 끝부분을 갖고, 상기 제1 개구부는 상기 제1 배선의 구부러진 부분의 상부를 노출시킬 수 있다.
또 다른 실시예에서, 상기 제1 배선은 구부러진 부분을 포함하는 끝부분을 갖고, 상기 제1 개구부는 상기 제1 배선의 구부러진 부분의 상부 및 측벽을 노출시킬 수 있다.
또 다른 실시예에서, 상기 제1 패드는 평평한 상부면을 가질 수 있다.
또 다른 실시예에서, 상기 제1 패드는 가운데 부분이 볼록할 수 있다.
또 다른 실시예에서, 상기 제1 패드는 상부면에서 오목한 부분을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 절연막은 상기 제 2 배선의 소정 영역을 노출시키는 제 2 개구부를 갖고, 상기 제 2 개구부를 채우며 상기 제2 개구부 보다 큰 폭을 가지며 상기 제1 패드와 동일한 물질로 이루어진 제2 패드를 더 포함하되, 평면도로 보았을 때, 상기 제1 개구부의 중심 부분은 상기 제1 패드의 중심 부분과 다른 위치에 있고, 상기 제2 개구부의 중심 부분과 상기 제2 패드의 중심 부분은 중첩될 수 있다.
또 다른 실시예에서, 상기 제1 패드는 상기 제1 배선의 한쪽 끝부분과 인접하는 상기 제2 배선의 적어도 일부를 덮되, 상기 제1 패드와 상기 제2 배선은 상기 제1 절연성 물질막에 의해 전기적으로 절연될 수 있다.
또 다른 실시예에서, 상기 제1 패드는 상기 제1 개구부에 의해 노출된 상기 제1 배선의 한쪽 끝부분을 덮으며 상기 제1 배선의 한쪽 끝부분과 인접하는 제2 배선의 상부를 가로지르도록 연장되어 상기 제2 배선을 덮되, 상기 제1 패드와 상기 제2 배선은 상기 제1 절연성 물질막에 의해 이격될 수 있다.
또 다른 실시예에서, 상기 제1 배선의 끝부분은 상기 제1 배선의 중간 부분의 폭과 동일한 폭을 갖는 전자 장치.
또 다른 실시예에서, 상기 제1 배선의 끝부분은 상기 제1 배선의 중간 부분의 폭 보다 큰 폭을 가질 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 패드들은 금속 입자 또는 금속 분말을 포함하는 용액을 소결하는 것을 포함하는 방법으로 형성하여 제1 입자 크기를 갖고, 상기 제1 및 제2 배선들은 도금 방법 또는 증착 방법을 이용하여 제2 입자 크기의 도전성 물질막으로 형성할 수 있다., 상기 제2 입자 크기는 상기 제1 입자 크기보다 작을 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 패드들의 표면 또는 단면은 상기 제1 및 제2 배선들의 표면 또는 단면 보다 거칠기(roughness)가 클 수 있다.
또 다른 실시예에서, 상기 제1 면과 마주보는 상기 기판의 제2 면 상에 형성되며 서로 이격된 도전성의 제3 및 제4 패드들; 상기 제3 및 제4 패드들을 갖는 상기 기판의 제2 면 상에 형성되며 상기 제3 및 제4 패드들을 각각 노출시키는 제3 및 제4 개구부들을 갖는 제2 절연성 물질막; 상기 제1 패드 상에 형성된 제1 볼 구조체; 및 상기 제3 및 제4 패드들 상에 형성된 제3 및 제4 볼 구조체들을 더 포함하되, 상기 제1 패드를 구성하는 물질은 상기 제3 및 제4 패드들을 구성하는 물질보다고 낮은 밀도로 이루어질 수 있다.
또 다른 실시예에서, 상기 제1 면과 마주보는 기판의 제2 면 상에 형성되며 서로 이격된 도전성의 제3 및 제4 배선들; 상기 제3 및 제4 배선들을 갖는 기판을 덮으며, 상기 제3 배선의 한쪽 끝부분을 노출시키는 제3 개구부 및 상기 제4 배선의 한쪽 끝부분을 노출시키는 제4 개구부를 갖는 제2 절연성 물질막; 상기 제3 개구부를 채우며 상기 제3 개구부 보다 큰 폭을 갖는 도전성의 제3 패드; 및 기 제4 개구부를 채우며 상기 제4 개구부 보다 큰 폭을 갖는 도전성의 제4 패드를 더 포함하되, 상기 제1 및 제2 배선들과 상기 제3 및 제4 배선들은 동일한 물질로 형성되고, 상기 제1 및 제2 패드들과 상기 제3 및 제4 패드들은 동일한 물질로 형성될 수 있다.
본 발명의 다른 양태에 따르면, 서로 다른 밀도를 갖는 배선과 패드를 갖는 전자 장치를 제공한다. 이 장치는 기판 상에 도금 또는 증착 방법을 이용하여 형성된 배선을 포함한다. 상기 배선을 갖는 기판을 덮되, 상기 배선의 소정 영역을 노출시키는 개구부를 갖는 절연성 물질막이 제공된다. 상기 개구부를 채우며 상기 개구부 보다 큰 폭을 갖되, 상기 배선과 전기적으로 연결된 패드가 제공된다. 상기 패드 상에 볼 구조체가 제공된다. 상기 패드는 금속 입자 또는 금속 분말을 포함하는 액상의 물질을 상기 개구부를 덮도록 도포하고, 상기 금속 입자 또는 상기 금속 분말의 용융점 보다 낮은 온도에서 상기 도포된 물질을 고체화시키기 위한 소결 공정을 진행하여 형성된다. 상기 패드를 구성하는 물질은 상기 배선을 구성하는 물질 보다 밀도가 낮다.
몇몇 실시예들에서, 상기 개구부를 덮도록 도포된 액상의 물질은 상기 소결 공정 동안에 부피가 감소하여 상기 패드를 형성할 수 있다.
본 발명의 또 다른 양태에 따르면, 프린팅 기술을 이용하여 형성된 패드를 갖는 전자 장치를 제공한다. 이 장치는 기판 상에 서로 이격된 제1 및 제2 배선들을 형성하고, 상기 제1 및 제2 배선들을 갖는 기판 상에 상기 제1 배선의 소정 영역을 노출시키는 제1 개구부 및 상기 제2 배선의 소정 영역을 노출시키는 제2 개구부를 갖는 절연성 물질막을 형성하고, 금속 입자 또는 금속 분말을 포함하는 잉크를 이용하는 프린팅 공정을 진행하여, 상기 제1 및 제2 개구부들을 각각 덮는 제1 예비 패드 및 제2 예비 패드를 형성하고, 상기 제1 및 제2 예비 패드들에 대하여 소결 공정을 진행하여 제1 및 제2 패드들을 형성하는 것을 포함하는 방법에 의해 제조된다.
몇몇 실시예들에서, 상기 소결 공정은 상기 금속 입자 또는 금속 분말의 용융점 보다 낮은 온도에서 진행하고, 상기 제1 및 제2 패드들을 구성하는 물질은 상기 제1 및 제2 배선들을 구성하는 물질에 비하여 밀도가 낮을 수 있다.
본 발명의 실시예들에 따르면, 배선들과 다른 레벨에 위치하는 패드들을 제공할 수 있다. 그리고, 상기 패드들 사이에 보다 많은 배선들을 배치할 수 있기 때문에, 배선의 밀집도를 증가시킬 수 있다. 또한, 패드들과 배선들 사이의 접촉 면적을 증가시킬 수 있는 방법을 제공하기 때문에, 패드들과 배선들을 전기적 및 기계적으로 안정되게 결합시킬 수 있다.
도 1a 내지 도 3d는 본 발명의 일 실시예에 따른 전자 장치를 설명하기 위한 도면들이다.
도 4a는 본 발명의 다른 실시예에 따른 전자 장치를 설명하기 위한 단면도이다.
도 4b는 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 도면들이다.
도 6은 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 평면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 전자 장치를 설명하기 위한 단면도이다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 장치 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템을 개략적으로 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
우선, 도 1a 내지 도 3d 참조하여 전자 장치의 제조 방법 및 이에 의해 제조된 전자 장치에 대하여 설명하기로 한다. 도 1a 내지 도 3d에서, 도 1a, 도 2a 및 도 3a는 평면도들이고, 도 1b는 도 1a의 I-I′선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 도 2a의 I-I′선을 따라 취해진 영역을 나타낸 단면도이고, 도 3b, 도 3c 및 도 3d는 도 3a의 I-I′선을 따라 취해진 영역을 나타낸 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(1)을 준비할 수 있다. 상기 기판(1)은 인쇄회로 기판 또는 세라믹 기판일 수 있다. 이와는 달리, 상기 기판(1)은 집적 회로가 형성된 반도체 기판일 수 있다.
상기 기판(1) 상에 제1 내지 제3 배선들(5a, 5b, 5c)을 형성할 수 있다. 상기 제1 내지 제3 배선들(5a, 5b, 5c)은 서로 이격되며 차례로 배열 될 수 있다. 예를 들어, 상기 제2 배선(5b)을 사이에 두고 상기 제1 배선(5a)과 상기 제3 배선(5c)은 서로 마주보도록 배열될 수 있다.
몇몇 실시예들에서, 상기 제1 내지 제3 배선들(5a, 5b, 5c)은 도금 방법에 의한 금속 물질로 형성할 수 있다. 상기 도금 방법은 무전해 도금 또는 전해 도금 방법일 수 있다. 예를 들어, 상기 제1 내지 제3 배선들(5a, 5b, 5c)을 형성하는 것은 상기 기판(1)에 씨드 층을 형성하고, 상기 씨드 층 상에 도금 방법으로 금속 물질막을 형성하고, 상기 금속 물질막을 패터닝하는 것을 포함할 수 있다. 상기 제1 내지 제3 배선들(5a, 5b, 5c)은 구리, 은, 금 등과 같은 도전성 물질로 형성할 수 있다.
다른 실시예에서, 상기 제1 내지 제3 배선들(5a, 5b, 5c)은 CVD 또는 PVD 등과 같은 증착 방법에 의한 금속 물질로 형성할 수 있다. 예를 들어, 상기 제1 내지 제3 배선들(5a, 5b, 5c)은 CVD 또는 PVD 등과 같은 증착 방법을 이용하여 구리 또는 알루미늄 등과 같은 도전성 물질막을 형성하고, 상기 도전성 물질막을 패터닝함으로써 형성할 수 있다.
또 다른 실시예에서, 상기 제1 내지 제3 배선들(5a, 5b, 5c)은 상기 배선들이 형성된 필름 등을 상기 기판(1)에 접합시켜 형성할 수 있다. 이 경우 상기 필름은 제거될 수 있다.상기 제2 배선(5b)의 한쪽 끝부분은 인접하는 상기 제1 및 제3 배선들(5a, 5c)과 동일한 폭을 갖도록 형성될 수 있다. 즉, 상기 제2 배선(5b)의 중간 부분과 한쪽 끝부분은 실질적으로 동일한 폭을 갖도록 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 상기 제1 내지 제3 배선들(5a, 5b, 5c)을 갖는 기판 상에 절연성 물질막(10)을 형성할 수 있다. 상기 절연성 물질막(10)은 레지스트 막일 수 있다. 상기 레지스트 막은 PSR 물질(photo sensitive solder resist material)일 수 있다.
상기 절연성 물질막(10)을 노광 및 현상하여 상기 제2 배선(5b)의 끝부분의 상부면을 노출시키는 개구부(10a)를 형성할 수 있다.
한편, 도면에 도시되지 않았지만, 상기 개구부(10a)를 형성하는 동안에, 상기 제1 및 제3 배선들(5a, 5c)의 끝 부분들을 노출시키는 개구부들을 형성할 수 있다.
상기 제2 배선(5b)의 끝부분은 상기 제2 배선(5b)과 동일한 폭일 수 있다. 즉, 상기 제2 배선(5b)의 끝부분은 상기 제2 배선(5b)의 중간 부분의 폭과 같은 폭으로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 개구부(10a) 상에 금속 입자 또는 금속 분말을 포함하는 잉크를 도포하여 예비 패드(15a)를 형성할 수 있다. 상기 잉크를 도포하는 것은 프린팅 공정을 이용할 수 있다. 상기 예비 패드(15a)는 금속 입자 또는 금속 분말을 포함하는 액상일 수 있다. 상기 예비 패드(15a)는 상기 개구부(10a)를 완전히 채우며 상기 개구부(10a) 보다 큰 폭을 갖도록 상기 개구부(10a)를 덮을 수 있다.
도 3b에서, "A"로 표시된 부분은 상기 예비 패드(15a)의 소정 영역(a)을 확대한 부분이다. 도 3b의 "A"로 표시된 부분을 참조하면, 상기 예비 패드(15a)는 내부에 금속 입자 또는 금속 분말(M)을 포함할 수 있다. 상기 금속 입자 또는 금속 분말(M)은 구리(Cu), 은(Ag), 금(Au) 등과 같은 물질일 수 있다. 예를 들어, 상기 예비 패드(15a)는 구리, 은 및 금 중 적어도 하나의 금속을 포함하는 금속 입자 또는 금속 분말(M)을 용매에 분산시킨 나노 금속 잉크로 형성될 수 있다. 도 3b의 "A"로 표시된 부분에서, 금속 입자 또는 금속 분말(M) 사이의 공간은 용매로 채워질 수 있다. 상기 금속 입자 또는 금속 분말(M)은 분말은 약 1nm 내지 약100nm의 크기를 가질 수 있다.
몇몇 실시예들에서, 상기 예비 패드(15a)를 형성하기 전에, 상기 예비 패드(15a)의 안정적인 형성을 위하여 플라즈마 방법 및/또는 화학적 방법 등을 이용하여 상기 개구부(10a)를 갖는 기판에 대하여 전처리를 진행할 수 있다. 이러한 전처리를 통하여, 상기 개구부(10a)에 의해 노출된 상기 배선(5b)의 표면의 오염물질을 제거하거나, 상기 기판의 표면을 이루고 있는 물질의 계면의 거칠기(roughness)를 조절할 수 있다. 한편, 상기 예비 패드(15a)와 직접적으로 접촉하는 상기 절연성 물질막(10)의 표면이 매우 매끄럽다면, 액상의 상기 예비 패드(15a)가 일정한 모양을 유지하지 못하고 넓게 퍼질 수 있다. 따라서, 이러한 것을 방지하기 위하여 액상의 상기 예비 패드(15a)가 반원형의 형태를 유지할 수 있는 최소한의 거칠기를 갖도록 하기 위한 전처리를 진행할 수 있다.
상기 예비 패드(15a)를 형성하는 것은 금속 입자 또는 금속 분말을 포함하는 잉크를 상기 개구부(10a) 상에 분사하는 것을 포함하는 잉크젯 프린팅 기술을 이용하여 형성할 수 있다. 예를 들어, 상기 예비 패드(15a)를 형성하는 것은 금속 입자 또는 금속 분말을 포함하는 금속 잉크(metal ink)의 흐름을 기계적 및/또는 전기적으로 제어하여 상기 개구부(10a) 상에 선택적으로 분사 또는 도포하는 것을 포함할 수 있다. 여기서, 상기 금속 잉크 내의 상기 금속 입자 또는 금속 분말은 약 1nm 내지 약100nm의 크기를 가질 수 있다.
한편, 상기 예비 패드(15a)를 형성하는 것은 잉크젯 프린팅 기술에 한정되지 않는다. 예를 들어, 스크린 프린팅 기술(screen printing technology), 그라비어 프린팅 기술(gravure printing technology), 플레소 프린팅 기술(flexography printing technology) 또는 옵셋 프린팅 기술(offset printing technology) 등을 이용하여 액상의 상기 예비 패드(15a)를 형성할 수 있다.
한편, 상기 예비 패드(15a)의 형상 및 크기는 상기 금속 입자 또는 금속 분말(M)과 함께 상기 예비 패드(15a)를 구성하는 용매의 양 및 점성에 의해 결정될 수 있다.
도 3a 및 도 3c를 참조하면, 상기 예비 패드(15a)를 액상에서 고상으로 변화시키기 위한 소결 공정(20)을 진행하여 패드(15b)를 형성할 수 있다.
상기 소결 공정(20)은 열처리 공정 및/또는 자외선 처리 공정을 진행하는 것을 포함할 수 있다. 상기 소결 공정(20)은 상기 예비 패드(15a) 내의 금속 입자 또는 금속 분말(M)의 용융점 이하의 온도로 진행하는 열처리 일 수 있다. 예를 들어, 상기 소결 공정(20)은 상기 예비 패드(15a)를 약100℃ 내지 약300℃의 온도로 소결시키는 공정일 수 있다. 그 결과, 상기 예비 패드(15a) 내의 금속 입자 또는 금속 분말(M)은 용융되지 않은 상태로 접촉 또는 결합할 수 있다.
도 3c에서, "A′"로 표시된 부분은 상기 패드(15b)의 소정 영역(a′)을 확대한 부분이고, "A″"로 표시된 부분은 상기 배선(5c)의 소정 영역(a″)을 확대한 부분이다. 여기서, "A′"로 표시된 부분과 "A″"로 표시된 부분은 동일한 배율로 상기 패드(15b) 및 상기 배선(15c)을 확대한 부분들일 수 있다. 도 3c의 "A′"로 표시된 부분을 참조하면, 상기 패드(15b)는 내부에 금속 입자 또는 금속 분말(M)이 서로 연결되어 있음을 알 수 있다. 따라서, 상기 패드(15b)는 구리, 은 및 금 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 상기 소결 공정(20)은 금속 입자 또는 금속 분말(M)의 용융점 이하의 온도로 진행하기 때문에, 상기 금속 입자 또는 금속 분말(M)은 용융되지 않은 상태로 결합될 수 있다. 따라서, 상기 패드(15b)의 표면 거칠기(roughness)는 상기 금속 입자 또는 금속 분말(M)의 크기에 의해 결정될 수 있다. 상기 금속 입자 또는 금속 분말(M)의 크기가 약20nm 인 직경을 갖는 구 형태 또는 약20nm 길이의 막대 형태인 경우에, 상기 금속 입자 또는 금속 분말(M)가 용융되지 않고 결합함으로 인하여 상기 패드(15b)의 표면 또는 단면의 거칠기(roughness)는 도금 공정 또는 증착 방법을 이용하여 형성되는 상기 제1 내지 제3 배선들(5a, 5b, 5c)의 표면 또는 단면의 거칠기보다 클 수 있다. 또한, 상기 패드(15b)를 구성하는 상기 금속 입자 또는 금속 분말(M)의 크기는 상기 배선(5c)을 구성하는 물질의 입자(M″)의 크기에 비하여 클 수 있다.
상기 패드(15b)는 상기 금속 입자 또는 금속 분말(M)이 용융되지 않고 결합함으로 인하여 금속 입자 또는 금속 분말(M) 사이에 공간(space)이 형성될 수 있다. 상기 제1 내지 제3 배선들(5a, 5b, 5c)을 도금 방법으로 형성하는 경우에, 도 3c의 "A′"로 표시된 부분과 같은 비율로 확대한 상기 제1 내지 제3 배선들(5a, 5b, 5c)의 단면, 즉 "A″"로 표시된 부분의 경우, 공간(space)이 형성되지 않을 수 있다. 다시 말하면, 상기 패드들(15a, 15b)을 구성하는 물질은 상기 제1 내지 제3 배선들(5a, 5b, 5c)을 물질 보다 입자의 밀도가 낮을 수 있다.상기 패드(15b)의 상부면은 실질적으로 평탄할 수 있다. 그리고, 상기 패드(15b)의 상부면과 상기 패드(15b)의 측벽의 경계 영역은 둥근 형태일 수 있다.
상기 패드(15b)는 상기 제2 배선(5b)의 한쪽 끝부분과 인접하는 상기 제1 배선(5a)의 적어도 일부를 덮을 수 있다. 또한, 상기 패드(15b)는 상기 제2 배선(5b)의 한쪽 끝부분과 인접하는 상기 제3 배선(5c)의 적어도 일부를 덮을 수 있다. 예를 들어, 상기 패드(15b)는 상기 개구부(10a)에 의해 노출된 상기 제2 배선(5b)의 한쪽 끝부분을 덮으며 상기 제2 배선(5b)의 한쪽 끝부분과 인접하는 상기 제1 배선(5a) 및/또는 상기 제3 배선(5c)의 상부를 가로지르도록 연장되어 상기 제1 배선(5a) 및/또는 상기 제3 배선(5c)을 덮을 수 있다. 상기 패드(15b)와 상기 제1 배선(5a) 및 상기 제3 배선(5c)은 상기 절연성 물질막(10)에 의해 이격되고 절연될 수 있다.
도 3a 및 도 3d를 참조하면, 상기 패드(15b) 상에 볼 구조체(25)를 형성할 수 있다. 상기 볼 구조체(25)는 솔더링 공정으로 형성될 수 있다. 상기 볼 구조체(25)는 인쇄회로기판(PCB)과 칩 또는 패키지를 전기적으로 연결하기 위한 구성요소일 수 있다. 또는, 상기 볼 구조체(25)는 제1 패키지와 제2 패키지를 전기적으로 연결하거나, 패키지를 모듈 보드(module board) 또는 주 회로 보드(main circuit board)에 전기적으로 연결하기 위한 구성요소일 수 있다.
따라서, 기판(1) 상에 형성된 상기 제1 내지 제3 배선들(5a, 5b, 5c), 상기 개구부(10a)를 갖는 절연성 물질막(10), 상기 패드(15b) 및 상기 볼 구조체(25)를 포함하는 전자 장치가 제공될 수 있다. 상기 패드(15b)는 상기 제1 내지 제3 배선들(5a, 5b, 5c) 보다 높은 레벨에 위치할 수 있다. 그리고, 상기 패드(15b)는 상기 패드(15b) 보다 좁은 폭을 갖는 개구부(10a)를 통하여 상기 제2 배선(5b)의 끝부분과 전기적으로 연결될 수 있다. 따라서, 넓은 평면적의 패드(15b)를 제공하면서, 고밀도로 집적 또는 배열된 배선들(5a, 5b, 5c)을 제공할 수 있다.
한편, 도 3c에서 설명한 것과 같이 상기 패드(15b)는 상부면이 평탄할 수 있다. 그렇지만, 본 발명은 이에 한정되지 않고 상기 패드(15b)는 도 4a 및 도 4b에서와 같이 변형될 수 있다.
도 4a를 참조하면, 가운데 부분이 볼록한 형태의 패드(15c)가 제공될 수 있다. 이와 같이 가운데 부분이 볼록한 형태의 패드(15c)를 형성함으로써, 패드(15c) 상에 형성되는 볼 구조체(25c)와 패드(15c) 사이의 접촉 면적을 증가시키어, 볼 구조체(25c)와 패드(15c)를 안정되게 접합 할 수 있다. 한편, 상기 볼 구조체(25c)는 상기 패드(15c)의 상부면 뿐만 아니라, 상기 패드(15c)의 측벽을 덮도록 형성될 수 있다.
도 4b를 참조하면, 상부면의 일부분이 오목한 형태의 패드(15d)가 제공될 수 있다. 상기 패드(15d)는 상기 개구부(10a)에 대응하는 영역의 상부면에서 오목한 부분(R)을 가질 수 있다. 상기 패드(15d)의 상기 오목한 부분(R)으로 인하여, 볼 구조체(25d)가 상기 패드(15d) 상에 안정적으로 형성될 수 있다.
본 발명은 앞에서 설명한 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 이하에서, 앞에서 설명한 실시예들에서 다른 형태로 구체화된 부분을 중심으로 설명하기로 한다.
우선, 도 5a 및 도 5b를 참조하여 본 발명의 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 5a 및 도 5b에서, 도 5a는 평면도이고, 도 5b는 도 5a의 I-I′선을 따라 취해진 영역을 나타낸 단면도이다.
도 5a 및 도 5b를 참조하면, 도 1a 및 도 1b에서 설명한 것과 같이 기판(1) 상에 상기 제1 내지 제3 배선들(5a, 5b, 5c)을 형성할 수 있다.
상기 제1 내지 제3 배선들(5a, 5b, 5c)을 갖는 기판 상에 상기 제2 배선(5b)의 한쪽 끝부분의 상부면 및 측벽을 노출시키는 개구부(40a)를 갖는 절연성 물질막(40)을 형성할 수 있다. 상기 절연성 물질막(40)은 레지스트 막일 수 있다. 상기 레지스트 막은 PSR 막일 수 있다.
도 3a에서의 상기 개구부(10a)는 상기 제2 배선(5b)의 한쪽 끝부분의 상부면을 노출시키고 있지만, 도 5a 및 도 5b에서의 상기 개구부(40a)는 상기 제2 배선(5b)의 한쪽 끝부분의 상부면 및 측벽을 노출시킬 수 있다. 따라서, 상기 개구부(40a)에 의해 노출되는 상기 제2 배선(5b)의 한쪽 끝부분의 노출 면적을 증가시킬 수 있다.
이어서, 도 3a 내지 도 3c에서 설명한 것과 같이, 상기 개구부(40a)를 채우며 상기 개구부(40a) 보다 큰 폭을 갖는 패드(45)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(45) 상에 볼 구조체(50)를 형성할 수 있다.
이번 실시예에 따르면, 상기 개구부(40a)에 의해 노출되는 상기 제2 배선(5b)의 한쪽 끝부분의 면적이 증가하기 때문에, 상기 패드(45)와 상기 제2 배선(5b) 사이의 접촉 면적을 증가시키므로, 상기 패드(45)와 상기 제2 배선(5b)은 안정되게 전기적 및 기계적으로 연결될 수 있다.
도 6을 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 6을 참조하면, 도 3a 및 도 3b에서 설명한 상기 개구부(10a)는 장축(L) 및 단축(S)을 갖는 직사각형 또는 타원형의 형상의 개구부(60a)로 변형될 수 있다. 다시 말하면, 상기 제1 내지 제3 배선들(5a, 5b, 5c)을 갖는 기판(1) 상에 장축(L) 및 단축(S)을 갖는 개구부(60a)를 갖는 절연성 물질막(60)을 형성할 수 있다. 상기 개구부(60a)의 장축(L) 방향은 상기 제2 배선(5b)의 길이 방향일 수 있다.
상기 절연성 물질막(60) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(60a)를 채우며 상기 개구부(60a) 보다 큰 폭을 갖는 패드(65)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(65) 상에 볼 구조체(70)를 형성할 수 있다.
상기 개구부(60a)를 장축(L) 및 단축(S)을 갖는 길쭉한 형상으로 형성하기 때문에, 상기 개구부(60a)에 의해 노출되는 상기 제2 배선(5b)의 한쪽 끝부분의 면적을 증가시킬 수 있다. 따라서, 상기 패드(65)와 상기 제2 배선(5b)을 안정되게 전기적 및 기계적으로 연결할 수 있다.
도 7을 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 7을 참조하면, 도 6에서의 상기 개구부(60a)는 상기 제2 배선(5b)의 한쪽 끝부분의 상부면 뿐만 아니라, 상기 제2 배선(5b)의 측벽 까지 노출시키는 형상의 개구부(80a)로 변형될 수 있다. 다시 말하면, 상기 제1 내지 제3 배선들(5a, 5b, 5c)을 갖는 기판(1) 상에 상기 제2 배선(5b)의 한쪽 끝부분의 상부면 및 측벽을 노출시키는 개구부(80a)를 갖는 절연성 물질막(60)을 형성할 수 있다.
상기 절연성 물질막(80) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(80a)를 채우며 상기 개구부(80a) 보다 큰 폭을 갖는 패드(85)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(85) 상에 볼 구조체(90)를 형성할 수 있다. 따라서, 장축(L) 및 단축(S)을 갖는 상기 개구부(80a)에 의하여, 상기 제2 배선(5b)의 한쪽 끝부분의 상부면 및 측벽을 노출되기 때문에, 상기 패드(85)와 상기 제2 배선(5b)은 안정되게 전기적 및 기계적으로 연결될 수 있다.
도 8을 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 8을 참조하면, 도 1에서와 같이 기판(100) 상에 제1 내지 제3 배선들(105a, 105b, 105c)을 형성할 수 있다. 상기 제1 배선(105a)과 상기 제3 배선(105c)은 상기 제2 배선(105b)을 사이에 두고 서로 마주보도록 배열될 수 있다.
상기 제2 배선(105b)의 한쪽 끝부분(105e)은 상기 제2 배선(105b)의 폭(D1) 보다 큰 폭(D2)을 갖도록 형성될 수 있다. 상기 제2 배선(105b)의 한쪽 끝부분은 원형 또는 반구형의 형태일 수 있다.
상기 제2 배선(105b)의 끝부분(105e)의 상부면을 노출시키는 개구부(110a)를 갖는 절연성 물질막(110)을 형성할 수 있다. 이어서, 상기 절연성 물질막(110) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(110a)를 채우며 상기 개구부(110a) 보다 큰 폭을 갖는 패드(115)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(115) 상에 볼 구조체(120)를 형성할 수 있다.
상기 제2 배선(105b)의 배선 부분보다 큰 폭을 갖는 상기 제2 배선(105b)의 한쪽 끝부분(105e)으로 인하여, 상기 개구부(110a)에 의해 노출되는 상기 제2 배선(105b)의 부분은 증가할 수 있다. 따라서, 상기 패드(115)와 상기 제2 배선(105b)은 안정되게 전기적 및 기계적으로 연결될 수 있다.
도 9를 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 9를 참조하면, 도 8에서의 상기 개구부(110a)는 상기 제2 배선(105b)의 한쪽 끝부분(105e)의 상부면 뿐만 아니라, 상기 제2 배선(105b)의 측벽 까지 노출시키는 형상의 개구부(130a)로 변형될 수 있다. 다시 말하면, 상기 제1 내지 제3 배선들(105a, 105b, 105c)을 갖는 기판(100) 상에 상기 제2 배선(105b)의 한쪽 끝부분(105e)의 상부면 및 측벽을 노출시키는 개구부(130a)를 갖는 절연성 물질막(130)을 형성할 수 있다. 이어서, 상기 절연성 물질막(130) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(130a)를 채우며 상기 개구부(130a) 보다 큰 폭을 갖는 패드(135)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(135) 상에 볼 구조체(140)를 형성할 수 있다.
도 10을 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 10을 참조하면, 도 9에서의 상기 제2 배선(105b)의 한쪽 끝부분(105e)은 장축(L) 및 단축(S)을 갖는 직사각형 또는 타원형의 형태의 끝부분(105e′)으로 변형될 수 있다.
따라서, 상기 제2 배선(105b)의 한쪽 끝부분(105e′)은 상기 제2 배선(105b)의 배선 부분의 폭(D1′) 보다 큰 폭(D2′)을 가지면서, 장축(L) 및 단축(S)을 갖는 직사각형 또는 타원형의 형태로 형성될 수 있다. 이에 따라, 상기 제2 배선(105b)의 끝부분(105e′)을 노출시키기 위한 개구부(150a)를 장축(L) 및 단축(S)을 갖는 직사각형 또는 타원형의 형태로 형성할 수 있다.
상기 개구부(150a)를 갖는 절연성 물질막(150) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(150a)를 채우며 상기 개구부(150a) 보다 큰 폭을 갖는 패드(155)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(155) 상에 볼 구조체(160)를 형성할 수 있다.
따라서, 상기 개구부(150a)에 의해 노출되는 상기 제2 배선(105b)의 끝부분(105e′)의 면적을 증가시킬 수 있기 때문에, 상기 패드(155)와 상기 제2 배선(105b)을 전기적 및 기계적으로 안정되게 연결할 수 있다.
도 11을 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 11을 참조하면, 도 10에서의 상기 개구부(150a)는 상기 제2 배선(105b)의 한쪽 끝부분(105e′)의 상부면 뿐만 아니라, 상기 제2 배선(105b)의 측벽 까지 노출시키는 형상의 개구부(170a)로 변형될 수 있다. 다시 말하면, 상기 제1 내지 제3 배선들(105a, 105b, 105c)을 갖는 기판(100) 상에 상기 제2 배선(105b)의 한쪽 끝부분(105e′)의 상부면 및 측벽을 노출시키는 개구부(170a)를 갖는 절연성 물질막(170)을 형성할 수 있다. 따라서, 상기 개구부(170a)에 의해 노출되는 상기 제2 배선(105b)의 한쪽 끝부분(105e′)의 노출 면적을 더욱 증가시킬 수 있다.
이어서, 상기 절연성 물질막(170) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(170a)를 채우며 상기 개구부(130a) 보다 큰 폭을 갖는 패드(175)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(175) 상에 볼 구조체(180)를 형성할 수 있다.
도 12를 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 12을 참조하면, 기판(200) 상에 제1 내지 제3 배선들(205a, 205b, 205c)을 형성할 수 있다. 상기 제1 배선(205a)과 상기 제3 배선(205c)은 상기 제2 배선(205b)을 사이에 두고 서로 마주보도록 배열될 수 있다.
상기 제3 배선(205c)은 상기 제1 배선(205a)과 평행하게 배열되다가 상기 제1 배선(205a)과 멀어지도록 구부러질 수 있다. 상기 제1 내지 제3 배선들(205a, 205b, 205c)은 상기 제3 배선(205c)의 구부러지는 부분(C) 까지 평행할 수 있다.
상기 제2 배선(205b)의 한쪽 끝부분은 상기 제2 배선(205b)의 중간 배선 폭(D1″) 보다 큰 폭(D2″)을 갖도록 형성될 수 있다. 그리고, 상기 제2 배선(205b)의 한쪽 끝부분은 상기 제3 배선(205c) 방향으로 폭이 증가할 수 있다. 따라서, 상기 제1 배선(205a)과 상기 제3 배선(205c) 사이의 공간 효율을 증가시킬 수 있다.
상기 제2 배선(205b)의 끝부분의 상부면을 노출시키는 개구부(210a)를 갖는 절연성 물질막(210)을 형성할 수 있다. 이어서, 상기 절연성 물질막(210) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(210a)를 채우며 상기 개구부(210a) 보다 큰 폭을 갖는 패드(215)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(215) 상에 볼 구조체(220)를 형성할 수 있다.
도 13을 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 13을 참조하면, 도 12에서의 상기 개구부(210a)는 상기 제2 배선(205b)의 한쪽 끝부분의 상부면 뿐만 아니라, 상기 제2 배선(205b)의 측벽 까지 노출시키는 형상의 개구부(230a)로 변형될 수 있다. 다시 말하면, 상기 제1 내지 제3 배선들(205a, 205b, 205c)을 갖는 기판(200) 상에 상기 제2 배선(205b)의 한쪽 끝부분의 상부면 및 측벽을 노출시키는 개구부(230a)를 갖는 절연성 물질막(230)을 형성할 수 있다. 따라서, 상기 개구부(230a)에 의해 노출되는 상기 제2 배선(205b)의 한쪽 끝부분의 노출 면적을 더욱 증가시킬 수 있다.
이어서, 상기 절연성 물질막(230) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(230a)를 채우며 상기 개구부(230a) 보다 큰 폭을 갖는 패드(235)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(235) 상에 볼 구조체(240)를 형성할 수 있다.
도 14를 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 14를 참조하면, 기판(300) 상에 제1 내지 제3 배선들(305a, 305b, 305c)을 형성할 수 있다. 상기 제1 배선(305a)과 상기 제3 배선(305c)은 상기 제2 배선(305b)을 사이에 두고 서로 마주보도록 배열될 수 있다.
상기 제2 배선(305b)의 끝부분(305e)은 구부러진 부분(C)을 포함할 수 있다. 그리고, 상기 제1 배선(305a) 및 상기 제3 배선(305c) 중 적어도 하나는 상기 제2 배선(305b)의 끝부분(305e)과 같이 구부러질 수 있다. 예를 들어, 상기 제1 및 제3 배선들(305a, 305c)은 같은 방향으로 구부러지며, 상기 제1 및 제3 배선들(305a, 305c)의 구부러진 부분들 사이에 위치하는 상기 제2 배선(305b)의 끝부분(305e)은 상기 제1 및 제3 배선들(305a, 305c)과 같은 방향으로 구부러질 수 있다.
상기 제2 배선(305b)의 한쪽 끝부분(305e)은 상기 제2 배선(305b)의 중간 배선영역과 같은 폭을 가질 수 있다.
상기 제2 배선(305b)의 끝부분(305e)의 상부면을 노출시키는 개구부(310a)를 갖는 절연성 물질막(310)을 형성할 수 있다. 상기 개구부(310a)는 상기 제2 배선(305b)의 상기 끝부분(305e)과 같이 구부러진 형상일 수 있다.
이어서, 상기 절연성 물질막(310) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(310a)를 채우며 상기 개구부(310a) 보다 큰 폭을 갖는 패드(315)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(315) 상에 볼 구조체(320)를 형성할 수 있다. 따라서, 배선들(305a, 305b, 305c) 사이의 간격을 넓히지 않고도, 넓은 평면적을 갖는 패드(315)를 형성할 수 있다.
도 15를 참조하여 본 발명의 또 다른 실시예에 따른 전자 장치에 대하여 설명하기로 한다. 도 15를 참조하면, 도 14에서의 상기 개구부(310a)는 상기 제2 배선(305b)의 한쪽 끝부분(305e)의 상부면 뿐만 아니라, 상기 제2 배선(305b)의 측벽 까지 노출시키는 형상의 개구부(330a)로 변형될 수 있다. 상기 개구부(330a) 및 상기 제2 배선(305b)의 한쪽 끝부분(305e)은 구부러진 부분(CV)을 포함할 수 있다. 즉, 상기 제1 내지 제3 배선들(305a, 305b, 305c)을 갖는 기판(300) 상에 상기 제2 배선(305b)의 한쪽 끝부분(305e)의 상부면 및 측벽을 노출시키는 개구부(330a)를 갖는 절연성 물질막(330)을 형성할 수 있다. 따라서, 상기 개구부(330a)에 의해 노출되는 상기 제2 배선(305b)의 한쪽 끝부분(305e)의 노출 면적을 더욱 증가시킬 수 있다.
이어서, 상기 절연성 물질막(330) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(330a)를 채우며 상기 개구부(330a) 보다 큰 폭을 갖는 패드(335)를 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드(335) 상에 볼 구조체(340)를 형성할 수 있다.
앞의 실시예들을 조합하여 기판 상에 다양한 형태의 개구부들을 갖고, 다양한 형태의 배선 끝부분들 갖는 전자 장치를 제공할 수 있다. 예를 들어, 도 15에서 설명한 패드(335)와 관련된 실시예와, 도 9에서 설명한 패드(135)와 관련된 실시예를 하나의 기판 상에 구현할 수 있다.
다음으로, 도 16을 참조하여 본 발명의 또 다른 실시예들에 따른 전자 장치를 설명하기로 한다.
도 16을 참조하면, 기판(400) 상에 복수의 배선들(405)을 형성할 수 있다. 상기 배선들(405)의 한쪽 끝부분들은 인접하는 배선들 사이의 거리에 따라 다양한 형상으로 형성될 수 있다. 배선들 사이의 간격이 좁은 영역에서 끝부분(407a)이 위치하는 제1 배선(405a)과, 배선들 사이의 간격이 넓은 영역에서 끝부분(407b)이 위치하는 제2 배선(405b)을 살펴보면, 제1 배선(405a)의 끝부분(407a)은 상기 제2 배선(405b)의 끝부분(407b) 보다 좁은 폭을 갖는다는 것을 알 수 있다.
상기 배선들(405)을 갖는 기판 상에 배선들(405)의 한쪽 끝부분들을 노출시키는 개구부들(410a, 410b, 410c, 410d)을 갖는 절연성 물질막(410)을 형성할 수 있다.
이어서, 상기 절연성 물질막(410) 상에 도 3a 내지 도 3c에서 설명한 것과 같이 상기 개구부(410a, 410b, 410c, 410d)를 채우며 상기 개구부들(410a, 410b, 410c, 410d) 보다 큰 폭을 갖는 패드들(415a, 415b, 415c, 415d)을 형성할 수 있다. 이어서, 도 3d에서 설명한 것과 같이 상기 패드들(415a, 415b, 415c, 415d) 상에 볼 구조체들을 형성할 수 있다.
몇몇 실시예들에서, 상기 제3 배선(405c)의 한쪽 끝부분을 노출시키는 제3 개구부(410c)의 중심(CT1)과 상기 제3 개구부(410c) 상에 형성된 제3 패드(415c)의 중심(CT2)은 일치하지 않을 수 있다. 즉, 상기 제3 개구부(410c)는 상기 제3 패드(415c)의 중심에서 벗어난 위치에 형성되지만, 상기 제3 패드(415c)에 의해 덮일 수 있다. 그리고, 상기 제4 배선(405d)의 끝부분을 노출시키는 제4 개구부(410d)의 중심과, 상기 개구부(410d) 상에 형성된 제4 패드(415d)의 중심은 일치할 수 있다.
한편, 상기 제3 배선(405c)의 끝부분과 전기적으로 연결된 상기 제3 패드(415c)는 인접하는 제2 및 제4 배선들(405b, 405d) 중 제2 배선(405b)을 부분적으로 덮고, 제4 배선(405d)을 덮을 수 있다. 여기서, 상기 제3 패드(415c)는 상기 제3 배선(403c)의 끝부분과 인접하는 상기 제4 배선(405d)의 상부를 가로지르도록 연장되어 상기 제4 배선(405d)을 덮을 수 있다.
한편, 배선들 사이의 간격을 고려하여, 상기 개구부들(410a, 410b, 410c, 410d)의 각각은 앞에서 설명한 실시예들에 따른 개구부들 중 어느 하나로 형성할 수 있다. 따라서, 하나의 기판(400) 상에 다양한 형상의 개구부들을 형성하며, 기판(400) 상에 보다 많은 배선들(405)을 형성할 수 있다.
다음으로, 도 17을 참조하여 본 발명의 또 다른 실시예들에 따른 전자 장치를 설명하기로 한다.
도 17을 참조하면, 기판(500)의 제1 면 상에 복수의 배선들(505a, 505b, 505c, 505d, 505e, 505f, 505g, 505h, 507a, 507b)이 제공될 수 있다. 상기 기판(1)은 인쇄회로 기판 또는 세라믹 기판일 수 있다. 상기 기판(1)은 단일 기판 또는 복수의 층으로 형성된 적층 기판 일 수 있다. 예를 들어, 상기 기판(1)은 제1 층(600a)과 제2 층(600b)을 적층한 기판일 수 있다.
상기 배선들(505a, 505b, 505c, 505d, 505e, 505f, 505g, 505h, 507a, 507b)은 도금 방법으로 형성될 수 있다. 이와는 달리, 상기 배선들(505a, 505b, 505c, 505d, 505e, 505f, 505g, 505h, 507a, 507b)은 증착 방법으로 형성될 수 있다.
상기 배선들(505a, 505b, 505c, 505d, 505e, 505f, 505g, 505h, 507a, 507b)의 끝부분을 노출시키는 개구부들(510a, 510b)을 갖는 절연성 물질막(510)이 제공될 수 있다. 설명의 편의를 위하여, 도 17에서 상기 배선들(505a, 505b, 505c, 505d, 505e, 505f, 505g, 505h, 507a, 507b) 중 제1 배선(507a)의 끝부분을 노출시키는 제1 개구부(510a) 및 상기 제2 배선(507b)의 끝부분을 노출시키는 제2 개구부(510b)에 대하여 도시하기로 한다.
상기 절연성 물질막(510) 상에 상기 제1 개구부(510a)를 채우며 상기 제1 개구부(510a) 보다 큰 폭을 갖는 제1 패드(515a) 및 상기 제2 개구부(510b)를 채우며 상기 제2 개구부(510b) 보다 큰 폭을 갖는 제2 패드(515b)가 제공될 수 있다.
도 17에서는 상기 제1 및 제2 개구부들(510a, 510b)을 도 3d에서의 개구부(10a)의 형상으로 도시하고 있지만, 이에 한정되지 않고, 상기 제1 및 제2 개구부들(510a, 510b)의 각각은 도 5a 내지 도 16에서 설명한 개구부들의 형상들 중 어느 하나의 형상으로 형성될 수 있다. 그리고, 상기 제1 및 제2 배선들(507a, 507b)의 끝부분들의 각각은 상기 제1 및 제2 개구부들(510a, 510b)의 형상에 대응하여 도 1 내지 도 16에서 설명한 배선들의 끝부분들 중 어느 하나의 형상으로 형성될 수 있다.
이어서, 상기 절연성 물질막(510) 상에 상기 개구부들(510a, 510b)을 채우며 상기 개구부들(510a, 510b) 보다 큰 폭을 갖는 패드들(515a, 515b)이 제공될 수 있다. 상기 패드들(515a, 515b) 상에 볼 구조체들(520a, 520b)이 제공될 수 있다. 상기 볼 구조체들(520a, 520b)은 솔더 볼일 수 있다.
상기 패드들(515a, 515b)은 금속 잉크를 이용하는 프린팅 공정을 이용하여 형성할 수 있다. 예를 들어, 상기 패드들(515a, 515b)은 금속 입자 또는 금속 분말을 포함하는 잉크를 이용하는 프린팅 공정을 진행하여, 상기 제1 및 제2 개구부들(510a, 510b)을 각각 덮으며 서로 이격된 제1 예비 패드 및 제2 예비 패드를 형성하고, 상기 제1 및 제2 예비 패드들에 대하여 소결 공정을 진행하는 것을 포함하는 방법에 의해 형성될 수 있다.
상기 패드들(515a, 515b)은 상기 배선들(505a, 505b, 505c, 505d, 505e, 505f, 505g, 505h, 507a, 507b) 보다 높은 레벨에 위치할 수 있다. 상기 패드들(515a, 515b)을 구성하는 물질은 상기 배선들(505a, 505b, 505c, 505d, 505e, 505f, 505g, 505h, 507a, 507b)을 구성하는 물질 보다 낮은 밀도를 가질 수 있다. 상기 패드들(515a, 515b)은 상기 배선들(505a, 505b, 505c, 505d, 505e, 505f, 505g, 505h, 507a, 507b) 보다 거칠기(roughness)가 클 수 있다. 또한, 상기 패드들(515a, 515b)은 상기 배선들(505a, 505b, 505c, 505d, 505e, 505f, 505g, 505h, 507a, 507b) 보다 입자 크기가 클 수 있다.
몇몇 실시예들에서, 상기 기판(500)의 제2 면 상에 패드 부분들(560a, 560b)을 포함하는 배선들(555a, 555b)이 제공될 수 있다. 여기서, 상기 기판(500)의 상기 제2 면은 상기 기판(500)의 제1 면에 대향하는 면일 수 있다. 상기 패드 부분들(560a, 560b) 및 상기 배선들(555a, 555b)은 도금 방법에 의해 형성될 수 있다. 이와는 달리, 상기 패드 부분들(560a, 560b) 및 상기 배선들(555a, 555b)은 화학기상증착(CVD) 또는 물리적기상증착(PVD) 등과 같은 증착 방법을 이용하여 형성할 수 있다. 따라서, 상기 기판(500)의 제1 면 상의 상기 패드들(515a, 515b)을 구성하는 물질은 상기 기판(500)의 제2 면 상의 패드 부분들(560a, 560b)을 구성하는 물질 보다 낮은 밀도, 큰 입자 크기 및 높은 거칠기(roughness) 등을 가질 수 있다. 상기 기판(500)의 제1 면 상의 상기 패드들(515a, 515b)과, 상기 기판(500)의 제2 면 상의 패드 부분들(560a, 560b)은 상기 기판(500) 내의 비아들(503a, 503b, 550a, 550b)을 통하여 전기적으로 연결될 수 있다.
상기 패드 부분들(560a, 560b) 및 상기 배선들(555a, 555b)을 갖는 상기 기판(500)의 제2 면 상에 상기 패드 부분들(560a, 560b)의 소정 영역들을 노출시키는 개구부들(570a, 570b)을 갖는 절연성 물질막(570)이 제공될 수 있다. 상기 개구부들(570a, 570b) 상에 볼 구조체들(580a, 580b)이 제공될 수 있다.
도 17의 실시예에서는 기판(500)의 제2 면보다 제1 면에서 보다 많은 배선들을 배치할 수 있다. 이하에서, 도 18을 참조하여 기판의 양 쪽 면에 많은 배선들을 배치할 수 있는 실시예에 대하여 설명하기로 한다.
도 18을 참조하면, 도 17의 제1 면 상에서와 같이, 기판(600)의 제1 면 상에 복수의 배선들(605a, 605b, 605c, 605d, 605e, 605f, 605g, 605h, 607a, 607b)이 제공될 수 있다. 상기 기판(1)은 인쇄회로 기판 또는 세라믹 기판일 수 있다. 상기 기판(1)은 단일 기판 또는 복수의 층으로 형성된 적층 기판 일 수 있다. 예를 들어, 상기 기판(1)은 제1 층(600a)과 제2 층(600b)을 적층한 기판일 수 있다.
상기 배선들(605a, 605b, 605c, 605d, 605e, 605f, 605g, 605h, 607a, 607b)의 끝부분을 노출시키는 개구부들을 갖는 절연성 물질막(610)이 제공될 수 있다. 설명의 편의를 위하여, 도 18에서 상기 배선들(605a, 605b, 605c, 605d, 605e, 605f, 605g, 605h, 607a, 607b) 중 제1 배선(607a)의 끝부분을 노출시키는 제1 개구부(610a) 및 상기 제2 배선(607b)의 끝부분을 노출시키는 제2 개구부(610b)에 대하여 도시하기로 한다.
상기 절연성 물질막(610) 상에 상기 제1 개구부(610a)를 채우며 상기 제1 개구부(610a) 보다 큰 폭을 갖는 제1 패드(615a) 및 상기 제2 개구부(610b)를 채우며 상기 제2 개구부(610b) 보다 큰 폭을 갖는 제2 패드(615b)가 제공될 수 있다.
상기 절연성 물질막(610) 상에 상기 개구부들(610a, 610b)을 채우며 상기 개구부들(610a, 610b) 보다 큰 폭을 갖는 패드들(615a, 615b)이 제공될 수 있다. 상기 패드들(615a, 615b) 상에 볼 구조체들(620a, 620b)이 제공될 수 있다.
상기 기판(600)의 제2 면 상에 배선들(655a, 655b, 655c, 655d, 655e, 655f, 655g, 655h, 657a, 657b), 개구부들(660a, 660b)을 갖는 절연성 물질막(660), 패드들(665a, 665b) 및 볼 구조체들(670a, 670b)을 형성할 수 있다. 상기 기판(600)의 제2 면 상의 상기 배선들(655a, 655b, 655c, 655d, 655e, 655f, 655g, 655h, 657a, 657b), 상기 개구부들(660a, 660b)을 갖는 상기 절연성 물질막(660), 상기 패드들(665a, 665b) 및 상기 볼 구조체들(670a, 670b)은 상기 기판(600)의 제1 면 상에서의 상기 배선들(605a, 605b, 605c, 605d, 605e, 605f, 605g, 605h, 607a, 607b), 상기 개구부들(610a, 610b)을 갖는 상기 절연성 물질막(610), 상기 패드들(615a, 615b) 및 상기 볼 구조체들(620a, 620b)에 각각 대응할 수 있다.
도 19는 앞에서 설명한 실시예들 중 적어도 하나의 실시예에 따른 방법 및 장치가 이용된 반도체 모듈을 개략적으로 도시한 도면이다.
도 19를 참조하면, 반도체 모듈(700)은 모듈 기판(710), 상기 모듈 기판(710) 상에 배치된 하나 또는 복수 개의 반도체 소자(730), 상기 모듈 기판(710)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(730)과 전기적으로 각각 연결되는 모듈 접촉 단자들(720)을 포함한다. 여기서, 상기 반도체 소자(730)는 반도체 칩 또는 반도체 패키지 일 수 있다.
상기 모듈 기판(710)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(710)이 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(710)의 앞면 및 뒷면에 모두 반도체 소자들(730)이 배치될 수 있다. 상기 모듈 기판(710)의 앞면 및/또는 뒷면에 본 발명의 실시예들에 따른 배선들, 개구부들을 갖는 절연성 물질막 및 패드들이 제공되고, 상기 패드들 및 상기 패드들 상의 볼 구조체들을 통하여 상기 반도체 소자 또는 반도체 패키지(730)가 상기 모듈 기판(710)에 전기적 및 기계적으로 연결될 수 있다.
상기 모듈 접촉 단자들(720)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(720)은 상기 반도체 모듈(700)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(720)의 개수는 특별한 의미를 갖지 않는다.
도 20은 본 발명의 실시예들 중 적어도 하나의 실시예에 따른 방법 및 장치가 이용된 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 20을 참조하면, 본 발명의 실시예들 중 적어도 하나의 실시예에 따른 방법 및 장치가 이용된 전자 회로 기판(800, electronic circuit board)이 제공될 수 있다. 상기 전자 회로 기판(800)은 회로 기판(810, circuit board) 상에 배치된 마이크로프로세서(820, microprocessor), 상기 마이크로프로세서(820)와 통신하는 주 기억 회로(830, main storage circuit) 및 부 기억 회로(840, supplementary storage circuit), 상기 마이크로프로세서(820)로 명령을 보내는 입력 신호 처리 회로(850, input signal processing circuit), 상기 마이크로프로세서(820)로부터 명령을 받는 출력 신호 처리 회로(860, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(870, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
상기 마이크로프로세서(820)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(800)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(820)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(830)는 상기 마이크로프로세서(820)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(830)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(830)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다. 부가하여, 상기 주 기억 회로는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다.
상기 주 기억 회로(830)는 상기 반도체 모듈(700)을 적어도 하나 이상 포함할 수 있다. 상기 부 기억 회로(840)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(840)는 상기 주 기억 회로(830)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다.
상기 부 기억 회로(840)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(840)는 상기 반도체 모듈(700)을 적어도 하나 이상 포함할 수 있다. 상기 입력 신호 처리 회로(850)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(820)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(850)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다.
상기 출력 신호 처리 회로(480)는 상기 마이크로 프로세서(820)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(860)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 통신 회로(870)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(850) 또는 출력 신호 처리 회로(860)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(870)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다.
도 21은 본 발명의 실시예들 중 적어도 하나의 실시예에 따른 방법 및 장치가 이용된 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 21을 참조하면, 전자 시스템(900)은, 제어부(910, control unit), 입력부(920, input unit), 출력부(930, output unit), 및 저장부(940, storage unit)를 포함하고, 통신부(950, communication unit) 및/또는 기타 동작부(960, operation unit)를 더 포함할 수 있다.
상기 제어부(910)는 상기 전자 시스템(900) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(910)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 상기 전자 회로 기판(800)을 포함할 수 있다. 상기 입력부(920)는 상기 제어부(910)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(920)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 출력부(930)는 상기 제어부(910)로부터 전기적 명령 신호를 받아 상기 전자 시스템(900)이 처리한 결과를 출력할 수 있다. 상기 출력부(930)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 저장부(940)는 상기 제어부(910)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(940)는 상기 제어부(910)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(940)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 상기 통신부(950)는 상기 제어부(910)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(950)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 상기 동작부(960)는 상기 제어부(910)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(960)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
그 외, 도면에 참조 부호가 표시되지 않은 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

Claims (10)

  1. 기판의 제1 면 상에 형성되며 서로 이격된 도전성의 제1 및 제2 배선들;
    상기 제1 및 제2 배선들을 갖는 기판을 덮으며, 상기 제1 배선의 소정 영역을 노출시키는 제1 개구부를 갖는 제1 절연성 물질막; 및
    상기 제1 개구부를 채우며 상기 제1 개구부 보다 큰 폭을 갖는 도전성의 제1 패드를 포함하되,
    상기 제1 및 제2 배선들은 제1 물질로 이루어지고,
    상기 제1 패드는 상기 제1 물질 보다 낮은 밀도를 갖는 제2 물질로 이루어진 전자 장치.
  2. 제 1 항에서,
    상기 제1 개구부는 상기 제1 배선의 한쪽 끝부분의 상부를 노출시키는 전자 장치.
  3. 제 1 항에서,
    상기 제1 개구부는 상기 제1 배선의 한쪽 끝부분의 상부 및 측벽을 노출시키는 전자 장치.
  4. 제 1 항에서,
    상기 제1 개구부는 장축 및 단축을 갖는 직사각형 또는 타원형인 전자 장치.
  5. 제 1 항에서,
    상기 제1 패드는 상기 제1 개구부에 의해 노출된 상기 제1 배선의 한쪽 끝부분을 덮으며 상기 제1 배선의 한쪽 끝부분과 인접하는 제2 배선의 상부를 가로지르도록 연장되어 상기 제2 배선을 덮되, 상기 제1 패드와 상기 제2 배선은 상기 제1 절연성 물질막에 의해 이격된 전자 장치.
  6. 제 1 항에서,
    상기 제1 배선의 끝부분은 상기 제1 배선의 중간 부분의 폭과 동일한 폭을 갖는 전자 장치.
  7. 제 1 항에서,
    상기 제1 배선의 끝부분은 상기 제1 배선의 중간 부분의 폭 보다 큰 폭을 갖는 전자 장치.
  8. 기판;
    상기 기판 상에 형성된 배선;
    상기 배선을 갖는 기판을 덮되, 상기 배선의 소정 영역을 노출시키는 개구부를 갖는 절연성 물질막;
    상기 개구부를 채우며 상기 개구부 보다 큰 폭을 갖되, 상기 배선과 전기적으로 연결된 패드; 및
    상기 패드 상의 볼 구조체를 포함하되,
    상기 패드는 금속 입자 또는 금속 분말을 포함하는 액상의 물질을 상기 개구부를 덮도록 도포하고, 상기 금속 입자 또는 상기 금속 분말의 용융점 보다 낮은 온도에서 상기 도포된 물질을 고체화시키기 위한 소결 공정을 진행하여 형성되고,
    상기 패드를 구성하는 물질은 상기 배선을 구성하는 물질 보다 밀도가 낮은 전자 장치.
  9. 기판 상에 서로 이격된 제1 및 제2 배선들을 형성하고,
    상기 제1 및 제2 배선들을 갖는 기판 상에 상기 제1 배선의 소정 영역을 노출시키는 제1 개구부 및 상기 제2 배선의 소정 영역을 노출시키는 제2 개구부를 갖는 절연성 물질막을 형성하고,
    금속 입자 또는 금속 분말을 포함하는 잉크를 이용하는 프린팅 공정을 진행하여, 상기 제1 및 제2 개구부들을 각각 덮는 제1 예비 패드 및 제2 예비 패드를 형성하고,
    상기 제1 및 제2 예비 패드들에 대하여 소결 공정을 진행하여 제1 및 제2 패드들을 형성하는 것을 포함하는 방법에 의해 제조된 전자 장치.
  10. 제 9 항에 있어서,
    상기 소결 공정은 상기 금속 입자 또는 금속 분말의 용융점 보다 낮은 온도에서 진행하고, 상기 제1 및 제2 패드들의 각각은 상기 제1 및 제2 배선들을 구성하는 물질에 비하여 밀도가 낮은 전자 장치.
KR1020100023973A 2010-03-17 2010-03-17 전자 장치 KR101692453B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100023973A KR101692453B1 (ko) 2010-03-17 2010-03-17 전자 장치
US13/028,836 US8466554B2 (en) 2010-03-17 2011-02-16 Electronic device having interconnections, openings, and pads having greater width than the openings

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100023973A KR101692453B1 (ko) 2010-03-17 2010-03-17 전자 장치

Publications (2)

Publication Number Publication Date
KR20110104843A true KR20110104843A (ko) 2011-09-23
KR101692453B1 KR101692453B1 (ko) 2017-01-04

Family

ID=44646576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100023973A KR101692453B1 (ko) 2010-03-17 2010-03-17 전자 장치

Country Status (2)

Country Link
US (1) US8466554B2 (ko)
KR (1) KR101692453B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130089475A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지
KR20140059569A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 지그재그형 패드 배선 구조를 포함하는 반도체 소자
US9548280B2 (en) 2014-04-02 2017-01-17 Nxp Usa, Inc. Solder pad for semiconductor device package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055660A (ja) * 2002-07-17 2004-02-19 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
US20040173915A1 (en) * 2002-08-29 2004-09-09 Lee Teck Kheng Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
KR20060087149A (ko) * 2005-01-28 2006-08-02 삼성전기주식회사 인쇄회로기판의 제조방법
KR20090032832A (ko) * 2007-09-28 2009-04-01 삼성전기주식회사 방열 인쇄회로기판 및 반도체 칩 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006106613A (ja) * 2004-10-08 2006-04-20 Toshiba Corp 映像表示装置
KR100743233B1 (ko) 2005-07-18 2007-07-27 엘지전자 주식회사 인쇄회로기판의 패드 및 그 제조방법
US20080053688A1 (en) * 2006-09-01 2008-03-06 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
KR20090057820A (ko) * 2007-12-03 2009-06-08 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055660A (ja) * 2002-07-17 2004-02-19 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
US20040173915A1 (en) * 2002-08-29 2004-09-09 Lee Teck Kheng Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
KR20060087149A (ko) * 2005-01-28 2006-08-02 삼성전기주식회사 인쇄회로기판의 제조방법
KR20090032832A (ko) * 2007-09-28 2009-04-01 삼성전기주식회사 방열 인쇄회로기판 및 반도체 칩 패키지

Also Published As

Publication number Publication date
US20110227221A1 (en) 2011-09-22
KR101692453B1 (ko) 2017-01-04
US8466554B2 (en) 2013-06-18

Similar Documents

Publication Publication Date Title
US10325882B2 (en) Method of manufacturing semiconductor package
US9299631B2 (en) Stack-type semiconductor package
US9230876B2 (en) Stack type semiconductor package
US10199319B2 (en) Printed circuit board and semiconductor package including the same
US10204851B2 (en) High density package interconnects
US7746661B2 (en) Printed circuit board with coextensive electrical connectors and contact pad areas
US8436455B2 (en) Stacked structure of semiconductor packages including through-silicon via and inter-package connector, and method of fabricating the same
US9748193B2 (en) Printed circuit board and semiconductor package using the same
US10448508B2 (en) Printed circuit board and semiconductor package including the same
TW201023326A (en) Signal delivery in stacked device
KR20140142967A (ko) 반도체 패키지
KR20130027628A (ko) 적층형 반도체 장치
JP4444995B2 (ja) 基板配線用導電性組成物、回路基板及び電子デバイス
US9515054B2 (en) Semiconductor device and stacked semiconductor package having the same
KR101692453B1 (ko) 전자 장치
US9252112B2 (en) Semiconductor package
KR102190390B1 (ko) 반도체 패키지 및 이의 제조 방법
US20160021749A1 (en) Package board, method of manufacturing the same and stack type package using the same
US8063481B2 (en) High-speed memory package
JP2005191027A (ja) 回路基板製造方法及び回路基板並びに電子機器
TW201342550A (zh) 嵌入式矽穿孔
KR101089647B1 (ko) 단층 패키지 기판 및 그 제조방법
KR20170015064A (ko) 적층 반도체 패키지 구조물 및 그 제조 방법
US20160165729A1 (en) Electronic circuit assembly substrate and device thereof
CN111463189B (zh) 基于系统级封装的柔性装置及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant