KR20110103342A - 화상표시장치 - Google Patents

화상표시장치 Download PDF

Info

Publication number
KR20110103342A
KR20110103342A KR1020110021351A KR20110021351A KR20110103342A KR 20110103342 A KR20110103342 A KR 20110103342A KR 1020110021351 A KR1020110021351 A KR 1020110021351A KR 20110021351 A KR20110021351 A KR 20110021351A KR 20110103342 A KR20110103342 A KR 20110103342A
Authority
KR
South Korea
Prior art keywords
switch
line
pixel circuit
driving transistor
potential
Prior art date
Application number
KR1020110021351A
Other languages
English (en)
Other versions
KR101231365B1 (ko
Inventor
켄타 카지야마
타케시 이즈미다
나오키 토쿠다
하지메 아키모토
히로시 카게야마
노리히로 나카무라
마사미 이세키
Original Assignee
가부시키가이샤 히타치 디스프레이즈
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치 디스프레이즈, 캐논 가부시끼가이샤 filed Critical 가부시키가이샤 히타치 디스프레이즈
Publication of KR20110103342A publication Critical patent/KR20110103342A/ko
Application granted granted Critical
Publication of KR101231365B1 publication Critical patent/KR101231365B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of El Displays (AREA)

Abstract

화상표시장치는, 화소회로, 전원선, 데이터신호를 상기 화소회로에 공급하는 데이터선을 포함한다. 상기 화소회로는 발광소자, 상기 발광소자의 발광을 제어하는 구동 트랜지스터, 상기 데이터선과 상기 구동 트랜지스터의 게이트 전극 사이에 구비된 기억용량, 상기 기억용량의 양단을 접속시키는 양단접속 스위치, 및 상기 전원선에서 상기 양단접속 스위치를 개재하여 흐르는 전류경로를 차단하는 전류차단 스위치를 포함한다. 상기 화소회로에 데이터신호가 공급되기 전에, 양단접속 스위치가 상기 기억용량의 양단을 접속하고, 전류차단 스위치는 절단된다.

Description

화상표시장치{IMAGE DISPLAY DEVICE}
본 발명은 화상표시장치에 관한 것으로, 보다 상세하게는 발광소자를 이용한 화상표시장치에 관한 것이다.
근래 유기EL 표시장치 등, 발광소자를 이용한 화상표시장치의 개발이 활발하게 이루어지고 있다. 발광소자를 계조에 따른 휘도로 발광시키는 화소회로, 및 그 화소회로를 구동하는 방식의 하나로 일본특허공개 2007-148222호 공보에 개시된 것과 같은 것이 있다. 도 21은 종래의 화소회로의 일예를 도시한다. 이 화소회로는, 발광소자(IL), 구동 트랜지스터(TRD), 기억용량(CP), 선택 스위치(SWS), 발광신호제어 스위치(SWF), 점등제어 스위치(SWI), 및 리셋 스위치(SWR)를 포함한다. 화소회로의 열에 대응하여 데이터선(DAT)과 전원선(PWR)이 구비되고, 화소회로의 행에 대응하여 발광제어신호선(REF)이 구비된다. 구동 트랜지스터(TRD)는 p채널형의 트랜지스터이다.
구동 트랜지스터(TRD)의 소스 전극은 전원선(PWR)에 접속되고, 드레인 전극은 점등제어 스위치(SWI)를 개재하여 발광소자(IL)의 일단에 접속된다. 기억용량(CP)의 일단은 구동 트랜지스터(TRD)의 게이트 전극과 접속된다. 기억용량(CP)의 타단은 선택 스위치(SWS)를 개재하여 데이터선(DAT)과 접속되고, 또한 기억용량(CP)의 타단은 발광신호제어 스위치(SWF)를 개재하여 발광제어신호선(REF)과 접속된다. 선택 스위치(SWS), 발광신호제어 스위치(SWF), 점등제어 스위치(SWI), 및 리셋 스위치(SWR)는 박막트랜지스터이다. 이러한 박막트랜지스터의 게이트 전극은 각각 제어신호를 보내는 배선에 접속된다. 여기서, 구동 트랜지스터(TRD)의 게이트 전극의 한 노드를 노드(NA)라고 한다.
도 21에 도시하는 유기EL 표시장치에 있어서의 화소회로의 구동방법을 이하에서 설명한다. 데이터신호를 기입하는 기간에는 데이터선(DAT)에서 데이터신호가 기억용량(CP)의 타단으로 공급된다. 그 때 리셋 스위치(SWR)를 온 함으로써, 구동 트랜지스터(TRD)의 게이트-소스간의 전위차를 그 구동 트랜지스터(TRD)의 문턱전압으로 한다. 그리고, 리셋 스위치(SWR)를 오프하면, 기억용량(CP)은 데이터신호의 전위와 전원선의 전위와의 전위차에서 구동 트랜지스터(TRD)의 문턱전압을 뺀 전위차를 기억한다. 그 데이터신호를 기입하는 기간 후에는 발광소자를 발광시키는 기간이다. 그 발광소자를 발광시키는 기간에는, 선택 스위치(SWS)를 오프하여 발광신호제어 스위치(SWF)를 온하고, 나아가 점등제어 스위치(SWS)를 온한다. 그렇게 하면 발광제어신호선(REF)에서 기억용량(CP)의 타단으로 발광제어신호가 공급되고, 구동 트랜지스터(TRD)의 게이트-소스 간의 전위차는 문턱전압에 더해져 데이터신호 전위와 발광제어신호의 전위와의 전위차에 따른 전위차가 더해진 것이 된다. 문턱전압이 시간적으로 변화하지 않으면, 구동 트랜지스터(TRD)의 문턴전압 값에 상관없이 발광소자(IL)는 데이터신호의 전위와 발광제어신호의 전위와의 전위차에 의해 정해지는 휘도로 발광한다.
여기서, 데이터신호를 입력하는 기간에 구동 트랜지스터(TRD)의 문턱전압을 검출하기 위해서는, 미리 노드(NA)의 전위를 구동 트랜지스터(TRD)가 온하기에 충분히 낮게 해놓을 필요가 있다. 이 때문에, 미리 리셋 스위치(SWR)와 점등제어 스위치(SWI)를 온하고, 노드(NA)의 전위를 접지전위에 발광소자(IL)의 전위차를 더한 전위로 낮춘다(이하, 프리챠지라고 한다). 또한, 점등제어 스위치(SWI)는 데이터신호를 기입할 때에는 오프된다.
이렇게 하면 노드(NA)의 전위는 저하하지만, 발광소자(IL)에 기억용량(CP)이나 구동 트랜지스터(TRD)로부터 전류가 흘러 미(微)발광이 발생하여 콘트라스트가 악화한다. 때문에, 노드(NA)를 발광제어신호선(REF)에 접속하고, 기억용량(CP)의 전하에 의해 생긴 전류를 발광제어신호선(REF)에 흘려보내는 방법을 생각할 수 있다. 도 22는 유기EL표 시장치의 화소회로의 다른 일예를 도시하는 도면이다. 도 22에 도시하는 화소회로는 도 21에 도시하는 화소회로에 대하여, 노드(NA)와 발광신호제어 스위치(SWF)의 기억용량(CP) 측 일단의 사이에 프리챠지 스위치(SWP)가 구비된 것이며, 프리챠지 스위치(SWP), 및 발광신호제어 스위치(SWF)를 온함으로써 노드(NA)의 전위를 구동 트랜지스터(TRD)가 온하기에 충분히 낮은 상태를 하고 있다.
일본특허공개 2007-148222호 공보에는 도 21에 도시하는 유기EL 표시장치가 개시되어 있다. 일본특허공개 2007-140488호 공보에는 도 22에 도시하는 유기EL 표시장치가 개시되어 있다.
도 22에 도시하는 종래의 화소회로 및 구동방법을 이용한 경우, 발광소자(IL)의 미발광은 억제할 수 있으나, 다른 요인에 의해 화질열화가 발생하는 경우가 있다. 이하에서, 그 화질열화의 예에 대하여 설명한다. 도 23은 종래의 유기EL 표시장치 내의 발광제어신호선(REF)의 저항을 간략적으로 도시하는 도면이다. 본 도면에서는 표시영역(DA) 내의 화소회로의 행 중, 중앙 행의 화소회로에 신호를 공급하는 발광제어신호선(REF)의 저항을 나타낸다. A점은 표시영역(DA)내에서 가장 좌측의 화소회로가 발광제어신호선(REF)에 접속되는 점을 나타내고, B점은 표시영역(DA)내에서 가장 우측의 화소회로가 발광제어신호선(REF)에 접속되는 점을 나타낸다. 발광제어신호선(REF)은 표시영역(DA) 좌측을 상하방향으로 연장하는 배선에 의해 참조전위(Vref)의 공급원과 접속되어 있다. 본 도면의 예에서는 참조전위(Vref)의 공급원과 발광제어신호선(REF)의 저항과의 사이의 저항은 10Ω이고, 발광제어신호선(REF)의 길이당 저항은 300Ω/mm이며, 발광제어신호선(REF)의 길이는 68mm이다. 또한, 프리챠지 시의 구동 트랜지스터(TRD)의 저항은 1MΩ, 각 스위치(SWR, SWP, SWF)의 저항은 300kΩ이다. 도 24는 종래의 유기EL 표시장치에 있어서 전원선(PWR)으로부터 발광제어신호선(REF)에 관통전류가 발생한 경우의 발광제어신호선(REF)내의 전압강하량(Vdr)을 나타내는 도면이다. 종래의 유기EL 표시장치에 있어서는 A점에서의 전압강하량(Vdr)은 거의 0이지만, B점에서의 전압강하량(Vdr)은 6.4V에 달한다. 이 정도의 전압강하가 발생하면, 프리챠지 조작에 의해 노드(NA)의 전위가 충분히 낮아지지 않을 가능성이 있을 뿐만 아니라, 휘도얼룩과 같은 화질열화도 발생한다. 이하에서는 전압강하에 의한 휘도얼룩이 발생하는 메카니즘에 대하여 설명한다.
구동 트랜지스터(TRD)와 같은 p채널형 박막트랜지스터에서는, 그 문턱전압이 게이트 전극-소스 전극 사이에 인가된 전위차의 이력에 의해 변동하는 특성(히스테리시스 특성)이 알려져 있다.
도 25는 p채널형 박막트랜지스터의 히스테리시스 특성을 도시한다. 문턱전압은 어떤 일정 값 이상의 전류가 흐르는 게이트-소스간의 전위차(게이트전압Vg)이다. 도 25에서, 게이트전압(Vg)을 플러스에서 마이너스로(박막트랜지스터를 오프에서 온으로) 변화시킬 때는 문턱전압이 플러스 방향으로 변동하고, 게이트전압(Vg)을 마이너스에서 플러스로(박막트랜지스터를 온에서 오프로) 변화시킬 때는 문턱전압이 마이너스 방향으로 변동하고 있음을 알 수 있다.
도 26은 p채널형 박막트랜지스터의 게이트 전극에 펄스신호가 주어진 경우에 흐르는 전류량의 시간변화를 도시한다. 이 펄스신호는, 처음에는 문턱전압(Vth) 근방의 전압이 인가되고, 시각 tl(s)에서 시각 t2=t1+0.1(s)까지(0<t1<t2<1) 0.1s 간 마이너스 방향의 전압으로 박막트랜지스터를 온하는 전압을 인가하고, 그 후 다시 문턱전압 근방의 전압을 인가한 경우의 박막트랜지스터의 소스-드레인 전극간에 흐르는 전류 양을 나타내고 있다. 이렇게 하면, 펄스를 가한 직후는 펄스를 가하기 전보다 전류량이 적어진다. 그리고, 게이트 전압을 그대로 유지하면, 서서히 펄스를 인가하기 전의 전류량으로 돌아간다. 입력하는 펄스신호의 유지시간이 길수록, 그리고 입력펄스의 전압변화가 클수록, 펄스를 가한 후의 전류량의 변화가 커진다. 또한, 도 25 및 도 26에 도시하는 히스테리시스 특성을 나타내는 박막트랜지스터는 구동 트랜지스터(TRD)에 해당한다. 작성 프로세스에 따라서 히스테리시스 특성에 따른 전류 변화량 등이 다르더라도, 적어도 게이트 전압(Vg)의 변화에 의해 문턱전압이 변화하는 점은 동일하다.
종래의 유기EL 표시장치에 있어서는 관통전류에 의해 전압강하가 발생하면, 구동 트랜지스터(TRD)의 게이트 전극의 전위는 화소회로(PC)가 발광제어신호선(REF)과 접속되는 위치에 따라 다르다. 이에 의해 구동 트랜지스터(TRD)의 게이트-소스간의 전위차도 변화한다. 그 변화한 전위차는 프리챠지 조작을 하는 사이에 인가되고, 이에 의해 구동 트랜지스터(TRD)의 문턱전압이 변화한다. 프리챠지 조작 후 데이터신호를 기억시키는 기간에서는 아직 문턱전압이 원래대로 돌아가지 않았지만, 기억용량(CP)은 그 문턱전압을 캔슬하듯이 전위차를 기억한다. 한편, 발광하는 기간 중에 문턱전압은 휘도에 따른 값으로 돌아가기 때문에, 데이터 신호를 기억하는 타이밍과 발광 중의 문턱전압이 달라져 버린다. 이 차이만큼 구동 트랜지스터(TRD)가 흘려보내는 전류량에 차이가 발생하고, 그것이 표시영역상의 휘도 차이(휘도얼룩)가 되어 나타난다.
이와 같이 발광소자에 전류를 흘려보내지 않고 구동 트랜지스터의 게이트 전극이 접속되는 노드의 전위를 낮게 하는 종래의 화상표시장치에서는, 전압강하 등에 의해 화질열화, 예를 들어 화소회로와 전압강하가 발생하는 배선과의 접속위치에 따라 발광하는 휘도의 차이가 발생하기도 했다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 그 목적은, 발광을 수반하지 않고서 데이터 읽기를 실시하고, 구동 트랜지스터(TRD)의 히스테리시스 특성에 의한 화질열화를 저감시킨 화상표시장치를 제공하는 것이다.
본 출원에 있어서 개시되는 발명 중, 대표적인 개요를 간단히 설명하면, 이하와 같다.
(1) 복수의 화소회로, 전원선, 데이터신호를 상기 각 화소회로에 공급하는 데이터선을 포함하고, 상기 각 화소회로는 발광소자와, 상기 발광소자의 발광을 제어하는 구동 트랜지스터와, 상기 데이터선과 상기 구동 트랜지스터의 게이트 전극 사이에 구비된 기억용량과, 상기 기억용량의 양단을 접속시키는 양단접속 스위치와, 상기 전원선에서 상기 양단접속 스위치를 개재하여 흐르는 전류 경로를 차단하는 전류차단 스위치를 포함하고, 상기 데이터선이 상기 각 화소회로에 데이터신호를 공급하기 전에, 해당 화소회로에 포함되는 양단접속 스위치가 상기 기억용량의 양단을 접속하고, 해당 화소회로에 포함되는 전류차단 스위치는 상기 전류의 경로를 차단하는 것을 특징으로 하는 화상표시장치.
(2) (1)에 있어서, 상기 각 화소회로에 포함되는 전류차단 스위치는 해당 화소회로에 포함되는 구동 트랜지스터의 드레인 전극과 게이트 전극 사이에 구비되는 것을 특징으로 하는 화상표시장치.
(3) 복수의 화소회로와, 전원선과, 데이터신호를 상기 각 화소회로에 공급하는 데이터선을 포함하고, 상기 각 화소회로는, 일단에 기준전위가 공급되는 발광소자와, 구동 트랜지스터와, 일단이 상기 구동 트랜지스터의 드레인 전극에 접속되고, 일단이 상기 발광소자의 타단에 접속되는 점등제어 스위치와, 일단이 상기 구동 트랜지스터의 게이트 전극에 접속되는 기억용량과, 상기 구동 트랜지스터의 게이트 전극과 드레인 전극 사이에 구비되는 리셋 스위치와, 일단이 상기 기억용량의 상기 일단에 접속되고, 타단이 상기 기억용량의 타단에 접속되는 양단접속 스위치와, 일단이 상기 기억용량의 상기 일단 또는 상기 타단에 접속되는 보조용량과, 일단이 상기 데이터선에 접속되고, 타단이 상기 기억용량의 상기 타단에 접속되는 선택 스위치를 포함하는 것을 특징으로 하는 화상표시장치.
(4) 복수의 화소회로와, 전원선과, 각 화소회로를 발광시킬 때 발광제어신호를 공급하는 발광제어신호선과, 데이터신호를 상기 각 화소회로에 공급하는 데이터선을 포함하고, 상기 각 화소회로는, 일단에 기준전위가 공급되는 발광소자와, 구동 트랜지스터와, 일단이 상기 구동 트랜지스터의 드레인 전극에 접속되고, 일단이 상기 발광소자의 타단에 접속되는 점등제어 스위치와, 일단이 상기 구동 트랜지스터의 게이트 전극에 접속되는 기억용량과, 상기 구동 트랜지스터의 게이트 전극과 드레인 전극 사이에 구비되는 리셋 스위치와, 일단이 상기 기억용량의 상기 일단에 접속되고, 타단이 상기 기억용량의 타단에 접속되는 양단접속 스위치와, 일단이 상기 기억용량의 상기 일단 또는 상기 타단에 접속되는 보조용량과, 일단이 상기 데이터선에 접속되고, 타단이 상기 기억용량의 상기 타단에 접속되는 선택 스위치와, 일단이 상기 발광제어신호선에 접속되고, 타단이 상기 기억용량의 상기 타단에 접속되는 발광신호제어 스위치를 포함하는 것을 특징으로 하는 화상표시장치.
(5) 전원선과, 데이터선과, 발광소자, 상기 발광소자의 발광을 제어하는 구동 트랜지스터, 상기 데이터선과 상기 구동 트랜지스터의 게이트 전극 사이에 구비된 기억용량 및 상기 기억용량의 양단을 접속하는 양단접속 스위치를 포함하는 화소회로를 포함하는 구동방법에 있어서, 상기 양단접속 스위치가 상기 기억용량의 양단을 접속함과 동시에, 상기 전원선에서 양단접속 스위치를 거쳐 흐르는 전류경로를 차단하는 프리챠지 단계와, 상기 프리챠지 단계 후, 상기 데이터선이 상기 기억용량의 상기 데이터선 측의 일단에 데이터신호를 입력하는 데이터기억 단계와, 상기 데이터기억 단계 후, 상기 기억용량의 상기 일단에 발광제어신호를 공급하여 상기 발광소자를 발광시키는 발광 단계를 포함하는 것을 특징으로 하는 화상표시장치의 구동방법.
(6) (5)에 있어서, 상기 구동 트랜지스터의 소스 전극에는 전원전위가 공급되고, 상기 프리챠지 단계에서는, 상기 양단접속 스위치에 의해 상기 기억용량의 양단이 접속되어, 상기 구동트랜지스터의 드레인 전극과 게이트 전극 사이의 전류의 경로를 차단하는 것을 특징으로 하는 화상표시장치의 구동방법.
(7) (5) 또는 (6)에 있어서, 상기 프리챠지 단계에서는, 상기 기억용량의 양단을 플로팅으로 하는 것을 특징으로 하는 화상표시장치의 구동방법.
(8) (5) 또는 (6)에 있어서, 상기 화상표시장치는 발광제어신호선을 더 포함하고, 상기 프리챠지 단계에서는 상기 발광제어신호선은 상기 기억용량의 상기 데이터선 측의 상기 일단에 전위를 공급하는 것을 특징으로 하는 화상표시장치의 구동방법.
(9) (5)에서 (8) 중 어느 하나에 있어서, 상기 프리챠지 단계를 행하는 기간은 일수평 기간보다 긴 것을 특징으로 하는 화상표시장치의 구동방법.
(10) (5) 또는 (6)에 있어서, 상기 프리챠지 단계에 있어서 상기 데이터선은 상기 기억용량의 상기 일단에 전위를 공급하는 것을 특징으로 하는 화상표시장치의 구동방법.
(11) (5)에서 (7) 중 어느 하나에 있어서, 상기 프리챠지 단계와 상기 데이터 기억 단계의 조합을 반복한 후에 상기 발광 단계를 행하는 것을 특징으로 하는 화상표시장치의 구동방법.
본 발명에 의하면, 화상표시장치는 발광을 수반하지 않는 데이터 기입을 수행하고, 구동 트랜지스터(TRD)의 히스테리시스 특성에 따른 화질열화를 저하시킬 수 있다.
도 1은 제1 실시예에 따른 유기EL 표시장치의 회로구성의 일예를 도시하는 도이다.
도 2는 제1 실시예에 따른 각 화소회로 구성의 일예를 도시하는 회로도이다.
도 3은 제1 실시예에 따른 화소회로에 관한 RGB전환제어선, 점등제어선, 프리챠지제어선, 리셋제어선, 노드(NA) 및 노드(NB)의 전위의 시간변화의 일예를 도시하는 파형도이다.
도 4a는 프리챠지 기간에 있어서 화소회로 내의 스위치 상태를 도시하는 도이다.
도 4b는 데이터기억 기간에 있어서 화소회로 내의 스위치 상태를 도시하는 도이다.
도 4c는 발광기간에 있어서 화소회로 내의 스위치 상태를 도시하는 도이다.
도 4d는 비발광시에 있어서 화소회로 내의 스위치 상태를 도시하는 도이다.
도 5는 제2 실시예에 따른 각 화소회로 구성의 일예를 도시하는 회로도이다.
도 6은 제2 실시예에 따른 화소회로에 관한 RGB전환제어선, 점등제어선, 프리챠지제어선, 리셋제어선, 노드(NA) 및 노드(NB)의 전위의 시간변화의 일예를 도시하는 파형도이다.
도 7a는 프리챠지 기간에 있어서 화소회로 내의 스위치 상태를 도시하는 도이다.
도 7b는 데이터기억 기간에 있어서 화소회로 내의 스위치의 상태를 도시하는 도이다.
도 7c는 발광기간에 있어서 화소회로 내의 스위치 상태를 도시하는 도이다.
도 8은 그레이를 표시하는 경우의 RGB전환제어선, 점등제어선, 프리챠지제어선, 리셋제어선, 노드(NA) 및 노드(NB)의 전위의 시간변화의 다른 예를 도시하는 파형도이다.
도 9는 프리챠지 조작과 데이터기억 조작을 복수회 반복하는 구동방법의 일예를 도시하는 파형도이다.
도 10은 제3 실시예에 따른 각 화소회로의 구성의 일예를 도시하는 회로도이다.
도 11은 제3 실시예에 따른 화소회로에 관한 RGB전환제어선, 점등제어선, 프리챠지제어선, 리셋제어선, 노드(NA) 및 노드(NB)의 전위의 시간변화의 일예를 도시하는 파형도이다.
도 12는 프리챠지 기간에 있어서 화소회로 내의 스위치 상태를 도시하는 도이다.
도 13은 제3 실시예에 따른 화소회로에 관한 RGB의 전환제어선, 점등제어선, 프리챠지제어선, 리셋제어선, 노드(NA) 및 노드(NB)의 전위의 시간변화의 다른 예를 도시하는 파형도이다.
도 14는 제4 실시예에 따른 각 화소회로 구성의 일예를 도시하는 회로도이다.
도 15는 제4 실시예에 따른 화로회로에 관한 RGB전환제어선, 점등제어선, 프리챠지제어선, 리셋제어선, 선택제어선, 노드(NA) 및 노드(NB)의 전위의 시간변화의 일예를 도시하는 파형도이다.
도 16은 프리챠지 기간에 있어서 화소회로 내의 스위치 상태를 도시하는 도이다.
도 17은 제4 실시예에 따른 각 화로회로 구성의 다른 예를 도시하는 회로도이다.
도 18은 프리챠지 스위치의 일단을 발광제어신호선에 접속한 화소회로의 일예를 도시하는 도이다.
도 19는 p채널형 박막트랜지스터만으로 구성된 화소회로의 일예를 도시하는 도이다.
도 20은 발광제어신호선이 없는 화소회로의 일예를 도시하는 도이다.
도 21은 종래의 유기EL 표시장치의 화소회로의 일예를 도시하는 도이다.
도 22는 유기EL 표시장치의 화소회로의 다른 일예를 도시하는 도이다.
도 23은 종래의 유기EL 표시장치에 있어서의 발광제어신호선의 저항을 모식적으로 도시하는 도이다.
도 24는 종래의 유기EL 표시장치에 있어서의 전원선에서 발광제어신호선으로 관통전류가 발생한 경우의 발광제어선 내의 전압강하를 도시하는 도이다.
도 25는 p채널형 박막트랜지스터의 히스테리시스 특성을 도시하는 도이다.
도 26은 p채널형 박막트랜지스터의 게이트 전극에 펄스신호가 주어진 경우에 흐르는 전류량의 시간변화를 도시하는 도이다.
이하에서는, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 출현하는 구성요소 중 동일기능을 갖는 것에는 같은 부호를 부여하고, 그 설명은 생략한다. 또한 이하에서는 발광소자를 이용한 화상표시장치의 일종인 유기EL 표시장치에 본 발명을 적용한 경우에 대하여 설명한다.
(제1 실시예)
유기EL 표시장치는, 물리적으로는, 어레이 기판, 플렉시블 프린트기판, 및 패키지에 봉입된 드라이버 집적회로를 포함한다. 어레이 기판 상에는, 영상을 표시하는 표시영역(DA)이 배치된다. 도 1은 제1 실시예에 따른 유기EL 표시장치의 회로구성의 일예를 도시하는 도이다. 도 1에 도시하는 회로는, 주로 어레이 기판과 드라이버 집적회로에 구비되어있다. 유기EL 표시장치의 어레이 기판 상에는 표시영역(DA)이 있고, 표시영역(DA)에는 매트릭스 형태로 화소가 배치되어 있다. 화소가 되는 영역의 각각에는 3개의 화소회로(PCR, PCG, PCB)가 도면상에 횡방향으로 줄지어 배치되어 있다. 화소회로(PCR)는 적색을 표시하고, 화소회로(PCG)는 녹색을 표시하고, 화소회로(PCB)는 청색을 표시한다. 이하에서는 화소회로(PCR, PCB, PCG)가 발광하는 색을 구별하지 않는 경우를 화소회로(PC)라고 부른다. 또한, 표시영역(DA)에는 M열*N행의 화소(PX)가 배치되어 있다. 또한, n행째 m열째의 화소(PX)를 구성하는 적색 화소회로(PCR)를 PCRm,n, 녹색 화소회로(PCG)를 PCGm,n, 청색 화소회로(PCB)를 PCBm,n으로 나타낸다. 또한 표시영역 내에는 (3*M)열*N행의 화소회로(PC)가 줄지어 있고, 본 실시예에서는 같은 열에 줄지어 있는 화소회로(PC)는 같은 색을 표시한다.
표시영역(DA) 내에서는, 화소회로(PC)의 각 열에 대응하여 데이터선(DATR, DATG, DATB)(이하 이러한 데이터선을 구별하지 않는 경우는 데이터선(DAT)이라고 부른다)과 전원전위(Voled)를 공급하는 전원선(PWR)이 도면에서 상하방향으로 연장하고, 화소회로(PC)의 각 행에 대응하여 리셋제어선(RES), 점등제어선(ILM), 프리챠지제어선(PRE), 및 발광제어신호선(REF)이 도면 좌우방향으로 연장되어 있다. 또한, 어레이 기판의 영역에 있어서 표시영역(DA)의 아래쪽 영역에는, 데이터선(DATR, DATG, DATB)에 대응하여 구비된 RGB전환스위치(DSR, DSG, DSB), 통합 데이터선(DATI), 데이터선 구동회로(XDV), 및 수직주사회로(YDV)가 구비되어 있다. 또한, 데이터선 구동회로(XDV)와 수직주사회로(YDV)의 일부는 드라이버 집적회로에도 구비되어 있다.
동일한 데이터선에 접속되는 화소회로(PC)는 동일한 색을 표시한다. 이하에서는, m열째의 화소 열을 구성하는 화소회로(PCR)의 열에 대응하는 데이터선(DATR)을 DATRm으로, 화소회로(PCG)의 열에 대응하는 데이터선(DATG)을 DATGm으로, 화소회로(PCB)의 열에 대응하는 데이터선(DATB)을 DATBm으로 나타낸다. 어떤 데이터선(DAT)은 대응하는 열 내의 복수의 화소회로(PC)에 대하여 데이터신호를 공급한다. 또한, 리셋제어선(RES), 점등제어선(ILM), 프리챠지제어선(PRE), 및 발광제어신호선(REF)의 수는 각각 화소회로(PC)의 행수와 같은 수(N개)이다. n행째 화소회로(PC)의 행에 대응하는 리셋제어선(RES)을 RESn, 점등제어선(ILM)을 ILMn, 프리챠지제어선(PRE)을 PREn, 발광제어신호선(REF)을 REFn으로 나타낸다. 리셋제어선(RES), 점등제어선(ILM), 프리챠지제어선(PRE), 및 발광제어신호선(REF)의 일단은 수직주사회로(YDV)에 접속된다.
RGB전환스위치(DSR, DSG, DSB)는 n채널형 박막트랜지스터이고, 화소열에 대응하여 각각 m개 구비되어 있다. RGB전환스위치(DSR)의 게이트 전극에는 RGB전환제어선(CLA)이 접속되고, RGB전환스위치(DSG)의 게이트 전극에는 RGB전환제어선(CLB)이 접속되고, RGB전환스위치(DSB)의 게이트 전극에는 RGB전환제어선(CLC)이 접속된다.
화소의 m열째에 대응하는 데이터선(DAT) 중 화소회로(PCR)에 대응하는 데이터선(DATRm)의 하단에는, RGB전환스위치(DSR)의 일단이 접속되어 있다. RGB전환스위치(DSR)의 타단은, 화소의 열에 대응하여 M개 구비된 통합데이터선(DATI) 중 m열째의 화소에 대응하는 통합데이터선(DATI)의 일단과 접속되어 있다. 마찬가지로, 데이터선(DATGm)의 하단은 RGB전환스위치(DAG)를 개재하여 대응하는 통합데이터선(DATI)의 일단과 접속되어 있고, 데이터선(DATBm)의 하단은 RGB전환스위치(DSB)를 개재하여 대응하는 통합데이터선(DATI)의 일단과 접속되어 있다. 통합데이터선(DATI)의 타단은 데이터선 구동회로(XDV)에 접속되어 있다.
또한, RGB전환스위치(DSR, DSG, DSB)의 드레인 전극은 통합데이터선(DATI)에 접속되고, 소스 전극은 대응하는 데이터선(DAT)에 접속되어 있다. 또한, 박막트랜지스터의 소스 전극과 드레인 전극은, 구조상 극성이 정해져 있는 것은 아니다. 그 박막트랜지스터를 흐르는 전류의 방향과 박막트랜지스터가 n채널형인지 p채널형인지에 따라 정해지는 것이다. 따라서, 박막트랜지스터에 있어서는 소스 전극의 접속선과 드레인 전극의 접속선이 반대로 되어있어도 된다.
도 2는 제1 실시예에 따른 각 화소회로(PC)의 구성의 일예를 도시하는 회로도이다. 각 화소회로(PC)는 발광소자(IL), 구동 트랜지스터(TRD), 기억용량(CP), 보조용량(CA), 점등제어 스위치(SWI), 리셋 스위치(SWR), 선택 스위치(SWS), 발광신호제어 스위치(SWF), 및 프리챠지 스위치(SWP)를 포함한다. 발광소자(IL)의 일단에는 도시하지 않은 기준전위 공급배선에 의해 기준전위가 공급된다. 구동 트랜지스터(TRD)는 p채널형 박막트랜지스터이고, 게이터 전극에 인가되는 전위와 소스 전극에 인가되는 전위의 전위차에 따라 발광소자(IL)의 발광량을 제어한다. 발광소자(IL)의 타단은 점등제어 스위치(SWI)를 개재하여 구동 트랜지스터의 드레인 전극에 접속되어 있다. 기억용량(CP)의 일단은 구동 트랜지스터(TRD)의 게이트 전극에 접속된다. 기억용량(CP)의 타단은 선택 스위치(SWS)의 일단에 접속되고, 선택 스위치(SWS)의 타단은 데이터선(DAT)과 접속된다. 또한, 기억용량(CP)의 타단은 발광신호제어 스위치(SWF)의 일단과도 접속된다. 발광신호제어 스위치(SWF)의 타단은 발광제어신호선(REF)과 접속되어 있다. 여기서, 구동 트랜지스터(TRD)의 게이트 전극이 접속되어 있는 노드를 노드(NA)라고 하고, 기억용량(CP)의 타단이 접속되는 노드를 노드(NB)라고 한다. 또한, 화소회로(PCR)에 포함되는 발광소자(IL)는 적색을 발광하고, 화소회로(PCG)에 포함되는 발광소자(IL)는 녹색을 발광하고, 화소회로(PCB)에 포함되는 발광소자(IL)는 청색을 발광한다.
보조용량(CA)의 일단은 노드(NB)에 접속되고, 타단은 구동 트랜지스터(TRD)의 소스 전극에 접속된다. 보조용량(CA)은 후에 설명하는 일련의 프리챠지 조작을 보조한다. 구체적으로는 보조용량(CA)은 프리챠지 조작 시에 플로팅되는 노드(NA)와 노드(NB)가 프리챠지제어선(PRE)과의 커플링에 의해 상승하는 것을 억제하고, 프리차지 스위치(SWP)의 온 저항의 상승을 누른다. 구동 트랜지스터(TRD)의 게이트 전극과 드레인 전극은 리셋 스위치(SWP)를 개재하여 접속되어 있다. 또한, 기억용량(CP)의 일단은 프리챠지 스위치(SWP)의 일단과 접속되고, 기억용량(CP)의 타단은 프리챠지 스위치SWP)의 타단과 접속되어 있다. 프리챠지 스위치SWP)는 기억용량(CP)의 양단을 전기적으로 접속시키는 양단접속 스위치로서 기능한다. 점등제어 스위치(SWI), 리셋 스위치(SWR), 선택스 위치(SWS), 발광신호제어 스위치(SWF), 및 프리챠지 스위치(SWP)는 n채널형 박막트랜지스터이다. 선택 스위치(SWS) 및 리셋 스위치(SWR)의 게이트 전극은 리셋제어선(RES)에, 점등제어 스위치(SWI) 및 발광신호제어 스위치(SWF)의 게이트 전극은 점등제어선(ILM)에, 프리챠지 스위치(SWP)의 게이트 전극은 프리챠지제어선(PRE)에 접속되어 있다.
또한, 기준전위는 전원선(PWR)으로부터 공급되는 전원전위(Voled)나 데이터선(DAT), 점등제어 스위치(SWI) 등의 스위치에 이용되는 박막트랜지스터(TRD)의 게이트 전극에 공급되는 전위 등과의 관계에서 기준이 되는 전위이다. 기준전위는 반드시 접지된 전극으로부터 공급되지 않아도 된다.
다음으로 본 실시예에 따른 유기EL 표시장치의 구동방법에 대하여 설명한다. 도 3은 RGB전환제어선(CLA, CLB, CLC), 점등제어선(ILM), 프리챠지제어선(PRE), 리셋제어선(RES), 노드(NA) 및 노드(NB)의 전위의 시간변화의 일예를 도시하는 파형도이다. 본 도면에서는 하나의 화소회로(PC)에 대한 신호만을 도시하고 있다. 노드(NA) 및 노드(NB)의 전위에 대해서는, 하나 앞의 프레임(이하 전 프레임이라고 함)에서 흑색으로 표시하고 본 프레임에서 흑색으로 표시하는 경우(BLACK)와, 전 프레임에서 백색을 표시하고 본 프레임에서 백색으로 표시하는 경우(WHITE)의 두 개로 나누어 도시하고 있다.
어떤 화소회로(PC)에 대한 발광을 위한 조작은, 프리챠지 조작, 데이터기억 조작, 발광 조작의 순으로 이루어진다. 프리챠지 조작은 구동 트랜지스터(TRD)의 게이트 전위를 낮추기 위한 조작이고, 이 조작을 행하는 기간을 프리챠지 기간(PPR)이라 한다. 데이터기억 조작은 기억용량(CP)에 표시해야 하는 계조에 대응하는 전위차를 기억시키는 조작이고, 이 조작을 행하는 기간을 데이터기억 기간(PDW)이라고 한다. 발광 조작은 발광소자(IL)를 발광시키는 조작이며, 이 조작을 행하는 기간을 발광 기간(PIL)이라 한다. 여기서는 프리챠지 기간(PPR)과 데이터기억 기간(PDW)은 연속하고 있고, 이 둘을 합친 기간의 길이가 1수평 기간(1H)이다. 화소회로(PC)는 매트릭스 형태로 배치되어 있고, 1수평 기간마다 다음 행이 순차적으로 주사되어 간다. 본 도면의 예에서는 n행째의 화소회로(PC)가 프리챠지 기간(PPR) 또는 데이터기억 기간(PDW)일 때에는, n행째 이외의 화소회로(PC)는 발광 기간(PIL)이 된다. 다음의 수평기간(1H)에는 n+1행째의 화소회로(PC)가 프리챠지 기간(PPR) 또는 데이터기억 기간(PDW)이 되고, n+1행째 이외의 화소회로(PC)는 발광 기간(PIL)이 된다. 또한, 표시영역(DA) 내의 최후의 행까지 주사된 후는, 수직귀선 기간을 거쳐 다음 프레임을 표시하기 위해 1번째 행부터 순차적으로 주사한다.
도 4a에서 도 4d는, 도 3에 도시하는 예의 각 기간에 있어서, 화소회로(PC) 내의 점등제어 스위치(SWI), 리셋 스위치(SWR), 선택 스위치(SWS), 발광신호제어 스위치(SWF) 및 프리챠지 스위치(SWP)의 상태를 도시하는 도이다. 이하에서는 도 3과 도 4a 내지도 4d를 이용하여 구동방법 및 노드(NA)의 전위(Va)와 노드(NB)의 전위(Vb)에 대하여 설명한다.
프리챠지 기간(PPR) 전에는, 전 프레임에 표시하는 계조로 발광소자(IL)가 발광한다. 즉 전 프레임의 발광 기간(PIL)이다. 전 프레임의 발광 기간(PIL)에는 노드(NA)의 전위는 발광하는 계조에 따른 전위이다. 이 전위는 표시하는 계조가 명(백색)에서 암(흑색)이 됨에 따라 높아진다. 프리챠지 기간(PPR)의 초기 시점에서는, 보조용량(CA)은 하나 앞의 프레임의 발광 기간(PIL)에 인가된 전원선(PWR)과 발광제어신호선(REF)의 전위차를 유지하고, 프리챠지 스위치(SWP)가 온할 때에 플로팅인 노드(NA)와 노드(NB)가 프리챠지 제어선과의 커플링에 의해 상승하는 것을 억제하고, 프리챠지 스위치(SWP)의 온 저항이 상승하는 것을 억제한다. 프리챠지 기간(PPR)의 초기에 점등제어선(ILM)의 전위가 로우 레벨이 되고, 점등제어 스위치(SWI)가 오프된다. 이에 의해 발광소자(IL)의 발광이 멈춘다. 그 후 바로 프리챠지제어선(PRE)의 전위가 하이 레벨이 되며, 프리챠지 스위치(SWP)가 온이 된다. 도 4a가 이 상태를 도시하는 도이다. 이 때, 리셋제어선(RES)의 전위는 로우 레벨이며, 선택스위치(SWS)와 리셋 스위치(SWR)는 오프상태이다. 프리챠지 스위치(SWP)가 온 됨으로써 기억용량(CP)의 양단이 접속되어 같은 전위가 된다.
보조용량(CA)에 유지되는 전위차에 의해, 노드(NA)의 전위는 프리챠지 기간(PPR) 개시 시의 전위 Va와 Vb 중 후자(Vref)에 가까운 전위가 된다. 이 전위(Va)는 하나 앞의 프레임의 계조가 달라도 거의 같은 전위가 되며, 또한, 구동 트랜지스터(TRD)의 게이트-소스 간의 전압이 부 방향으로 유지된다. 본 실시예에서는 프리챠지 기간(PPR)에 있어서 전 프레임의 계조가 달라도 구동 트랜지스터(TRD)의 게이트-소스 간 전압은 부의 전압이 된다. 이에 의해 균일한 문턱전압(히스테리시스)에 맞출 수가 있다. 또한, 전위(Va)가 낮음으로써 프리챠지 스위치(SWP)의 온 저항도 낮아지고, Va전위가 변화하는데 걸리는 시간도 보조용량(CA)이 없는 경우보다 짧아진다.
여기서, 리셋 스위치(SWR)는 오프되어 있고, 전원선(PWR)에서 발광제어신호선(REF)으로의 전류 경로는 차단되어 있다. 즉, 리셋 스위치(SWR)는 전원선에서 양단접속 스위치(SWP)를 개재하여 상기 발광제어신호선(REF)에 이르는 전류경로를 차단하는 전류차단 스위치로서 기능하고 있다. 또한, 하나 앞의 프레임에서의 계조가 흑색인 경우(이하, 전 프레임 흑색의 경우라고 한다)는, 프리챠지 조작 전의 전위(Va)는 구동 트랜지스터(TRD)가 오프하는 전위가 되고, 하나 앞의 프레임에서의 계조가 백색의 경우(이하, 전 프레임 백색의 경우라 한다)는, 프리챠지 조작 전의 전위(Va)는 발광소자(IL)를 가장 높은 계조에서 발광시키기 위한 전류를 구동 트랜지스터(TRD)에 흘려보내는 전위이다. 본 실시예에서는 전 프레임 백색 경우의 전위(Va)는 전 프레임 흑색의 경우보다 5V 낮은 전위이다.
또한 도 3의 예에서는, 프리챠지 기간(PPR)에 데이터선 구동회로(XDV)는 데이터선(DATR, DATG, DATB)의 각각에 순차적으로 데이터신호를 공급한다. 프리챠지 기간(PPR)의 초기에, RGB전환제어선(CLA)이 하이 레벨이 되고 RGB전환스위치(DSR)가 온하고, 통합데이터선(DATI)과 데이터선(DATR)이 접속된다. 데이터선 구동회로(XDV)는 통합데이터선(DATI)을 개재하여 데이터선(DATR)에 데이터신호를 기입한다. 다음은 RGB전환제어선(CLA) 대신에 RGB전환제어선(CLB)이 하이 레벨이 되고, 데이터선 구동회로(XDV)는 통합데이터선(DATI)을 개재하여 데이터선(DATG)에 데이터신호를 기입한다. 마찬가지로, RGB전환제어선(CLB) 대신에 RGB전환제어선(CLC)이 하이 레벨이 되고, 데이터선 구동회로(XDV)는 통합데이터선(DATI)을 개재하여 데이터선(DATB)에 데이터신호를 기입한다. 데이터선 기입 후는 RGB전환스위치(DSB)는 오프된다. 데이터선(DATR, DATG, DATB)과 리셋제어선(RES) 등의 좌우로 연장하는 배선 사이에는 기생용량이 발생하기 때문에, 그 기생용량에 의해 데이터선 구동회로(XDV)로부터 공급되는 데이터신호의 전위는 각 데이터선(DAT)에 유지된다.
그리고, 프리챠지 기간(PPR)의 끝부분에는 프리챠지제어선(PRE)의 전위가 로우 레벨이 되고, 프리챠지 스위치(SWP)는 오프가 된다. 또한, 데이터기억 기간(PDW)의 초기에 리셋제어선(RES)의 전위가 하이 레벨이 되고, 선택 스위치(SWS)와 리셋 스위치(SWR)가 온 된다. 도 4b가 데이터기억 기간(PDW)에 있어서의 스위치 상태를 도시하는 도이다. 이렇게 하면, 데이터선(DAT)이 유지하는 데이터신호의 전위가 기억용량(CP)의 노드(NB) 측의 일단에 공급되고, 기억용량(CP)의 타단이 접속되는 노드(NA)는 구동 트랜지스터(TRD)의 드레인 전극과 접속된다.
데이터기억 기간(PDW)의 초기 시점에서 전위(Va)는 구동 트랜지스터(TRD)를 온하기에 충분히 낮은 전위가 되어 있기 때문에, 전 프레임 흑색의 경우도 전 프레임 백색의 경우도 구동 트랜지스터(TRD)는 게이트-소스 간의 전위차가 문턱전압이 되도록 전류를 흘린다. 단 표시하는 계조가 흑색의 경우는 커플링에 의한 전위 저하가 발생하고, 일순간 이긴 하지만 전위(Va)가 저하한다. 그 후는 Va는 Voled-|Vth|에 가까워진다. 여기서, 문턱전압의 값을 Vth라고 한다. 그리고 기억용량(CP)은 데이터기억 기간(PDW)의 끝에 노드(NA)의 전위(Va)와 데이터신호의 전위Vdata_b(흑색 계조의 전위)나 Vdata_w(백색 계조의 전위) 등과의 전위차를 기억한다. 또한, 실제로는 전위차가 문턱전압이 될 때까지의 시정수는 데이터기억 기간(PDW)에 비해 길다. 따라서, 데이터기억 기간(PDW)의 끝부분의 타이밍에서는 Va는 Voled-|Vth|보다 작고, 기억용량(CP)은 그 Va의 전위를 반영한 전위차를 기억한다.
다음의 발광 기간(PIL)에 있어서는, 점등제어선(ILM)의 전위가 하이 레벨이 되어 점등제어 스위치(SWl)와 발광신호제어 스위치(SWF)가 온이 되고, 노드(NB)에 발광용 전위인 참조전위(Vref)가 공급된다. 도 4c는 이 타이밍의 스위치 상태를 도시하는 도이다. 구동 트랜지스터(TRD)가 흘리는 전류는 데이터신호의 전위와 참조전위(Vref)의 전위차에 따라 변화한다. 구체적으로는, 그 시점에서의 노드(NA)에서의 전위(Va)를 식으로 나타내면 이하와 같다.
Va=Voled-|Vth|-(Vdata-Vref)
구동 트랜지스터(TRD)가 흘려보내는 전류량은 게이트-소스 간의 전위차에서 문턱전압을 뺀 값에 의해 정해지기 때문에, 구동 트랜지스터(TRD) 제조시의 문턱전압의 흐트러짐에 관계없이 전류량을 제어할 수 있다. 이에 의해, 데이터신호의 전위에 따른 휘도로 발광소자(IL)가 발광한다. 또한, 예를 들어 실외와 실내 등 주위의 밝기 차이에 대응하는 등의 이유로 표시영역(DA) 내의 전체 발광휘도를 조정하기 위해서, 발광 기간(PIL) 내에 발광하지 않는 기간(발광조정기간 PNI)을 구비하는 경우가 있다. 이 때 점등제어선(ILM)의 전위가 로우 레벨이 되고 점등제어 스위치(SWI)와 발광신호제어 스위치(SWF)가 오프 된다. 도 4d는 이 타이밍의 스위치 상태를 도시하는 도이다.
상술한 화소회로(PC)에서도, 프리챠지 기간(PPR)에 한쪽 전원에서 다른쪽 전원으로의 전류경로를 구비하지 않는다. 노드(NA)와 노드(NB)를 전기적으로 접속하는 것만으로, 데이터기억 기간(PDW) 초기에 구동 트랜지스터(TRD)를 온할 수 있다. 이에 의해 데이터 기입 시 발광을 수반하지 않고, 또한, 데이터기억 기간(PDW)의 초기에 필요한 프리챠지 전압을 전압강하에 의존하지 않는 형태로 공급할 수 있다. 그 결과, 전압강하에 의한 전압분포로 생기는 히스테리시스에 기인한 면내 휘도얼룩을 줄일 수 있다. 또한, 전 프레임의 계조에 의해 생기는 히스테리시스의 영향에 기인하는 휘도얼룩도 보조용량(CA)이 없는 경우에 비해 줄일 수 있다.
(제2 실시예)
제2 실시예는, 제1 실시예와 비교하면 주로 화소회로(PC) 내의 보조용량(CA)의 위치가 다르다. 이하에서는 제2 실시예에 대하여, 제1 실시예와 상이점을 중심으로 설명한다. 도 5는 제2 실시예에 따른 각 화소회로(PC)의 구성의 일예를 도시하는 회로도이다.
각 화소회로(PC)는, 발광소자(IL), 구동 트랜지스터(TRD), 기억용량(CP), 보조용량(CA), 점등제어 스위치(SWI), 리셋 스위치(SWR), 선택 스위치(SWS), 발광신호제어 스위치(SWF), 및 프리챠지 스위치(SWP)를 포함한다. 발광소자(IL)의 일단에는 도시하지 않는 기준전위 공급배선에 의해 기준전위가 공급된다. 기억용량(CP)의 일단은 구동 트랜지스터(TRD)의 게이트 전극에 접속된다. 기억용량(CP)의 타단은 선택 스위치(SWS)의 일단에 접속되고, 선택 스위치(SWS)의 타단은 데이터선(DAT)과 접속된다. 또한, 기억용량(CP)의 타단은 발광제어 스위치(SWF)의 일단과도 접속된다. 발광신호제어 스위치(SWF)의 타단은 발광제어신호선(REF)과 접속된다. 보조용량(CA)의 일단은 구동 트랜지스터(TRD)의 소스 전극과 접속되고, 타단은 구동 트랜지스터(TRD)의 게이트 전극에 접속된다. 보조용량(CA)의 양단 사이에 걸리는 전위차는 구동 트랜지스터(TRD)의 게이트-소스 간 전압이 된다. 구동 트랜지스터(TRD)의 게이트 전극과 드레인 전극은 리셋 스위치(SWR)를 개재하여 접속된다. 또한, 기억용량(CP)의 일단은 프리챠지 스위치(SWP)의 일단과 접속되고, 기억용량(CP)의 타단은 프리챠지 스위치(SWP)의 타단과 접속된다. 선택 스위치(SWS) 및 리셋 스위치(SWR)의 게이트 전극은 리셋제어선(RES)에, 점등제어 스위치(SWI) 및 발광신호제어 스위치(SWF)의 게이트 전극은 점등제어선(ILM)에, 프리챠지 스위치(SWP)의 게이트 전극은 프리챠지제어선(PRE)에 접속된다.
도 6은 제2 실시예에 따른 화소회로(PC)에 관한 RGB전환제어선(CLA, CLB, CLC), 점등제어선(ILM), 프리챠지제어선(PRE), 리셋제어선(RES), 노드(NA) 및 노드(NB)의 전위의 시간변화의 일예를 도시하는 파형도이다. 본 도면은 제1 실시예에 있어서 도 3에 대응하는 도이며, RGB전환제어선(CLA, CLB, CLC), 점등제어선(ILM), 프리챠지제어선(PRE), 및 리셋제어선(RES)에 공급되는 신호는 제1 실시예와 같다. 도 7a에서 도 7c는, 도 6의 예에 나타낸 각 기간이 있어서, 화소회로(PC) 내의 점등제어 스위치(SWI), 리셋 스위치(SWR), 선택 스위치(SWS), 발광신호제어 스위치(SWF) 및 프리챠지 스위치(SWP)의 상태를 도시하는 도이다. 이하에서는 도 6과 도 7a에서 도 7c를 이용하여 구동방법 및 노드(NA)의 전위(Va)와 노드(NB)의 전위(Vb)에 대하여 설명한다.
프리챠지 기간(PPR)의 초기에는 점등제어 스위치(SWI)가 오프되고, 프리챠지 스위치(SWP)가 온된다. 도 7a는 이 시점에서의 화소회로(PC) 내의 스위치 상태를 도시하는 도이다. 노드(NA)에 접속된 보조용량(CA)에 의해 전원선(PWR)과 노드(NA)간의 전위차 변동이 줄어들기 때문에, 같은 전위가 되었을 때의 전위(Va) 및 전위(Vb)는 프리챠지 조작 전의 전위(Va)와 전위(Vb) 중 전자에 가까운 전위가 된다. 또한, 도 3의 예와 마찬가지로 프리챠지 기간(PPR)에 데이터선 구동회로(XDV)는 데이터선(DATR, DATG, DATB) 각각에 순차적으로 데이터신호를 공급하고, 각 데이터선(DATR, DATG, DATB)은 데이터신호의 전위를 유지한다.
프리챠지 기간(PPR)의 끝에서는 프리챠지 스위치(SWP)는 오프가 된다. 그리고, 데이터기억 기간(PDW)에서는 선택 스위치(SWS)와 리셋 스위치(SWR)가 온 된다. 도 7b는 데이터기억 기간(PDW)에 있어서의 스위치상태를 도시하는 도이다.
전 프레임 흑색인 경우의 노드(NA)와 노드(NB)의 전위변화에 대하여 설명한다. 이 경우 초기에는 노드(NA)의 전위는 구동 트랜지스터(TRD)를 오프하는 전위가 되므로 구동 트랜지스터(TRD)는 전류를 흘려보내지 않는 한편, 데이터선(DAT)으로부터 노드(NB)에 데이터신호의 전위(Vdata_b)(도 6에서는 흑색의 계조의 전위이다)가 공급된다. Vdata_b는 프리챠지 기간(PPR)에 있어 노드(NB)의 전위보다 낮으므로, 노드(NB)의 전위변화가 기억용량(CP)를 개재하여 구동 트랜지스터(TRD)의 게이트 전극에 전달(여기에서는 그것을 커플링이라고 한다)됨으로써 구동 트랜지스터(TRD)의 게이트-소스 간의 전위차가 부방향으로 확대한다. 그리고 이 게이트-소스 간의 전위차가 구동 트랜지스터(TRD)의 문턱전압보다 낮아지면 구동 트랜지스터(TRD)는 전류를 흘려보낸다. 또한 점등제어 스위치(SWI)가 오프되어 있기 때문에 노드(NA)는 기준전위의 영향을 받지 않는다. 구동 트랜지스터(TRD)는 게이트-소스 간의 전위차가 문턱전압이 되도록, 다시 말해서 Va가 Voled-|Vth|에 점근(漸近)하도록 전류를 흘려보내고, 노드(NA)의 전위는 상승한다. 한편에서는, 노드(NB)의 전위는 데이트신호(Vdata_b)의 전위이다. 데이터기억 기간(PDW)의 끝에서는 리셋 스위치(SWR)가 오프되고, 기억용량(CP)은 노드(NA)와 노드(NB) 간의 전위차를 기억한다. 또한, 실제로는 게이트-소스 간의 전위차가 문턱전압이 될 때까지의 시정수는 데이터기억 기간(PDW)에 비해 길다. 따라서, 데이터기억 기간(PDW)의 끝 타이밍에서 Va는 Voled-|Vth|보다 작고, 기억용량(CP)은 그 Va의 전위를 반영한 전위차를 기억한다.
전 프레임 백색의 경우에 대하여 노드(NA)와 노드(NB)의 전위변화에 대하여 설명한다. 이 경우는 데이터기억 기간(PDW)의 초기에는 이미 구동 트랜지스터(TRD)는 온 상태이다. 데이터(DAT)의 전위가 기억용량(CP)를 개재하여 노드(NA)의 전위를 저하시키는 효과보다 구동 트랜지스터(TRD)가 흘려보내는 전류가 노드(NA)의 전위를 높이는 효과가 크고, 전위(Va)의 저하는 거의 관찰할 수가 없으며, 노드(NA)의 전위는 상승한다. 그 후는, 전 프레임 흑색의 경우와 마찬가지로, 구동 트랜지스터(TRD)는 게이트-소스 간의 전위차가 문턱전압이 되는(Va가 Voled-|Vth|가 되는) 평균상태를 향하여 전류를 흘린다. 또한, 노드(NB)의 전위는 데이터신호(Vdata_w)의 전위이고, 기억용량(CP)은 데이터기억 기간(PDW)의 끝에 리셋스 위치(SWR)가 오프될 때에 노드(NA)와 노드(NB) 간의 전위차를 기억한다.
다음의 발광 기간(PIL)에 있어서, 점등제어 스위치(SWI)와 발광신호제어 스위치(SWF)가 온이 되고, 발광신호제어 스위치(SWF)는 노드(NB)에 참조전위(Vref)를 공급한다. 그렇게 하면, 데이터신호의 전위와 참조전위(Vref)의 전위차 중 기억용량(CP)과 보조용량(CA)의 비에 의해 정해지는 비율로 노드(NA)의 전위가 변화하고, 구동 트랜지스터의 게이트-소스 간 전압이 변화한다. 도 7C는 이 타이밍의 스위치 상태를 도시하는 도이다. 이에 의해 데이터신호의 전위에 따른 휘도로 발광소자(IL)가 발광한다.
상술한 화소회로(PC)에서도 프리챠지 기간(PPR)에 한쪽 전원에서 다른 쪽 전원으로의 전류경로를 구비하지 않는다. 노드(NA)와 노드(NB)를 전기적으로 접수하는 것만으로, 데이터기억 기간(PDW)의 초기에 구동 트랜지스터(TRD)를 온 할 수 있다. 이에 의해 데이터 기입 시에 발광을 수반하지 않고, 또한 데이터기억 기간(PDW)의 초기에 필요한 구동 트랜지스터의 온 전압을 전압강하에 의존하지 않는 형태로 공급할 수 있다. 그 결과, 전압강하에 의한 전압분포에서 생기는 히스테리시스에 기인한 면내 휘도얼룩을 줄일 수 있다.
한편, 본 실시예에 따른 유기EL 표시장치에 있어서는 전 프레임의 표시계조에 의해 프리챠지 기간(PPR)에 있어 노드(NA)의 전위가 변화한다. 이 영향에 대하여 이하에서 설명한다. 도 8은 그레이 표시 경우의 RGB전환제어선(CLA, CLB, CLC), 점등제어선(ILM) 프리챠지제어선(PRE), 리셋제어선(RES), 노드(NA) 및 노드(NB)의 전위의 시간변화의 다른 예를 도시하는 파형도이다. 본 도면에서는 노드(NA) 및 노드(NB)의 전위를 2개의 경우로 나누어 도시하고 있다. 하나는 전 프레임에서 흑색을 표시하고, 이 프레임에서 중간조(그레이)를 표시하는 경우(도면 중 BLACK)이고, 또 하나는 전 프레임에서 백색을 표시하고, 이 프레임에서 중간조(그레이)를 표시하는 경우(도면 중 WHITE)이다. 이 예에서는 도 6의 예와 달리 전 프레임에서 흑색을 표시한 경우도 백색을 표시한 경우도, 본 프레임에서 표시해야 하는 계조(데이터선(DAT)에서 화소회로(PC)에 공급되는 데이터신호의 전위(Vdata_g))는 동일하다. 본 프레임에서 표시해야 하는 계조가 동일하면, 히스테리시스 특성에 의한 휘도의 변화를 비교하기 쉽기 때문에, 도 8의 예를 이용하여 전 프레임의 계조에 기인한 히스테리시스의 영향에 대하여 설명한다.
도 8의 예에서는 프리챠지 기간(PPR)에 구동 트랜지스터(TRD)의 게이트 전극에 인가되는 전위는 BLACK의 경우가 높고, WHITE의 경우는 낮다. 여기서 BLACK 경우의 데이터기억 기간(PDW)의 끝부분의 구동 트랜지스터의 문턱전압을 Vthb(<0)로 하고, WHITE 경우의 데이터기억 기간(PDW)의 끝부분의 구동 트랜지스터의 문턱전압을 Vthw(<0)로 한다. 그렇게 하면, 히스테리시스 영향에 의해 Vthb>Vthw가 된다. 그러면 데이터기억 기간(PDW)에 전 프레임 흑색의 경우에 노드(NA)가 향하여 가는 전위(Voled-|Vthb|)는 전 프레임 백색의 경우에 노드(NA)가 향하여 가는 전위(Voled-|Vthw|)보다 커진다. 그러면 데이터기억 기간(PDW)의 끝부분의 타이밍에서의 노드(NA)와 노드(NB)의 전위차를 전 프레임 흑색의 경우(Vpb)와 전 프레임 백색의 경우(Vpw)로 비교하면 Vpb>Vpw가 된다. 한편에서는 발광 기간(PIL) 중에 문턱전압의 차이를 해소하기 위해, 최종적으로는 Vpb와 Vpw의 차이분만큼 발광휘도가 변해버린다. 보다 구체적으로는, 전 프레임 흑색의 경우에는 구동 트랜지스터(TRD)가 발광 시에 전류를 흘리지 않는 방향으로 변화하기 때문에 휘도가 어두워지고, 전 프레임 백색의 경우에는 구동 트랜지스터(TRD)가 발광 시에 전류를 흘리는 방향으로 변화하기 때문에 휘도가 높아진다. 이 현상에 의해, 예를 들면 종방향의 흑선이 그레이 배경의 가운데를 오른쪽에서 왼쪽으로 움직이는 동영상을 표시하는 경우에는, 흑색에서 그레이색으로 계조가 변화하는 화소가 흑색과 그레이색의 중간 휘도가 된다. 또한, 본 실시예에서는 프리챠지 기간(PPR)에 있어서 전 프레임 계조에 의해 구동 트랜지스터(TRD)의 게이트-소스 간 전압은 정부(正負) 각각의 전압이 되기 때문에, 계조에 의해 다른 방향의 히스테리시스가 축적되며, 그것도 제1 실시예와 비교하면 히스테리시스의 영향을 커지게 하는 요인이 된다.
상술한 바와 같은 전 프레임의 표시계조에 의한 영향을 경감하는 방법의 하나로, 프리챠지 조작과 데이터기억 조작을 여러 번 반복하는 방법이 있다. 도 9는 프리챠지 조작과 데이터기억 조작을 여러 번 반복하는 구동방법의 일예를 도시하는 파형도이다. 본 도면의 예에서는, 어떤 화소회로(PC)에 대하여, 첫 번째의 프리챠지 조작, 첫 번째의 데이터기억 조작, 그리고 미리 설정된 수의 수평기간(통상은 1에서 8 수평기간 중 어느 하나이다)을 거친 후에 두 번째의 프리챠지 조작, 두 번째의 데이터기억 조작을 실시하고, 그 후 발광시킨다. 여기서 첫 번째 프리챠지 조작을 실시한 기간을 선행 프리챠지 기간(PPRP)이라고 하고, 첫 번째 데이터기억 조작을 실시한 기간을 선행 데이터기억 기간(PDWP)이라고 한다. 그리고, 두 번째 프리챠지 조작을 실시한 기간을 선행 프리챠지 기간(PPR)이라고 하고, 두 번째 데이터기억 조작을 실시한 기간을 데이터기억 기간(PDW)이라고 한다. 그 후 발광 기간(PIL)에 화소회로(PC)를 발광시킨다. 프리챠지 조작 시의 각 스위치 상태는 도 6이나 도 8에 있어서 프리챠지 기간(PPR)에 있어서의 스위치상태와 같다. 또한 데이터기억 조작 시의 각 스위치 상태는 도 6이나 도 8에 있어서의 데이터기억 기간(PDW)에서의 스위치 상태와 같다.
선행 데이터기억 기간(PDWP)에는 이 화소회로(PC)보다도 전의 행의 화소회로(PC)에 표시하는 계조를 나타내는 전위를 토대로 기억용량(CP)에 전위차를 기억시킨다. 데이터기억 기간(PDW)에 본래의 데이터신호가 입력되고, 또한 선행 데이터기억 기간(PDWP)을 포함하는 수평기간과 데이터기억 기간(PDW)을 포함하는 수평기간이 다르기 때문이다. 단, 선행 데이터기억 기간(PDWP)의 끝부분의 타이밍에서는, 노드(NA)의 전위는 전원선(PWR)의 전위와 구동 트랜지스터(TRD)의 문턱전압으로 정해지는 전위이고, 전 프레임 흑색의 경우와 전 프레임 백색의 경우에서의 노드(NA)의 전위 차이는 문턱전압의 차이에 의한 것이다. 이 차이는 선행 프리챠지 기간(PPRP)에 있어서 전 프레임 흑색의 경우와 전 프레임 백색의 경우에서의 노드(NA)의 전위 차이보다 작다. 이에 의해 전 프레임 흑색의 경우와 전 프레임 백색의 경우에서의 문턱전압의 차이(히스테리시스)는 해소되고, 두 번째 데이터기입 조작의 종료 시의 문턱전압의 차이는 더욱 작아진다. 결과적으로 발광 시의 계조 차이를 줄일 수 있다.
(제3 실시예)
제3 실시예는, 제1 실시예의 화소회로(PC)에 대하여 발광신호제어 스위치(SWF)가, 리셋 스위치(SWR)와는 극성이 반대인 p채널형 박막트랜지스터가 되고, 그 게이트 전극이 리셋제어선(RES)에 접속되는 점이 주로 다르다. 이하에서는 제3 실시예에 대하여 제2 실시예와의 상이점을 중심으로 설명한다.
도 10은 제3 실시예에 따른 각 화소회로(PC)의 구성의 일예를 도시하는 회로도이다. 각 화소회로(PC)는, 발광소자(IL), 구동 트랜지스터(TRD), 기억용량(CP), 점등제어 스위치(SWI), 리셋 스위치(SWR), 선택 스위치(SWS), 발광신호제어 스위치(SWF), 및 프리챠지 스위치(SWP)를 포함한다. 발광소자(IL)의 일단에는 도시하지 않은 기준전위 공급배선에 의해 기준전위가 공급된다. 기억용량(CP)의 일단은 구동 트랜지스터(TRD)의 게이트 전극에 접속된다. 기억용량(CP)의 타단은 선택 스위치(SWS)를 개재하여 발광제어신호선(REF)에 접속된다. 구동 트랜지스터(TRD)의 게이트 전극과 드레인 전극은 리셋 스위치(SWR)를 개재하여 접속된다. 또한, 기억용량(CP)의 일단은 프리챠지 스위치(SWP)의 일단과 접속되고, 기억용량(CP)의 타단은 프리챠지 스위치(SWP)의 타단과 접속된다. 선택 스위치(SWS), 리셋 스위치(SWR) 및 발광신호제어 스위치(SWF)의 게이트 전극은 리셋제어선(RES)에, 점등제어 스위치(SWI)의 게이트 전극은 점등제어선(ILM)에, 프리챠지 스위치(SWP)의 게이트 전극은 프리챠지제어선(PRE)에 접속된다.
도 11은 제3 실시예에 따른 화소회로(PC)에 관한 RGB전환제어선(CLA, CLB, CLC), 점등제어선(ILM), 프리챠지제어선(PRE), 리셋제어선(RES), 노드(NA) 및 노드(NB)의 전위의 시간변화의 일예를 도시하는 파형도이다. 본 도면은 제1 실시예에 있어서 도 3에 대응한다. RGB전환제어선(CLA, CLB, CLC), 점등제어선(ILM), 프리챠지제어선(PRE), 리셋제어선(RES)에 공급되는 신호는 제1 실시예와 같다. 본 실시예가 제1 실시예와 가장 크게 다른 점은, 프리챠지 기간(PPR)에 발광신호제어 스위치(SWF)가 온되는 점이다. 도 12는 프리챠지 기간에 있어서 화소회로(PC) 내의 스위치 상태를 도시하는 도이다. 이에 의해, 프리챠지 기간(PPR)에는 발광제어신호선(REF)으로부터 노드(NB) 및 노드(NA)에 참조전위(Vref)가 공급되고, 노드(NA) 및 노드(NB)의 전위는 참조전위(Vref)가 된다. 또한, 노드(NB)의 전위가 참조전위(Vref)에 접속되어 있기 때문에 프리챠지제어선(PRE)과의 커플링에 의해 노드(NA)와 노드(NB)의 전위가 상승하지 않으며, 프리챠지 스위치(SWP)의 온 저항의 상승이 생기지 않는다. 따라서, 보조용량(CA)은 필요하지 않다.
이에 의해, 프리챠지 기간(PPR) 중의 프리챠지 스위치(SWP) 온 후의 노드(NA)의 전위(Va)는 하나 앞의 프레임의 계조에 관계없이 일정하고, 또한, 구동 트랜지스터(TRD)의 게이트-소스 간의 전압이 제1 실시예와 비교해도 부방향으로 더욱 커진다. 이와 같이 부방향으로 큰 전위가 가해지면, 전 프레임에 있어서 구동 트랜지스터(TRD)의 게이트-소스 간 전압에 의한 히스테리시스보다, 프리챠지 기간(PPR)에 있어서의 구동 트랜지스터(TRD)의 게이트-소스 간 전압에 의한 히스테리시스 쪽이 커지고, 전 프레임에서의 계조에 의해 생기는 히스테리시스의 영향이 작아진다. 또한, 프리챠지 기간(PPR) 중의 데이터신호의 전위의 공급, 데이터기억 기간(PDW) 및 발광 기간(PIL)(발광조정기간(PNI)을 제거)의 동작에 대해서는 제2 실시예와 동일하므로 설명을 생략한다.
또한, 본 실시예에서는 발광조정기간(PNI)도 발광제어신호선(REF)이 온되어 있고, 노드(NB)에 참조전위(Vref)가 공급되지만, 점등제어 스위치(SWI)가 온되어 있기 때문에 발광소자(IL)의 발광의 영향은 없다.
여기서, 제3 실시예에 있어서 프리챠지 조작은 데이터선(DAT)으로부터의 전위에 관계없이 이루어지기 때문에, 다른 행의 화소회로(PC)에 대한 데이터기억 기간(PDW)과 중복하여 프리챠지 조작을 행하여도 된다. 도 13은 제3 실시예에 따른 화소회로(PC)에 관한 RGB전환제어선(CLA, CLB, CLC), 점등제어선(ILM), 프리챠지제어선(PRE), 리셋제어선(RES), 노드(NA) 및 노드(NB)의 전위의 시간변화의 다른 일예를 도시하는 파형도이다. 본 도면에는, 프리챠지 기간(PPR)을 도 11의 예와 비교하여 1에서10 수평기간만큼 길게 한 경우의 구동방법이 기재되어 있다. 또한, 데이터선 구동회로(XDV)로부터의 데이터신호의 데이터선(DATR, DATG, DATB)으로의 기입은, 프리챠지 기간(PPR)의 끝부분에 실시한다. 프리챠지 기간(PPR) 중 데이터신호의 데이터선(DATR, DATG, DATB)으로의 기입을 행하는 기간과 데이터기억 기간(PDW)을 합친 기간은 1수평기간이 된다.
제3 실시예에 있어서, 프리챠지 기간(PPR)에 발광신호제어 스위치(SWF)가 온, 리셋 스위치(SWR)가 오프된다. 이에 의해, 전원에서 프리챠지 스위치(SWP)에 흐르는 전류경로를 구비하지 않고 데이터기억 기간(PDW)의 초기에 구동 트랜지스터(TRD)를 온 할 수 있다. 그 결과, 전압강하에 의한 전압분포에서 발생하는 히스테리시스에 기인한 면내 휘도얼룩을 줄일 수 있다. 나아가, 노드(NA)의 전위(Va)가 안정된 상태가 도 11의 예와 비교해서 길게 지속되기 때문에, 전 프레임에서의 계조에 의해 생기는 히스테리시스의 영향을 보다 작게 할 수 있다. 또한, 제2 실시예의 도 9의 예와는 달리, 노드(NA)의 전위를 안정시키기 위한 선행 데이터기억 기간(PDWP)이 필요하지 않기 때문에, 그 만큼 프리챠지 조작을 하고 나서 데이터신호를 기억시킬 때까지의 기간을 보다 짧게 해도 전 프레임에서의 계조에 의해 생기는 히스테리시스를 해소할 수 있다. 또한, 이와 같이 프리챠지 기간(PPR)을 1수평기간 보다 길게 하는 구동방법을 제1 실시예의 도 2에서 설명한 화소회로(PC)에 대하여 적용해도 된다. 제1 실시예에서도 프리챠지 조작은 데이터선(DAT)으로부터의 전위에 관계없이 이루어지기 때문이다. 도 13의 예와 마찬가지로 도 3의 예와 비교하여 전 프레임에서의 계조에 의해 생기는 히스테리시스의 영향을 보다 작게 할 수 있다.
(제4 실시예)
제4 실시예는, 제1 실시예와 비교하면, 화소회로(PC)에 포함되는 선택 스위치(SWS)를 리셋제어선(RES)과는 별도로 구비된 배선인 선택제어선(SEL)에 의해 제어하는 점이 다르다. 이하에서는 제1 실시예의 상이점을 중심으로 설명한다.
선택제어선(SEL)은 화소회로(PC)의 행마다 하나씩 구비되고, 그 일단은 수직주사회로(YDV)에 접속된다. 도 14는 제4 실시예에 따른 각 화소회로(PC)의 구성의 일예를 도시하는 회로도이다. 각 화소회로(PC)는, 발광소자(IL), 구동 트랜지스터(TRD), 기억용량(CP), 점등제어 스위치(SWI), 리셋 스위치(SWR), 선택 스위치(SWS), 발광신호제어 스위치(SWF), 프리챠지 스위치(SWP)를 포함한다. 발광소자(IL)의 일단에는 도시하지 않은 기준전위 공급배선에 의해 기준전위가 공급된다. 기억용량(CP)의 일단은 구동 트랜지스터(TRD)의 게이트 전극에 접속된다. 기억용량(CP)의 타단은 선택 스위치(SWS)를 개재하여 데이터선(DAT)과 접속되고, 또한, 기억용량(CP)의 타단은 발광신호제어 스위치(SWF)를 개재하여 발광제어신호선(REF)와 접속된다. 구동 트랜지스터(TRD)의 게이트 전극과 드레인 전극은 리셋 스위치(SWR)를 개재하여 접속된다. 또한, 기억용량(CP)의 일단은 프리챠지 스위치(SWP)의 일단과 접속되고, 기억용량(CP)의 타단은 프리챠지 스위치의 타단과 접속된다. 선택 스위치(SWS)의 게이트 전극은 선택제어선(SEL)에, 리셋 스위치(SWR)의 게이트 전극은 리셋제어선(RES)에, 점등제어 스위치(SWI) 및 발광신호제어 스위치(SWF)의 게이트 전극은 점등제어선(ILM)에, 프리챠지 스위치(SWP)의 게이트 전극은 프리챠지제어선(PRE)에 접속된다.
도 15는 제4 실시예에 따른 화소회로(PC)에 관한 RGB전환제어선(CLA, CLB, CLC), 점등제어선(ILM), 프리챠지제어선(PRE), 리셋제어선(RES), 노드(NA) 및 노드(NB)의 전위의 시간변화의 일예를 도시하는 파형도이다. 본 도면은 제1 실시예에 있어서 도 3에 대응하는 도이다. 본 실시예에서는 어떤 화소회로에 대한 구동은, 데이터선(DAT)에 전위차를 유지하는 조작, 프리챠지 조작, 데이터기입 조작, 발광 조작의 순서로 이루어진다. 본 실시예에서는 프리챠지 기간(PPR) 전에 데이터선(DAT)에 전위차를 유지시키는 조작을 하는 기간인 데이터유지 기간(PLM)이 존재한다. 여기서, 데이터유지 기간(PLM), 프리챠지 기간(PPR) 및 데이터기억 기간(PDW)을 합한 기간의 길이가 1수평기간(1H)이다.
데이터유지 기간(PLM) 전에는 하나 앞의 프레임의 계조로 발광소자(IL)가 발광한다. 즉, 전 프레임의 발광 기간(PIL)이다. 전 프레임의 발광 기간(PIL)에는 노드(NA)는 발광하는 계조에 따른 전위이다. 그리고, 데이터유지 기간(PLM)이 되면 점등제어선(ILM)의 전위가 로우 레벨이 되고, 점등제어 스위치(SWI)가 오프된다. 이에 의해, 발광소자(IL)의 발광이 멈춘다. 이 상태에서 데이터선 구동회로(XDV)는 데이터선(DATR, DATG, DATB) 각각에 순차적으로 데이터신호를 공급하고, 각 데이터선(DATR, DATG, DATB)은 데이터신호의 전위를 유지한다. 다음의 프리챠지 기간(PPR)이 되기 직전에는 선택제어선(SEL)의 전위가 하이 레벨이 되고, 선택 스위치(SWS)가 온되며, 프리챠지 기간(PPR)이 되면 프리챠지제어선(PRE)의 전위가 하이 레벨이 되고, 프리챠지 스위치(SWP)가 온된다. 도 16은, 이 시점에서의 화소회로(PC)내의 스위치 상태를 도시하는 도이다. 노드(NA)의 전위(Va) 및 노드(NB)의 전위(Vb)는 데이터선(DAT)과 접속되기 때문에, 데이터선(DAT)이 유지하는 데이터신호의 전위가 된다. 다음으로 리셋제어선(RES)의 전위가 하이 레벨이 되고 데이터기억 기간(PDW)이 된다. 데이터기억 기간(PDW)의 개시 시점은 본 프레임 흑색의 경우와 본 프레임 백색의 경우에서, 노드(NA)의 전위(Va)는 다르다. 그러나, 본 프레임 흑색의 경우와 본 프레임 백색의 경우 어느 쪽도 노드(NA)의 전위는 구동 트랜지스터(TRD)가 온하는 전위이기 때문에 구동 트랜지스터(TRD)는 게이트-소스 간의 전위차가 문턱전압이 되도록 전류를 흘려보낸다. 한편에서, 노드(NB)의 전위는 데이터신호(Vdata_b)의 전위이고, 기억용량(CP)은 데이터기억 기간(PDW)의 끝부분에 리셋 스위치(SWR)가 오프 될 때 노드(NA)와 노드(NB)간의 전위차를 기억한다.
다음의 발광 기간(PIL)에 있어서는, 점등제어선(ILM)의 전위가 하이 레벨이 되고 점등제어 스위치(SWI)와 발광신호제어 스위치(SWF)가 온이 되며, 노드(NB)에 발광용 전위인 참조전위(Vref)가 공급되어, 발광소자(IL)가 발광한다.
상술한 바와 같이, 프리챠지 기간(PPR)에 한쪽 전원에서 다른 쪽 전원으로의 전류경로를 구비하지 않고도, 노드(NA)와 노드(NB)를 전기적으로 접속하는 것만으로, 데이터기억 기간(PDW)의 초기에 구동 트랜지스터(TRD)를 온할 수 있다. 이에 의해 데이터 기입 시 발광을 수반하지 않고, 또한 데이터기억 기간(PDW)의 초기에 필요한 구동 트랜지스터의 온 전압을 전압강하에 의존하지 않는 형식으로 공급할 수 있어, 전압강하에 의한 전압분포에서 발생하는 히스테리시스에 기인한 면내 휘도얼룩을 줄일 수 있다. 또한, 데이터선(DAT)에 데이터신호의 전위를 유지하는 조작을 행한 후 프리챠지 조작을 행하는 것은, 이러한 조작을 동시에 행함으로써, 데이터선(DAT)에 유지되는 전위에 흐트러짐이 발생하는 것을 피하기 위해서이다.
또한, 화소회로(PC)의 구성은 도 14에 도시하는 것에 한정되지 않는다. 예를 들어 보조용량(CA)의 일단이 노드(NA)에 접속되고, 타단이 구동 트랜지스터(TRD)의 소스 전극에 접속되어도 된다. 또한, 프리챠지 스위치(SWP)의 일단이 기억용량(CP)의 일단 이외의 것과 접속되어도 된다. 도 17은 제4 실시예에 따른 각 화소회로(PC)의 구성의 다른 예를 도시하는 회로도이다. 본 도면이 도시하는 화소회로(PC)의 구성이 도 14에 도시하는 구성과 다른 점은, 프리챠지 스위치(SWP)의 일단이 데이터선(DAT)에 접속되는 점, 일단이 노드(NB)와 접속되고 타단이 구동 트랜지스터(TRD)의 소스 전극과 접속된 보조용량(CA)이 존재하는 점이다. 또한, 프리챠지 스위치(SWP)의 타단은 노드(NA)에 접속되어 있다. 도 17에 도시하는 구성이어도 도 15에 도시하는 구동방법에 의해 프리챠지 기간(PPR)에 기억용량(CP)의 양단이 전기적으로 접속되어 있기 때문에, 도 14에 도시하는 예와 동일한 효과를 얻을 수 있다. 또한, 도 17에 도시하는 구성에서 더 나아가 보조용량(CA)의 일단이 노드(NA)에 접속되고, 타단이 구동 트랜지스터(TRD)의 소스 전극에 접속된 구성이어도 된다. 또한 상술한 것과 구동방법을 바꾸어도 된다. 프리챠지 기간(PPR)에 리셋 스위치(SWR)를 온, 발광신호제어 스위치(SWF)를 오프, 선택 스위치(SWS)를 오프 하더라도, 전원에서 프리챠지 스위치(SWP)로 흐르는 전류경로를 차단할 수 있다. 이에 의해, 전압강하에 의한 전압분포에서 발생하는 히스테리시스에 기인한 면내 휘도얼룩을 줄일 수 있다. 또한, 프리챠지 기간(PPR)과 데이터유지 기간(PLM)은 반드시 분리하지 않아도 된다.
또한 본 발명은 또 다른 형태로 적용할 수 있다.
예를 들어, 도 10에 도시하는 화소회로(PC)의 구성에 포함되는 프리챠지 스위치(SWP)의 노드(NA) 측이 아닌 일단을 발광제어신호선(REF)에 접속해도 된다. 도 18은 프리챠지 스위치(SWP)의 일단을 발광제어신호선(REF)에 접속한 화소회로의 일예를 도시하는 도이다. 본 도면에 도시되는 화소회로(PC)에 있어서도 예를 들어 도 11에 도시하는 구동방법에 의해 제 3실시예와 동일한 효과를 얻을 수 있다. 또한, 보조용량(CA)의 일단이 노드(NA)에 접속되고, 타단이 구동 트랜지스터(TRD)의 소스 전극에 접속되어도 된다. 그 밖에도, 화소회로(PC) 내의 스위치를 전부 p채널형 박막트랜지스터로 해도 된다. 도 19는 p채널형 박막트랜지스터만으로 구성된 화소회로(PC)의 일예를 도시하는 도이다. 본 도면은 도 5에 도시하는 화소회로(PC)내의 각 스위치를 p채널형 박막트랜지스터로 변경한 회로구성이다. 예를 들어, 점등제어선(ILM), 프리챠지제어선(PRE), 리셋제어선(RES)에 공급되는 신호전위의 하이 레벨과 로우 레벨을 도 6에 도시하는 것과 반대로 하면 같은 효과를 얻을 수 있다. 또한, 발광제어신호선(REF)이 없는 구성을 해도 된다. 도 20은 발광제어신호선(REF)이 없는 화소회로(PC)의 일예를 도시하는 도이다. 전원선(PWR)에서 데이터선(DAT)으로의 전류경로를 리셋 스위치(SWR)에 의해 차단하면서 프리챠지 스위치(SWP)를 온하고, 그 후 데이터 기입을 행하면, 전압강하로 발생하는 히스테리시스에 기인하는 면내 휘도얼룩을 억제 할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DA : 표시영역 XDV : 데이터선 구동회로
YDV : 수직주사회로 PC, PCR, PCG, PCB : 화소회로
PX : 화소 CLA, CLB, CLC : RGB전환제어선
DAT, DATR, DATG, DATB : 데이터선
DATI : 통합데이터선 DSR, DSG, DSB : RGB전환스위치
ILM : 점등제어선 PRE : 프리챠지제어선
REF : 발광제어신호선 RES : 리셋제어선
PWR : 전원선 SEL : 선택제어선
CP : 기억용량 CA : 보조용량
IL : 발광소자 NA, NB : 노드
SWF : 발광신호제어 스위치 SWI : 점등제어 스위치
SWP : 프리챠지 스위치 SWR : 리셋 스위치
SWS : 선택 스위치 TRD : 구동 트랜지스터
PIL : 발광 기간 PDW : 데이터기억 기간
PPR : 프리챠지 기간 PNI : 발광조정기간
PPRP : 선행 프리챠지 기간 PDWP : 선행 데이터기억 기간
PLM : 데이터유지기간

Claims (11)

  1. 복수의 화소회로와,
    전원선과,
    데이터신호를 상기 각 화소회로에 공급하는 데이터선과,
    상기 각 화소회로를 제어하는 제어선과,
    상기 제어선에 제어신호를 공급하는 제어회로를 포함하고,
    상기 각 화소회로는,
    발광소자와,
    상기 발광소자의 발광을 제어하는 구동 트랜지스터와,
    상기 데이터선과 상기 구동 트랜지스터의 게이트 전극 사이에 구비된 기억용량과,
    상기 기억용량의 양단을 접속시키는 양단접속 스위치와,
    상기 전원선에서 상기 양단접속 스위치로 흐르는 전류의 경로를 차단하는 전류차단 스위치를 포함하고,
    상기 제어회로는,
    상기 데이터선이 상기 각 화소회로에 데이터신호를 공급하기 전에, 해당 화소회로에 포함되는 양단접속 스위치가 상기 기억용량의 양단을 접속하고, 해당 화소회로에 포함되는 전류차단 스위치가 상기 전류의 경로를 차단하는 제어신호를 상기 제어선에 공급하는 것을 특징으로 하는 화상표시장치.
  2. 제1항에 있어서,
    상기 각 화소회로에 포함되는 전류차단 스위치는 해당 화소회로에 포함되는 구동 트랜지스터의 드레인 전극과 게이트 전극 사이에 구비되는 것을 특징으로 하는 화상표시장치.
  3. 복수의 화소회로와,
    전원선과,
    데이터신호를 상기 각 화소회로에 공급하는 데이터선을 포함하고,
    상기 각 화소회로는,
    일단에 기준전위가 공급되는 발광소자와,
    구동 트랜지스터와,
    일단이 상기 구동 트랜지스터의 드레인 전극에 접속되고, 일단이 상기 발광소자의 타단에 접속되는 점등제어 스위치와,
    일단이 상기 구동 트랜지스터의 게이트 전극에 접속되는 기억용량과,
    상기 구동 트랜지스터의 게이트 전극과 드레인 전극 사이에 구비되는 리셋 스위치와,
    일단이 상기 기억용량의 상기 일단에 접속되고, 타단이 상기 기억용량의 타단에 접속되는 양단접속 스위치와,
    일단이 상기 기억용량의 상기 일단 또는 상기 타단에 접속되는 보조용량과,
    일단이 상기 데이터선에 접속되고, 타단이 상기 기억용량의 상기 타단에 접속되는 선택 스위치를 포함하는 것을 특징으로 하는 화상표시장치.
  4. 복수의 화소회로와,
    전원선과,
    각 화소회로를 발광시킬 때의 발광제어신호를 공급하는 발광제어신호선과,
    데이터신호를 상기 각 화소회로에 공급하는 데이터선을 포함하고,
    상기 각 화소회로는,
    일단에 기준전위가 공급되는 발광소자와,
    구동 트랜지스터와,
    일단이 상기 구동 트랜지스터의 드레인 전극에 접속되고, 일단이 상기 발광소자의 타단에 접속되는 점등제어 스위치와,
    일단이 상기 구동 트랜지스터의 게이트 전극에 접속되는 기억용량과,
    상기 구동 트랜지스터의 게이트 전극과 드레인 전극 사이에 구비되는 리셋 스위치와,
    일단이 상기 기억용량의 상기 일단에 접속되고, 타단이 상기 기억용량의 타단에 접속되는 양단접속 스위치와,
    일단이 상기 기억용량의 상기 일단 또는 상기 타단에 접속되는 보조용량과,
    일단이 상기 데이터선에 접속되고, 타단이 상기 기억용량의 상기 타단에 접속되는 선택 스위치와,
    일단이 상기 발광제어신호선에 접속되고, 타단이 상기 기억용량의 상기 타단에 접속되는 발광신호제어 스위치를 포함하는 것을 특징으로 하는 화상표시장치.
  5. 전원선과, 데이터선과, 발광소자, 상기 발광소자의 발광을 제어하는 구동 트랜지스터, 상기 데이터선과 상기 구동 트랜지스터의 게이트 전극 사이에 구비된 기억용량, 및 상기 기억용량의 양단을 접속하는 양단접속 스위치를 포함하는 화소회로를 포함하는 화상표시장치의 구동방법에 있어서,
    상기 양단접속 스위치가 상기 기억용량의 양단을 접속함과 동시에, 상기 전원선에서 상기 양단접속 스위치를 거쳐 흐르는 전류경로를 차단하는 프리챠지 단계와,
    상기 프리챠지 단계 후, 상기 데이터선이 상기 기억용량의 상기 데이터선 측의 일단에 데이터신호를 입력하는 데이터기억 단계와,
    상기 데이터기억 단계 후, 상기 기억용량의 상기 일단에 발광제어신호를 공급하여 상기 발광소자를 발광시키는 발광 단계를 포함하는 것을 특징으로 하는 화상표시장치의 구동방법.
  6. 제5항에 있어서,
    상기 구동 트랜지스터의 소스 전극에는 전원전위가 공급되고,
    상기 프리챠지 단계에서는, 상기 양단접속 스위치에 의해 상기 기억용량의 양단이 접속되고, 상기 구동 트랜지스터의 드레인 전극과 게이트 전극 사이의 전류의 경로를 차단하는 것을 특징으로 하는 화상표시장치의 구동방법.
  7. 제5항에 있어서,
    상기 프리챠지 단계에서는, 상기 기억용량의 양단을 플로팅으로 하는 것을 특징으로 하는 화상표시장치의 구동방법.
  8. 제5항에 있어서,
    상기 화상표시장치는 발광제어신호선을 더 포함하고,
    상기 프리챠지 단계에서는 상기 발광제어신호선은 상기 기억용량의 상기 데이터선 측의 상기 일단에 전위를 공급하는 것을 특징으로 하는 화상표시장치의 구동방법.
  9. 제5항에 있어서,
    상기 프리챠지 단계를 행하는 기간은 일수평 기간보다 긴 것을 특징으로 하는 화상표시장치의 구동방법.
  10. 제 5항에 있어서,
    상기 프리챠지 단계에 있어서 상기 데이터선은 상기 기억용량의 상기 일단에 전위를 공급하는 것을 특징으로 하는 화상표시장치의 구동방법.
  11. 제5항에 있어서,
    상기 프리챠지 단계와 상기 데이터기억 단계의 조합을 반복한 후에 상기 발광 단계가 이루어지는 것을 특징으로 하는 화상표시장치의 구동방법.
KR1020110021351A 2010-03-12 2011-03-10 화상표시장치 KR101231365B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010056776A JP2011191449A (ja) 2010-03-12 2010-03-12 画像表示装置
JPJP-P-2010-056776 2010-03-12

Publications (2)

Publication Number Publication Date
KR20110103342A true KR20110103342A (ko) 2011-09-20
KR101231365B1 KR101231365B1 (ko) 2013-02-07

Family

ID=44559545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110021351A KR101231365B1 (ko) 2010-03-12 2011-03-10 화상표시장치

Country Status (5)

Country Link
US (1) US20110221791A1 (ko)
JP (1) JP2011191449A (ko)
KR (1) KR101231365B1 (ko)
CN (1) CN102194408A (ko)
TW (1) TW201131539A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160020402A (ko) * 2013-06-12 2016-02-23 소니 주식회사 콤퍼레이터 회로, ａ／ｄ 변환 회로, 및, 표시 장치

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012133207A (ja) * 2010-12-22 2012-07-12 Japan Display East Co Ltd 画像表示装置およびその駆動方法
KR101865586B1 (ko) * 2011-04-08 2018-06-11 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
JP2013061390A (ja) * 2011-09-12 2013-04-04 Canon Inc 表示装置
TWI425472B (zh) * 2011-11-18 2014-02-01 Au Optronics Corp 像素電路及其驅動方法
KR101362002B1 (ko) * 2011-12-12 2014-02-11 엘지디스플레이 주식회사 유기발광 표시장치
KR101918185B1 (ko) * 2012-03-14 2018-11-14 삼성디스플레이 주식회사 어레이 검사 방법 및 어레이 검사 장치
JP2013205588A (ja) * 2012-03-28 2013-10-07 Canon Inc 発光装置及びその駆動方法
US9747834B2 (en) * 2012-05-11 2017-08-29 Ignis Innovation Inc. Pixel circuits including feedback capacitors and reset capacitors, and display systems therefore
CN103198788A (zh) 2013-03-06 2013-07-10 京东方科技集团股份有限公司 一种像素电路、有机电致发光显示面板及显示装置
CN103208255B (zh) * 2013-04-15 2015-05-20 京东方科技集团股份有限公司 像素电路、像素电路驱动方法及显示装置
US9633625B2 (en) 2013-05-22 2017-04-25 Samsung Display Co., Ltd. Pixel circuit and method for driving the same
KR102068263B1 (ko) * 2013-07-10 2020-01-21 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 구동 방법
CN103927982B (zh) 2014-03-24 2016-08-17 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
CN103985360B (zh) * 2014-05-04 2016-04-27 深圳市华星光电技术有限公司 显示面板的驱动电路及液晶显示装置
CN104157240A (zh) * 2014-07-22 2014-11-19 京东方科技集团股份有限公司 像素驱动电路、驱动方法、阵列基板及显示装置
CN105609055A (zh) * 2016-03-25 2016-05-25 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
KR102623352B1 (ko) * 2017-09-28 2024-01-09 엘지디스플레이 주식회사 유기발광표시장치 및 그의 구동방법
CN107507567B (zh) * 2017-10-18 2019-06-07 京东方科技集团股份有限公司 一种像素补偿电路、其驱动方法及显示装置
US10916198B2 (en) * 2019-01-11 2021-02-09 Apple Inc. Electronic display with hybrid in-pixel and external compensation
CN111063301B (zh) * 2020-01-09 2024-04-12 京东方科技集团股份有限公司 像素电路及其驱动方法、阵列基板及显示装置
KR20210134171A (ko) * 2020-04-29 2021-11-09 삼성디스플레이 주식회사 화소 및 이를 구비하는 유기발광 디스플레이 장치
CN112669749A (zh) * 2020-12-28 2021-04-16 合肥维信诺科技有限公司 显示面板及其驱动方法和显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005292272A (ja) * 2004-03-31 2005-10-20 Tohoku Pioneer Corp 発光表示パネルの駆動装置および駆動方法
KR100646999B1 (ko) * 2004-06-25 2006-11-23 삼성에스디아이 주식회사 발광 표시장치와 그의 구동방법
JP2006259573A (ja) * 2005-03-18 2006-09-28 Seiko Epson Corp 有機ｅｌ装置及びその駆動方法並びに電子機器
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
JP2007148222A (ja) * 2005-11-30 2007-06-14 Hitachi Displays Ltd 画像表示装置
KR101166589B1 (ko) * 2006-02-14 2012-07-18 엘지디스플레이 주식회사 유기 발광 다이오드 구동 장치
JP5177999B2 (ja) * 2006-12-05 2013-04-10 株式会社半導体エネルギー研究所 液晶表示装置
KR100897172B1 (ko) * 2007-10-25 2009-05-14 삼성모바일디스플레이주식회사 화소 및 그를 이용한 유기전계발광표시장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160020402A (ko) * 2013-06-12 2016-02-23 소니 주식회사 콤퍼레이터 회로, ａ／ｄ 변환 회로, 및, 표시 장치
US10615786B2 (en) 2013-06-12 2020-04-07 Sony Semiconductor Solutions Corporation Comparator circuit, A/D conversion circuit, and display apparatus

Also Published As

Publication number Publication date
CN102194408A (zh) 2011-09-21
TW201131539A (en) 2011-09-16
US20110221791A1 (en) 2011-09-15
JP2011191449A (ja) 2011-09-29
KR101231365B1 (ko) 2013-02-07

Similar Documents

Publication Publication Date Title
KR101231365B1 (ko) 화상표시장치
US9633625B2 (en) Pixel circuit and method for driving the same
US7868854B2 (en) Electro-optical device and electronic apparatus
JP5669440B2 (ja) 画像表示装置
US20190012948A1 (en) Pixel circuit, and display device and driving method therefor
KR101071443B1 (ko) 표시 패널 장치 및 그 제어 방법
JP5096103B2 (ja) 表示装置
US20140168195A1 (en) Electro-optic device and driving method thereof
KR102215244B1 (ko) 화소 회로, 구동 방법, 및 이를 포함하는 표시 장치
US20120105501A1 (en) Image display device and method for driving image display device
JP6108856B2 (ja) 表示装置及びそれを用いた電子機器及び表示装置の駆動方法
US20060077195A1 (en) Image display device
US8847934B2 (en) Displaying apparatus
JP5756865B2 (ja) 表示装置及びその制御方法
KR102349479B1 (ko) 화소 회로 및 그 구동 방법
US20170084229A1 (en) High resolution oled display operation circuit
JP2019101098A (ja) 表示装置
JP2010286541A (ja) 発光装置、電子機器、および発光装置の駆動方法
US20110310137A1 (en) Image Display Device
KR20170049798A (ko) 유기발광 표시장치 및 그 구동방법
CN112017573A (zh) 显示装置、控制器、驱动电路和驱动方法
JP2014115412A (ja) 発光装置
JP2011069943A (ja) 表示装置および電子機器
KR20210083968A (ko) 표시 장치
JP2019144453A (ja) 画素回路および表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee