KR20110097957A - 후방 금속 컨택트를 포함하는 광기전 장치 - Google Patents
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Abstract
광기전 셀은 투명한 도전성 산화층을 갖는 기판, CdS/CdTe 층, 및 후방 금속 컨택트를 포함할 수 있다. 후방 금속 컨택트는 스퍼터링 또는 화학 기상 증착에 의해 퇴적될 수 있다.
Description
본 출원은 그 전체가 참조에 의해 통합된 2008년 12월 18일에 출원된, 미국 특허 가출원 번호 61/138,914에 대해 우선권을 주장한다.
본 발명은 광기전 장치 및 후방 금속 컨택트에 관한 것이다.
광기전 장치의 제조 동안, 반도체 재료의 층이, 윈도우 층으로서 기능하는 하나의 층과 흡수층으로서 기능하는 제2 층을 갖는 기판에 적용될 수 있다. 윈도우 층은 흡수층으로의 솔라 방사의 관통을 허용할 수 있으며, 광 출력(optical power)이 전력으로 변환된다. 몇몇 광기전 장치는, 또한 전기 전하의 컨더터인 투명한 박막을 사용할 수 있다.
도전성 박막은 주석 산화물과 같은 투명한 도전성 산화물(TCO)을 포함하는 투명한 도전층을 포함할 수 있다. TCO는 광이 반도체 윈도우 층을 통해 액티브 광 흡수재료로 진행하는 것을 허용할 수 있고, 또한 광 흡수 재료로부터 멀리 광생성 전하 캐리어를 이송하도록 저항 컨택트로서 기능한다.
후방 전극은 반도체층의 배면 위에 형성될 수 있다. 후방 전극은 전기적으로 도전성 재료를 포함할 수 있다.
일반적으로, 광기전 장치는, 투명한 도전층 위에 위치하는 제1 반도체층, 제1 반도체층 위에 위치하는 제2 반도체층, 및 폴리-실리콘 후방 금속 컨택트를 포함한다. 폴리-실리콘 후방 금속 컨택트는 적어도 1x1017cm-3의 캐리어 농도를 갖는 p-형 도핑된 폴리-실리콘일 수 있다. 폴리-실리콘 후방 금속 컨택트는 적어도 5x1019cm-3의 캐리어 농도를 갖는 축퇴된 p-형 도핑된 폴리-실리콘일 수 있다. 제1 반도체층은 카드뮴 설파이드를 포함할 수 있다. 제2 반도체층은 카드뮴 텔룰라이드를 포함할 수 있다.
광기전 장치는, 투명한 도전층 위에 위치하는 제1 반도체층, 제1 반도체층 위에 위치하는 제2 반도체층, 및 비정질-실리콘 후방 금속 컨택트를 포함할 수 있다. 비정질-실리콘 후방 금속 컨택트는 붕소 도펀트를 포함할 수 있다. 제1 반도체층은 카드뮴 설파이드를 포함할 수 있다. 제2 반도체층은 카드뮴 텔룰라이드를 포함할 수 있다.
광기전 장치 제조 방법은, 카드뮴 설파이드 반도체를 포함하는 제1 반도체층을 퇴적(deposition)하는 단계, 카드뮴 텔룰라이드 반도체를 포함하는 제2 반도체층을 제1 반도체층 위에 퇴적하는 단계, 및 폴리-실리콘을 포함하는 후방 금속 컨택트를 퇴적하는 단계를 포함할 수 있다. 폴리-실리콘 후방 금속 컨택트는 p-형 도핑된 폴리-실리콘일 수 있다. 후방 금속 컨택트는 화학 기상 증착 또는 스퍼터링에 의해 퇴적될 수 있다.
광기전 장치 제조 방법은 카드뮴 설파이드 반도체를 포함하는 제1 반도체층을 퇴적하는 단계, 카드뮴 텔룰라이드 반도체를 포함하는 제2 반도체층을 상기 제1 반도체층 위에 퇴적하는 단계, 및 비정질-실리콘을 포함하는 후방 금속 컨택트를 퇴적하는 단계를 포함할 수 있다. 비정질-실리콘 후방 금속 컨택트는 붕소 도펀트를 포함할 수 있다. 후방 금속 컨택트는 화학 기상 증착 또는 스퍼터링에 의해 퇴적될 수 있다.
하나 이상의 실시예의 상세한 설명을 아래의 첨부 도면과 상세한 설명에서 설명한다. 다른 특징, 목적 및 장점은 상세한 설명, 도면 및 청구범위로부터 분명해진다.
도 1은 복수의 층을 갖는 광기전 장치의 개략도이다.
도 2는 광기전 장치에서 층들의 에너지 밴드 갭의 개략도이다.
도 2는 광기전 장치에서 층들의 에너지 밴드 갭의 개략도이다.
광기전 셀은 기판의 표면 위의 투명한 도전층, 반도체층 및 반도체층과 접촉하는 후방 금속층을 포함할 수 있다.
도 1을 참조하면, 광기전 셀(100)은 제1 반도체층(102)을 포함할 수 있다. 제1 반도체층(102)은 예를 들면, 카드뮴 설파이드일 수 있다. 광기전 셀(100)은 제2 반도체층(104)을 포함할 수 있다. 제2 반도체층(104)은 예를 들면, 카드뮴 텔룰라이드일 수 있다. 광기전 셀(100)은 제2 반도체층(104) 위에 후방 금속 컨택트(106)를 포함할 수 있다. 후방 금속 컨택트(106)는 비정질 실리콘 또는 다결정 실리콘일 수 있다. 선택적인 확산 배리어(비도시)가 제2 반도체층(104)과 후방 금속 컨택트(106) 사이에 추가될 수 있다. 후방 금속 컨택트(106)는 예를 들면, 저압 화학 기상 증착, 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition), 또는 스퍼터링에 의해 퇴적될 수 있다.
비정질 실리콘 셀은, 실리콘 질화물 게이트 유전체/비정질 실리콘 반도체 인터페이스를 갖는 다결정 실리콘 기반 솔라 셀을 포함할 수 있다. 여기에 참고로 통합되어 있는, 예를 들면, US 특허 5,273,920, US 특허 5,281,546, M.J.Keeves, A.Turner, U.Schubert, P.A.Basore, M.A.Green, 20차 EU 광기전 솔라 에너지 컨퍼런스(20th EU Photovoltaic Solar Energy conf.), 바르셀로나(2005) p 1305-1308; P.A.Basore, 4차 월드 컨퍼런스, 광기전 에너지 변환(4th World conf., Photovoltaic Energy Conversion), 하와이(2006) p 2089-2093를 참조한다.
다결정 실리콘 또는 폴리-실리콘(또한 poly-Si 또는 poly라고 알려져 있다)과 비정질 실리콘(또한 a-Si으로 알려져 있다) 사이의 차이는 전하 캐리어의 운동성이 poly-Si이 크기가 더 클 수 있고, 또한 이 재료가 전계 및 광유기 스트레스하에서 더 나은 안정성을 나타내고, 다른 차이는, a-Si이 더 나은 저-누설 특성을 갖는 것이다.
후방 금속 컨택트(106)는 축퇴 도핑된 p-형 a-Si 또는 마이크로결정 실리콘일 수 있다. CdTe 흡수층(104)에서 효과적인 전하 분리를 제공하도록, 후방 금속 컨택트(106)는 p++ a-Si 또는 poly-Si일 수 있다. poly-Si은 적어도 1x1017cm-3의 캐리어 농도로 p-형 도핑될 수 있다. poly-Si은 적어도 5x1019cm-3의 캐리어 농도로 축퇴 p-형 도핑될 수 있다. a-Si은 붕소 도펀트를 사용할 수 있다.
도 2를 참조하면, CdS, CdTe 및 비정질 실리콘 또는 폴리실리콘의 에너지 밴드갭이 도시된다. 밴드갭은 솔라 스펙트럼의 어느 부분을 광기전 셀이 흡수하는지를 결정한다. 일반적으로, 솔라 스펙트럼의 더 넓은 부분이 에너지로 변환되도록 이용되기 때문에, 더 넓은 밴드갭이 좁은 밴드갭보다 바람직하다. 도 2에서, 대략 1㎛의 CdTe층을 갖고, CdS와 CdTe의 사이 및 CdTe와 poly-Si 또는 a-Si 사이의 에너지 밴드갭의 증가가 도시된다. poly-Si 또는 a-Si의 추가가 밴드갭을 증가시키는 것으로 나타나기 때문에 선택된다.
일반적인 광기전 셀은 복수의 층을 가질 수 있다. 복수의 층은 투명한 도전츨인 바닥층, 캐핑층, 윈도우층, 흡수층 및 맨위 층을 포함할 수 있다. 각각의 층은 상이한 퇴적 스테이션에서 퇴적될 수 있다. 맨위 기판 층은 맨위 층의 맨 위에 놓여져 샌드위치를 형성하여 광기전 셀을 완성시킬 수 있다.
광기전 장치의 제조에서 반도체층의 퇴적은 U.S. 특허 번호 5,248,349, 5,372,646, 5,470,397, 5,536,333, 5,945,163, 6,037,241 및 6,444,043에 서술되어 있으며, 그 각각은 전체가 참조에 의해 통합되어 있다. 퇴적은 소스에서 기판까지 증기의 전달 또는 폐쇄된 시스템에서 고체의 승화에 관련될 수 있다. 광기전 셀을 제조하는 장치는 컨베이어, 예를 들면, 롤러를 갖는 롤 컨베이어를 포함할 수 있다. 다른 유형의 컨베이어가 가능하다. 컨베이어는 기판의 노출된 면 위에 재료층을 퇴적하기 위해 기판을 일련의 하나 이상의 퇴적 스테이션으로 이송한다. 컨베이어에 대해서는 U.S. 가출원 11/692,667에 서술되어 있으며, 여기에 참조에 의해 통합되어 있다.
퇴적 챔버는 대략 450℃ 이상 대략 700℃ 이하의 처리 온도에 도달하도록 가열될 수 있으며, 예를 들면, 온도는 450 ~ 550℃, 550 ~ 650℃, 570 ~ 600℃, 600 ~ 640℃ 또는 450℃ 보다 크고 대략 700℃ 보다 적은 임의의 다른 범위에 있을 수 있다. 퇴적 챔버는 퇴적 증기 공급기에 연결된 퇴적 분배기를 포함한다. 분배기는 다양한 층의 퇴적을 위해 복수의 증기 공급기에 연결될 수 있거나, 기판이 그 자신의 증기 분배기 및 공급기를 갖는 복수의 다양한 퇴적 스테이션을 통해 이동될 수 있다. 증기 공급기의 균일한 분배를 용이하게 하도록 분배기는 다양한 노즐 형상을 갖는 스프레이 노즐의 형태일 수 있다.
윈도우 층 및 흡수층은, 예를 들면, ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, MnO, MnS, MnTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, 또는 그 혼합물 등의 Ⅱ-Ⅵ, Ⅲ-Ⅴ 또는 Ⅳ군 반도체와 같은 2 성분반도체를 포함할 수 있다. 예를 들면, 윈도우층과 흡수층은 CdTe의 층에 의해 코팅된 CdS의 층이다. 맨위층은 반도체 층을 덮을 수 있다. 맨위층은 예를 들면, 알루미늄, 몰리브덴, 크롬, 코발트, 니켈, 티타늄, 텅스텐 또는 그 합금 등의 금속을 포함할 수 있다.
광기전 셀의 바닥층은 투명한 도전층일 수 있다. 얇은 캐핑층은 투명한 도전층을 적어도 부분적으로 덮으며 그 도전층 위에 있을 수 있다. 퇴적된 다음 층은 제1 반도체층이며, 윈도우 층으로서 기능하며, 투명한 도전층과 캐핑층의 사용에 기초하여 더 얇을 수 있다. 퇴적된 다음 층은 제2 반도체층이며, 흡수 층으로서 기능한다. 도펀트를 포함하는 층과 같은 다른 층이 필요에 따라서 제조 프로세스를 통해 기판 위에 퇴적되거나 또는 놓여질 수 있다.
투명한 도전층은 예를 들면, 플루오린으로 도핑될 수 있는, 산화주석과 같은 금속 산화물 등의, 투명한 도전성 산화물일 수 있다. 이 층은 전방 컨택트와 제1 반도체 층 사이에 퇴적될 수 있으며, 제1 반도체층에서 핀홀의 효과를 감소시키기 위해 충분히 높은 저항률을 가질 수 있다. 제1 반도체층에서 핀홀은 제2 반도체층과 제1 컨택트 사이에, 결국 핀홀을 에워싸는 로컬 필드 상의 드레인에 션트(shunt) 형성을 가져 올 수 있다. 이 통로의 저항의 작은 증가는 션트에 의해 영향을 받은 영역을 급격히 감소시킨다.
이러한 저항의 증가를 제공하기 위해 캐핑층이 설치될 수 있다. 캐핑층은 높은 화학적 안정성을 갖는 재료의 매우 얇은 층일 수 있다. 캐핑층은 동일한 두께를 갖는 반도체 재료의 비교가능한 두께보다 더 높은 투명성을 가질 수 있다. 캐핑층으로 사용하기제 적합한 재료의 예는 실리콘 디옥사이드, 디알루미늄 트리옥사이드, 티타늄 디옥사이드, 디보론 트리옥사이드 및 다른 유사한 개체를 포함한다. 캐핑층은 투명한 도전층을 제1 반도체 층으로부터 전기적 및 화학적으로 분리시키기 위한 가능을 행할 수 있으며, 고온에서 생성되어 성능과 안정성에 부정적인 영향을 줄 수 있는 반응을 방지한다. 또한, 캐핑층은 제1 반도체층의 퇴적을 받아들이기에 보다 적합할 수 있는 도전 표면을 제공할 수 있다. 예를 들면, 캐핑층은 감소된 표면 조도를 갖는 표면을 제공할 수 있다.
제1 반도체층은 제2 반도체층에 대해 윈도우층으로 기능할 수 있다. 제1 반도체층은 제2 반도체층보다 더 얇을 수 있다. 제1 반도체층은 더 얇기 때문에, 제2 반도체층으로 더 짧은 파장의 입사광의 더 큰 관통을 허용할 수 있다.
제1 반도체층은, 예를 들면, ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, MnO, MnS, MnTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, 또는 그 혼합물 등의 그룹 Ⅱ-Ⅵ, Ⅲ-Ⅴ 또는 Ⅳ군 반도체일 수 있다. 이것은 2 성분반도체일 수 있으며, 예를 들면, CdS일 수 있다. 제2 반도체층은 제1 반도체층 위에 퇴적될 수 있다. 제2 반도체층은 제1 반도체층이 윈도우층으로 기능할 때 입사광에 대해 흡수층으로 기능할 수 있다. 제1 반도체층과 유사하게, 제2 반도체층은 예를 들면, ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, MnO, MnS, MnTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, 또는 그 혼합물 등의 그룹 Ⅱ-Ⅵ, Ⅲ-Ⅴ 또는 Ⅳ군 반도체일 수 있다.
제2 반도체층이 제1 반도체층 위에 퇴적될 수 있다. 캐핑층은 투명한 도전층을 제1 반도체 층으로부터 전기적 및 화학적으로 분리시키기 위한 가능을 행할 수 있으며, 고온에서 생성되어 성능과 안정성에 부정적인 영향을 줄 수 있는 반응을 방지한다. 투명한 도전층이 기판 위에 퇴적될 수 있다.
다수의 실시예가 설명되었다. 그럼에도 불구하고, 본 발명의 진의와 범위를 벗어나지 않으면 다양한 수정이 행해질 수 있다. 예를 들면, 반도체층은 다양한 다른 재료를 포함할 수 있고, 버퍼층과 캐핑층에 사용된 재료로 가능하다. 또한, 장치는 제2 반도체층과 후방 금속 전극 사이에 인터페이스층을 포함하여, 제2 반도체와 후방 금속 전극 사이의 인터페이스에서의 저항 손실과 재결합 손실을 감소시킬 수 있다. 따라서, 다른 실시예들도 다음의 청구범위의 범위내에 있다.
Claims (24)
- 투명한 도전층 위에 위치하는 제1 반도체층;
상기 제1 반도체층 위에 위치하는 제2 반도체층; 및
폴리-실리콘 후방 금속 컨택트를 포함하는, 광기전 장치. - 청구항 1에 있어서,
상기 폴리-실리콘 후방 금속 컨택트는 p-형 도핑된 폴리-실리콘인, 광기전 장치. - 청구항 1에 있어서,
상기 폴리-실리콘 후방 금속 컨택트는 적어도 1x1017cm-3의 캐리어 농도를 갖는 p-형 도핑된 폴리-실리콘인, 광기전 장치. - 청구항 1에 있어서,
상기 폴리-실리콘 후방 금속 컨택트는 적어도 5x1019cm-3의 캐리어 농도를 갖는 축퇴된 p-형 도핑된 폴리-실리콘인, 광기전 장치. - 청구항 1에 있어서,
상기 제1 반도체층은 카드뮴 설파이드인, 광기전 장치. - 청구항 1에 있어서,
상기 제1 반도체층은 카드뮴 설파이드를 포함하는, 광기전 장치. - 청구항 1에 있어서,
상기 제2 반도체층은 카드뮴 텔룰라이드인, 광기전 장치. - 청구항 1에 있어서,
상기 제2 반도체층은 카드뮴 텔룰라이드를 포함하는, 광기전 장치. - 투명한 도전층 위에 위치하는 제1 반도체층;
상기 제1 반도체층 위에 위치하는 제2 반도체층; 및
비정질-실리콘 후방 금속 컨택트를 포함하는, 광기전 장치. - 청구항 9에 있어서,
상기 비정질-실리콘 후방 금속 컨택트는 붕소 도펀트를 포함하는, 광기전 장치. - 청구항 9에 있어서,
상기 제1 반도체층은 카드뮴 설파이드인, 광기전 장치. - 청구항 9에 있어서,
상기 제1 반도체층은 카드뮴 설파이드를 포함하는, 광기전 장치. - 청구항 9에 있어서,
상기 제2 반도체층은 카드뮴 텔룰라이드인, 광기전 장치. - 청구항 9에 있어서,
상기 제2 반도체층은 카드뮴 텔룰라이드를 포함하는, 광기전 장치. - 카드뮴 설파이드 반도체를 포함하는 제1 반도체층을 퇴적(deposition)하는 단계;
카드뮴 텔룰라이드 반도체를 포함하는 제2 반도체층을 상기 제1 반도체층 위에 퇴적하는 단계; 및
폴리-실리콘을 포함하는 후방 금속 컨택트를 퇴적하는 단계를 포함하는, 광기전 장치 제조 방법. - 청구항 15에 있어서,
상기 후방 금속 컨택트는 저압 화학 기상 증착에 의해 퇴적되는, 광기전 장치 제조 방법. - 청구항 15에 있어서,
상기 후방 금속 컨택트는 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition)에 의해 퇴적되는, 광기전 장치 제조 방법. - 청구항 15에 있어서,
상기 후방 금속 컨택트는 스퍼터링에 의해 퇴적되는, 광기전 장치 제조 방법. - 청구항 15에 있어서,
상기 폴리-실리콘 후방 금속 컨택트는 p-형 도핑된 폴리-실리콘인, 광기전 장치 제조 방법. - 카드뮴 설파이드 반도체를 포함하는 제1 반도체층을 퇴적하는 단계;
카드뮴 텔룰라이드 반도체를 포함하는 제2 반도체층을 상기 제1 반도체층 위에 퇴적하는 단계; 및
비정질-실리콘을 포함하는 후방 금속 컨택트를 퇴적하는 단계를 포함하는, 광기전 장치 제조 방법. - 청구항 20에 있어서,
상기 후방 금속 컨택트는 저압 화학 기상 증착에 의해 퇴적되는, 광기전 장치 제조 방법. - 청구항 20에 있어서,
상기 후방 금속 컨택트는 플라즈마 화학 기상 증착에 의해 퇴적되는, 광기전 장치 제조 방법. - 청구항 20에 있어서,
상기 후방 금속 컨택트는 스퍼터링에 의해 퇴적되는, 광기전 장치 제조 방법. - 청구항 20에 있어서,
상기 비정질-실리콘 후방 금속 컨택트는 붕소 도펀트를 포함하는, 광기전 장치 제조 방법.
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