KR20110096765A - 액정 표시장치 및 그 구동방법 - Google Patents

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Abstract

본 발명은 수평 크로스토크를 저감하여 화질을 향상 시킬 수 있는 액정 표시장치 및 그 구동방법에 관한 것으로, 액정패널의 데이터 라인을 구동하는 데이터 구동부; 다수의 게이트 제어신호를 출력하는 타이밍 컨트롤러; 상기 다수의 게이트 제어신호를 지연시켜 출력하는 지연부; 상기 다수의 게이트 제어신호에 따라 제 1 스캔펄스를 상기 액정패널의 게이트 라인의 일측에 공급하는 제 1 게이트 구동부; 및 상기 지연된 다수의 게이트 제어신호에 따라 상기 제 1 스캔펄스보다 지연된 제 2 스캔펄스를 상기 게이트 라인의 타측에 공급하는 제 2 게이트 구동부를 구비한 것을 특징으로 한다.

Description

액정 표시장치 및 그 구동방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 액정 표시장치에 관한 것으로, 특히, 수평 크로스토크를 저감하여 화질을 향상시킬 수 있는 액정 표시장치 및 그 구동방법에 관한 것이다.
최근, 디스플레이 소자 중, 우수한 화질과, 경량, 박형, 저전력의 특징으로 인하여, 액정 표시장치(Liquid Crystal Display)가 가장 많이 사용되고 있다.
액정 표시장치는 액정패널 및 이를 구동하는 구동부를 포함하여 이루어진다.
액정패널은 다수의 게이트 라인 및 데이터 라인을 구비한다. 게이트 라인과 데이터 라인의 교차 영역에는 스위칭 트랜지스터가 구비되며, 스위칭 트랜지스터는 화소 전극을 구동한다. 화소 전극에는 스위칭 트랜지스터의 턴온 및 턴오프에 따라 데이터 전압이 충전된다. 또한, 액정패널은 화소 전극과 함께 전계를 형성하는 공통 전극을 더 구비한다. 공통 전극에는 공통 전압이 인가된다. 화소 전극의 데이터 전압 및 공통 전극의 공통 전압의 차이가 화소 전압이 된다.
여기서, 공통 전극에는 일정한 공통 전압이 인가되지만, 공통 전압은 데이터 라인과 커플링되어 데이터 전압의 변화에 따라 변동함으로써 공통전압 리플(Ripple)이 발생된다.
한편, 최근 액정 표시장치의 부피와 무게를 감소시킬 수 있도록 게이트 구동부의 일부 회로를 액정패널의 스위칭 트랜지스터 제조시 함께 형성하는 GIP(Gate In Panel)형 액정 표시장치가 소개되었다. 이러한 GIP형 액정 표시장치에서 공통전압 리플이 증가하여 화질저하 문제가 발생한다. 구체적으로, GIP형 액정 표시장치에서 공통전압 리플은 스위칭 트랜지스터를 턴온 및 턴오프 시키는 스캔펄스의 상승 시점과 하강 시점에서 피크성으로 증가한다. 피크성 공통전압 리플에 의해 화소전압이 왜곡되어 화소별로 원하고자 하는 화소 전압이 인가되지 않아 영상이 왜곡되는 수평 크로스토크 현상을 야기시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 공통전압의 리플을 줄여서 수평 크로스토크를 저감시킬 수 있는 액정 표시장치 및 그 구동방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 액정 표시장치는, 액정패널의 데이터 라인을 구동하는 데이터 구동부; 다수의 게이트 제어신호를 출력하는 타이밍 컨트롤러; 상기 다수의 게이트 제어신호를 지연시켜 출력하는 지연부; 상기 다수의 게이트 제어신호에 따라 제 1 스캔펄스를 상기 액정패널의 게이트 라인의 일측에 공급하는 제 1 게이트 구동부; 및 상기 지연된 다수의 게이트 제어신호에 따라 상기 제 1 스캔펄스보다 지연된 제 2 스캔펄스를 상기 게이트 라인의 타측에 공급하는 제 2 게이트 구동부를 구비한 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 액정 표시장치의 구동방법은, 다수의 게이트 제어신호를 출력하는 단계; 상기 다수의 게이트 제어신호를 지연시켜 출력하는 단계; 상기 다수의 게이트 제어신호에 따라 제 1 스캔펄스를 액정패널의 게이트 라인의 일측에 공급하는 단계; 및 상기 지연된 다수의 게이트 제어신호에 따라 상기 제 1 스캔펄스보다 지연된 제 2 스캔펄스를 상기 게이트 라인의 타측에 공급하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 액정 표시장치 및 그 구동방법은 게이트 라인의 양측에 시간차이를 가지는 서로 다른 스캔펄스를 공급함으로써 공통전압의 리플을 줄일 수 있다. 이에 따라 특정 영상을 표시할 때 나타나는 수평 크로스토크를 저감해서 화질을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 액정 표시장치를 나타낸 구성도.
도 2는 도 1에 도시된 지연부의 상세회로도.
도 3은 도 1에 도시된 제 1 및 제 2 게이트 구동부를 나타낸 구성도.
도 4는 타이밍 컨트롤러에서 출력되는 다수개의 클럭펄스를 나타낸 파형도.
도 5는 제 1 및 제 2 게이트 구동부의 출력파형도.
도 6는 제 k R-스캔펄스 및 제 k L-스캔펄스의 파형도.
도 7a 및 7b는 종래와 본 발명의 공통전압 리플을 비교하여 나타내는 파형도.
이하, 본 발명의 실시 예에 따른 액정 표시장치 및 그 구동방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 액정 표시장치를 나타낸 구성도이다.
도 1에 도시된 액정 표시장치는 액정패널(1), 타이밍 컨트롤러(4), 데이터 구동부(6), 지연부(5), 제 1 게이트 구동부(2), 및 제 2 게이트 구동부(3)를 구비한다. 그리고 제 1 및 제 2 게이트 구동부(2, 3)는 액정패널(1)에 내장된다.
액정패널(1)은 다수의 게이트 라인(GL1 내지 GLn)과 다수의 데이터 라인(DL1 내지 DLm)을 구비한다. 다수의 게이트 라인(GL1 내지 GLn)과 다수의 데이터 라인(DL1 내지 DLm)은 각 화소영역을 정의한다. 각 화소영역은 박막 트랜지스터(Thin Film Transistor;이하 TFT)와, TFT와 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 TFT와 접속된 화소전극과, 화소전극과 함께 액정에 전계를 인가하는 공통전극을 구비한다. TFT는 각 게이트 라인(GLi, i=1~n)의 양측에서 공급되는 스캔펄스(LGS, RGS)에 응답하여 각 데이터 라인(DLj,j=1~m)으로부터의 영상신호를 화소전극에 공급한다. 액정 커패시터(Clc)는 화소전극에 공급된 영상신호와 공통전극에 공급된 공통전압(Vcom)의 차전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)와 병렬로 접속되어 액정 커패시터(Clc)에 충전된 전압이 다음 영상신호가 공급될 때까지 유지되게 한다.
타이밍 컨트롤러(4)는 데이터 구동부(6), 제 1 게이트 구동부(2) 및 제 2 게이트 구동부(3)의 구동타이밍을 제어한다. 구체적으로, 타이밍 컨트롤러(4)는 외부로부터 입력되는 동기신호 즉, 수평 동기신호, 수직 동기신호, 도트 클럭, 데이터(HSync, VSync, DCLK, DE)를 이용하여 다수의 게이트 제어신호 및 다수의 데이터 제어신호(DCS)를 생성하여 출력한다.
다수의 게이트 제어신호는 클럭펄스와 게이트 구동부(2, 3)의 구동 시작을 지시하는 게이트 스타트 펄스(GSP)를 포함한다. 클럭펄스는 위상차를 갖는 다수의 클럭펄스, 예를 들면 2상, 3상, 4상, 6상 등의 클럭펄스를 포함한다. 이하에서는 6상 클럭펄스(CLK1 내지 CLK6)만을 예를 들어 설명하기로 한다.
다수의 데이터 제어신호(DCS)는 데이터 구동부(6)의 출력기간을 제어하는 소스 출력 인에이블(SOE; Source Output Enable), 데이터 샘플링의 시작을 지시하는 소스 스타트 펄스(SSP; Source Start Pulse), 데이터의 샘플링 타이밍을 제어하는 소스 쉬프트 클럭(SSC; Source Shift Clock), 데이터의 전압 극성을 제어하는 극성 제어 신호 등을 포함한다. 타이밍 컨트롤러(4)는 이러한 데이터 제어신호(DCS)를 데이터 구동부(6)에 공급한다. 또한, 타이밍 컨트롤러(4)는 영상 데이터(RGB)를 액정패널(1) 구동에 맞게 정렬하여 데이터 구동부(6)에 공급한다.
데이터 구동부(6)는 타이밍 컨트롤러(4)의 데이터 제어신호(DCS)에 따라 타이밍 컨트롤러(4)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 영상신호로 변환하고 변환된 영상신호를 데이터 라인(DL1 내지 DLm)으로 공급한다. 구체적으로 데이터 구동부(6)는 1 수평 기간(H)에서 타이밍 컨트롤러(4)로부터의 소스 스타트 펄스를 소스 쉬프트 클럭에 따라 쉬프트시키면서 순차적인 샘플링 신호를 생성한다. 그리고 데이터 구동부(6)는 샘플링 신호에 응답하여 타이밍 컨트롤러(4)의 영상 데이터(Data)를 순차적으로 래치한다. 데이터 구동부(6)는 1 수평기간(H)에서 순차적으로 래치된 한 가로 라인분의 영상 데이터(Data)를 다음 수평기간에서 병렬로 래치하여 영상신호로 변환하고, 이를 데이터 라인(DL1 내지 DLm)으로 공급한다.
지연부(5)는 타이밍 컨트롤러(4)로부터의의 게이트 제어신호(GCS)를 지연시켜서 출력한다.
제 1 게이트 구동부(2)는 타이밍 컨트롤러(4)의 게이트 제어신호(GCS)에 따라 제 1 스캔펄스 즉, L-스캔펄스(LGS)를 생성해서 게이트 라인들(GL1 내지 GLn)의 일측, 예를 들어 좌측에 공급한다.
제 2 게이트 구동부(3)는 지연부(5)로부터 지연된 게이트 제어신호에 따라 L-스캔펄스(LGS)보다 지연된 제 2 스캔펄스 즉, R-스캔펄스(RGS)를 생성해서 게이트 라인(GL1 내지 GLn)의 타측, 예를들어 우측에 공급한다. 이에따라, 각 게이트 라인(GLi, i=1~n)에서 L-스캔펄스(LGS) 및 R-스캔펄스(RGS)의 출력 시간이 서로 다르게 분산됨으로써 피크성 공통전압 리플을 감소시킬 수 있다.
도 2는 도 1에 도시된 지연부의 상세회로도이다.
도 2에 도시된 지연부(5)는 다수의 지연저항(R1 내지 R7)과 다수의 지연커패시터(C1 내지 C7)를 구비한다.
지연부(5)는 타이밍 컨트롤러(4)로부터 제 1 내지 제 6 클럭펄스(CLK 내지 CLK6) 및 게이트 스타트 펄스(GSP)를 공급받는다. 이때, 각 지연저항(R1 내지 R7)은 제 1 내지 제 6 클럭펄스(CLK 내지 CLK6) 및 게이트 스타트 펄스(GSP)가 공급되는 각 신호라인과 직렬로 접속된다. 그리고 지연부(5)의 각 지연커패시터(C1 내지 C7)는 제 1 내지 제 6 클럭펄스(CLK 내지 CLK6) 및 게이트 스타트 펄스(GSP)가 공급되는 각 신호라인과 병렬로 접속된다.
제 1 내지 제 6 클럭펄스(CLK 내지 CLK6)는 제 1 내지 제 6 클럭펄스(CLK 내지 CLK6) 각각의 신호라인과 접속된 지연저항(R1 내지 R6) 및 지연커패시터(C1 내지 C6)의 시정수(RC)에 따라 지연된다. 구체적으로 지연부(6)는 지연저항(R1 내지 R6) 및 지연커패시터(C1 내지 C6)의 시정수(RC)에 따라 제 1 내지 제 6 클럭펄스(CLK 내지 CLK6)의 상승 및 하강시간이 지연된 지연클럭펄스들(MCLK1 내지 MCLK6)을 출력한다.
마찬가지로 지연부(6)는 제 7 지연저항(R7) 및 제 7 지연커패시터(C7)의 시정수(RC)에 따라 게이트 스타트 펄스(GSP)을 지연시켜서 지연 게이트 스타트 펄스(MGSP)를 출력한다.
이때, 각 지연저항(R1 내지 R7)의 저항값은 모두 같고, 각 지연커패시터(C1 내지 C7)의 커패시턴스 값도 모두 같다. 따라서 제 1 내지 제 6 클럭펄스들(CLK 내지 CLK6)는 동일한 시정수(RC)에 따라 각각 동일한 시간 지연된다.
이러한 지연부(5)는 타이밍 컨트롤러(4) 또는 액정패널(1)에 내장될 수 있다.
도 3는 도 1에 도시된 제 1 및 제 2 게이트 구동부를 나타낸 구성도이다.
제 1 게이트 구동부는 게이트 라인(GL1 내지 GLn)의 일측, 예를 들어 좌측에 L-스캔펄스(LGS)를 공급하고, 제 2 게이트 구동부(3)는 게이트 라인(GL1 내지 GLn)의 타측, 예를 들어 우측에 R-스캔펄스(RGS)를 공급한다.
제 1 게이트 구동부(2)는 타이밍 컨트롤러(4)로부터의 클럭펄스(CLK1 내지 CLK6) 및 게이트 스타트 펄스(GSP)에 응답하여 다수개의 L-스캔펄스(LGS1 내지 LGSn)를 순차적으로 출력한다. L-스캔펄스(LGS1 내지 LGSn) 각각은 3 수평 기간(3H)씩 인에이블 되고, 전단 스캔펄스와 전반부의 1 수평 기간(H)이 중첩되고 후단 스캔펄스와 후반부의 1 수평 기간(H)이 중첩된다. 그리고 L-스캔펄스(LGS1 내지 LGSn)는 서로 1 수평 기간(H)씩 지연되어 출력된다.
제 1 게이트 구동부(2)는 서로 종속적으로 연결된 제 1 내지 제 n 스테이지(ST1 내지 STn), 그리고 제 1 내지 제 3 더미 스테이지(STn+1, STn+2, STn+3)를 구비한다. 여기서, 각 스테이지들(ST1 내지 STn+3)은 하나씩의 L-스캔펄스(LGS1 내지 LGSn+3)를 출력하며, 이때 상기 제 1 스테이지(ST1)부터 제 3 더미 스테이지(BSTn+3)까지 차례로 L-스캔펄스(LGS1 내지 LGSn+3)를 출력한다. 여기서, 제 1 내지 제 n 스테이지(ST1 내지 STn)로부터 출력된 L-스캔펄스들(LGS1 내지 LGSn)은 게이트 라인(GL1 내지 GLn)의 좌측에 공급되어, 게이트 라인(GL1 내지 GLn)을 순차적으로 스캐닝하게 된다.
제 1 게이트 구동부(2)의 전체 스테이지(ST1 내지 STn+3)는 게이트 하이 전압 및 게이트 로우 전압(VDD, VSS) 그리고 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)중 한 개의 클럭펄스를 인가받는다. 여기서, 게이트 하이 전압(VDD)은 정극성의 직류전압원을 의미하며, 게이트 로우 전압(VSS)은 부극성의 전압원을 의미한다.
도 2는 타이밍 컨트롤러에서 출력되는 클럭펄스의 파형도이다.
도 2에 도시된 클럭펄스는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)를 포함한다.
클럭펄스(CLK1 내지 CLK6) 각각은 3 수평 기간(3H)동안 인에이블된다. 그리고 클럭펄스(CLK1 내지 CLK6)는 서로 1 수평 기간(H)씩 지연되어 출력된다. 구체적으로, 제 2 클럭펄스(CLK2)는 제 1 클럭펄스(CLK1)보다 1 수평 기간(H) 위상지연되어 출력된다. 제 3 클럭펄스(CLK3)는 제 2 클럭펄스(CLK2)보다 1 수평 기간(H) 위상지연되어 출력된다. 제 4 클럭펄스(CLK4)는 제 3 클럭펄스(CLK3)보다 1 수평 기간(H) 위상지연되어 출력된다. 제 5 클럭펄스(CLK5)는 제 4 클럭펄스(CLK4)보다 1 수평 기간(H) 위상지연되어 출력된다. 제 6 클럭펄스(CLK6)는 제 5 클럭펄스(CLK5)보다 1 수평 기간(H) 위상지연되어 출력된다. 제 1 클럭펄스(CLK1)는 제 6 클럭펄스(CLK6)보다 1 수평 기간(H) 위상지연되어 출력된다.
여기서, 제 1 게이트 구동부(2)에 구비된 스테이지들(ST1 내지 STn+3) 중 가장 상측에 위치한 제 1 스테이지(ST1)는 게이트 스타트 펄스(GSP)를 추가적으로 공급받는다.
게이트 스타트 펄스(GSP)는 각 클럭펄스(CLK1 내지 CLK6)보다 더 앞서 공급된다. 또한, 게이트 스타트 펄스(GSP)는 한 프레임에 한 번만 출력된다. 즉, 매 프레임마다 게이트 스타트 펄스(GSP)가 가장 먼저 공급된 후, 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)가 순차적으로 공급되며, 또한 순환하면서 공급된다. 즉, 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 공급된 후, 다시 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 공급된다. 여기서, 제 6 클럭펄스(CLK6)와 게이트 스타트 펄스(GSP)를 서로 동기시켜 공급될 수도 있다. 이때는 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6) 중 제 6 클럭펄스(CLK6)가 가장 먼저 공급된다.
이러한 제 1 게이트 구동부(2)의 동작을 상세히 설명하면 다음과 같다.
제 1 스테이지(ST1)는 타이밍 컨트롤러(4)로부터의 게이트 스타트 펄스(GSP)에 응답하여 인에이블된다. 이어서, 인에이블된 제 1 스테이지(ST1)는 제 1 클럭펄스(CLK1)를 공급받아 제 1 L-스캔펄스(LGS1)를 출력하고, 이를 제 1 게이트 라인(GL1)과 제 2 스테이지(ST2)에 공급한다.
제 2 스테이지(ST2)는 상기 제 1 L-스캔펄스(LGS1)에 응답하여 인에이블된다. 이어서, 인에이블된 제 2 스테이지(ST2)는 제 2 클럭펄스(CLK2)를 공급받아 제 2 L-스캔펄스(LGS2)를 출력하고, 이를 제 2 게이트 라인(GL2)과 제 3 스테이지(ST3)에 공급한다.
제 3 스테이지(ST3)는 상기 제 2 L-스캔펄스(LGS2)에 응답하여 인에이블된다. 이어서, 인에이블된 제 3 스테이지(ST3)는 제 3 클럭펄스(CLK3)를 공급받아 제 3 L-스캔펄스(LGS3)를 출력하고, 이를 제 3 게이트 라인(GL3)과 제 4 스테이지(ST4)에 공급한다.
제 4 스테이지(ST4)는 상기 제 3 L-스캔펄스(LGS3)에 응답하여 인에이블된다. 이어서, 인에이블된 상기 제 4 스테이지(ST4)는 제 4 클럭펄스(CLK4)를 입력받아 제 4 L-스캔펄스(LGS4)를 출력하고, 이를 제 4 게이트 라인(GL4)과 제 5 스테이지(ST5) 및 제 1 스테이지(ST1)에 함께 공급한다.
제 5 스테이지(ST5)는 상기 제 4 L-스캔펄스(LGS4)에 응답하여 인에이블된다. 상기 제 1 스테이지(ST1)는 상기 제 4 L-스캔펄스(LGS4)에 응답하여 디스에이블되고, 게이트 로우 전압(VSS)을 제 1 게이트 라인(GL1)에 공급한다. 이어서, 인에이블된 제 5 스테이지(ST5)는 제 5 클럭펄스(CLK5)를 입력받아 제 5 L-스캔펄스(LGS5)를 출력하고, 이를 제 5 게이트 라인(GL5)과 제 6 스테이지(ST6) 및 제 2 스테이지(ST2)에 함께 공급한다.
제 6 스테이지(ST6)는 상기 제 5 L-스캔펄스(LGS5)에 응답하여 인에이블된다. 상기 제 2 스테이지(ST2)는 상기 제 5 L-스캔펄스(LGS5)에 응답하여 디스에이블되고, 게이트 로우 전압(VSS)을 제 2 게이트 라인(GL2)에 공급한다. 이어서, 상기 인에이블된 제 6 스테이지(ST6)는 제 6 클럭펄스(CLK6)를 입력받아 제 6 L-스캔펄스(LGS6)를 출력하고, 이를 제 6 게이트 라인(GL6)과 제 7 스테이지(ST7) 및 제 3 스테이지(ST2)에 함께 공급한다.
이와 같은 방식으로, 제 7 내지 제 n 스테이지(STn)까지 순차적으로 제 7 내지 제 n L-스캔펄스(LGS7 내지 LGSn)를 출력하고, 이들을 각각 제 7 내지 제 n 게이트 라인(GL7 내지 GLn)에 순차적으로 공급한다.
제 1 더미 스테이지(STn+1)는 제 n-2 스테이지(미도시)에 제 n+1 L-스캔펄스(LGSn+1)를 공급하는 역할을 한다. 제 2 더미 스테이지(STn+2)는 제 n-1 스테이지(STn-1)에 제 n+2 L-스캔펄스(LGSn+2)를 공급하는 역할을 한다. 제 3 더미 스테이지(STn+3)는 제 n 스테이지(STn)에 제 n+3 L-스캔펄스(LGSn+3)를 공급하는 역할을 한다. 즉, 상기 제 1 내지 제 3 더미 스테이지(STn+1 내지 BSTn+3)로부터 출력된 제 n+1 내지 제 n+3 L-스캔펄스(LGSn+1 내지 LGSn+3)는 게이트 라인들(GL1 내지 GLn)에는 공급되지 않으며, 단지 상기 제 n-2 내지 제 n 스테이지(STn)가 디스에이블되어 게이트 로우 전압(VSS)을 출력할 수 있도록 하는 더미 출력이다.
제 2 게이트 구동부(3)는 제 1 게이트 구동부(2)에서 입력받는 클럭펄스(CLK1 내지 CLK6)대신 지연클럭펄스(MCLK1 내지 MCLK6)들을 공급받고, 제 1 게이트 구동부(2)에서 입력받는 게이트 스타트 펄스(GSP) 대신 지연 게이트 스타트 펄스(MGSP)를 공급받는다.
제 2 게이트 구동부(3)는 제 1 게이트 구동부(2)와 동일한 구성을 갖는다. 따라서, 제 2 게이트 구동부(3)의 동작순서는 전술한 제 1 게이트 구동부(2)의 그것과 동일하다. 다시 말해, 제 2 게이트 구동부(3)는 제 1 게이트 구동부(2)와 같은 구동방법으로 지연클럭펄스(MCLK1 내지 MCLK6) 및 지연 게이트 스타트 펄스(MGSP)에 응답하여 다수개의 R-스캔펄스(RGS1 내지 RGSn)를 순차적으로 출력하여 게이트 라인(GL1 내지 GLn)에 공급한다.
제 2 게이트 구동부(3)는 지연클럭펄스(MCLK1 내지 MCLK6)가 클럭펄스(CLK1 내지 CLK6)보다 지연됨에 따라 L-스캔펄스(LGS1 내지 LGSn)보다 지연된 R-스캔펄스(RGS1 내지 RGSn)를 출력한다. 구체적으로 R-스캔펄스(RGS1 내지 RGSn)는 L-스캔펄스(LGS1 내지 LGSn)보다 상승 및 하강 시간이 지연된다. 또한, R-스캔펄스(RGS1 내지 RGSn)는 L-스캔펄스(LGS1 내지 LGSn)보다 상승 및 하강 시점이 지연시간(D)만큼식 위상 지연된다.
이하, 각 L-스캔펄스(LGS1 내지 LGSn)보다 지연되어 출력되는 R-스캔펄스들(RGS1 내지 RGSn)을 상세히 설명하면 다음과 같다.
도 5는 제 1 및 제 2 게이트 구동부의 출력파형도이다.
도 5에 도시된 제 2 L-스캔펄스(LGS2)는 제 1 L-스캔펄스(LGS1)보다 1 수평 기간(H) 위상 지연되어 출력된다. 제 3 L-스캔펄스(LGS3)는 제 2 L-스캔펄스(LGS2)보다 1 수평 기간(H) 위상 지연되어 출력된다.
제 2 R-스캔펄스(RGS2)는 제 1 R-스캔펄스(RGS1)보다 1 수평 기간(H) 위상 지연되어 출력된다. 제 3 R-스캔펄스(RGS3)는 제 2 R-스캔펄스(RGS2)보다 1 수평 기간(H) 위상 지연되어 출력된다.
한편, 제 1 R-스캔펄스(RGS1)는 제 1 L-스캔펄스(LGS1)보다 지연시간(D)만큼 위상 지연되어 출력된다. 따라서, 제 2 R-스캔펄스(RGS2)는 제 2 L-스캔펄스(LGS2)보다 지연시간(D)만큼 위상 지연되어 출력되고, 제 3 R-스캔펄스(RGS3)는 제 3 L-스캔펄스(LGS3)보다 지연시간(D)만큼 위상 지연되어 출력된다.
마찬가지로 제 3 R-스캔펄스(RGS3)이후에 출력되는 제 4 내지 제 n R-스캔펄스들(RGS4 내지 RGSn)은 마찬가지로 제 4 내지 제 n L-스캔펄스들(LGS4 내지 LGSn)보다 각각 지연시간(D)만큼 위상 지연되어 출력된다.
여기서 지연시간(D)은 1 수평 기간(H)보다 작은 것이 바람직 하다.
도 6은 제 k R-스캔펄스 및 제 k L-스캔펄스의 파형도이다.
도 5에 도시된 파형은 이상적인 R-스캔펄스 및 L-스캔펄스의 파형이다. 하지만, 게이트 라인(GL1 내지 GLn)은 그 길이에 따라 저항 및 커패시턴스 성분도 증가하게 된다. 따라서 R-스캔펄스 및 L-스캔펄스의 파형에서 왜곡이 발생한다. 구체적으로, 도 6에 도시한 바와 같이, 제 k L-스캔펄스(LGSk)는 상승 시간(RT1)과 하강 시간(FT1)이 증가하게 되어 지연된다. 같은 원리로, 상기 지연부(5)는 지연저항(R1 내지 R6) 및 지연커패시터(C1 내지 C6)의 저항 및 커패시턴스값에 따라 제 1 내지 제 6 클럭펄스들(CLK 내지 CLK6)을 지연시켜서 지연클럭펄스들(MCLK1 내지 MCLK6)을 출력한다. 따라서, 지연된 지연클럭펄스들(MCLK1 내지 MCLK6)에 의해 R-스캔펄스(RGS1 내지 RGSn)도 영향을 받게 된다. 즉, 제 k R-스캔펄스(RGSk)의 상승시간(RT2)은 제 k L-스캔펄스(LGSk)의 상승시간(RT1)보다 길어진다. 마찬가지로 제 k R-스캔펄스(RGSk)의 하강시간(FT2)도 제 k L-스캔펄스(LGSk)의 상승시간(FT1)보다 길어진다. 그리고 제 k R-스캔펄스(RGSk)가 상승하는 시점은 제 k L-스캔펄스(LGSk)가 상승하는 시점보다 지연시간(D)만큼 위상지연된다.
이와 같이, 본 발명에 따른 액정 표시장치 및 그 구동방법은 제 1 게이트 구동부의 L-스캔펄스(LGS)와 제 2 게이트 구동부의 R-스캔펄스(RGS)가 상승 및 하강 시점을 다르게 한다. 또한, 각 R-스캔펄스(RGS) 및 L-스캔펄스(LGS)의 상승 및 하강 시간을 다르게 한다. 따라서 게이트 라인(GL1 내지 GLn)의 양측에서 공급되는 스캔펄스(LGS, RGS)의 시간 차이로 인해 공통전압의 리플을 감소시킬 수 있다.
도 7a 및 7b는 종래와 본 발명의 공통전압 리플을 비교하여 나타내는 파형도이다.
구체적으로 도 7a 및 도 7b는 공통전압 리플 특히, 피크성 리플을 비교하여 나타낸 시뮬레이션 파형이다.
도 7a 및 7b를 참조하면, 도 7a에 도시된 종래의 공통전압의 피크성 리플에 비해서 도 7b에 도시된 본 발명에 따른 공통전압의 피크성 리플이 스캔펄스(LGS, RGS)의 시간 차이에 의해 감소된 것을 알 수 있다.
이와 같이, 본 발명에 따른 액정 표시장치 및 그 구동방법은 게이트 라인(GL1 내지 GLn)의 양측에서 공급되는 스캔펄스(LGS, RGS)의 시간 차이로 인해 공통전압의 피크성 리플을 감소시킬 수 있다. 그리고 공통전압의 피크성 리플을 감소시킴으로써 특정 영상에서 화면이 왜곡되는 수평 크로스 토크를 해결할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1: 액정패널 2: 제 1 게이트 구동부
3: 제 2 게이트 구동부 4: 타이밍 컨트롤러
5: 지연부 6: 데이터 구동부

Claims (8)

  1. 액정패널의 데이터 라인을 구동하는 데이터 구동부;
    다수의 게이트 제어신호를 출력하는 타이밍 컨트롤러;
    상기 다수의 게이트 제어신호를 지연시켜 출력하는 지연부;
    상기 다수의 게이트 제어신호에 따라 제 1 스캔펄스를 상기 액정패널의 게이트 라인의 일측에 공급하는 제 1 게이트 구동부; 및
    상기 지연된 다수의 게이트 제어신호에 따라 상기 제 1 스캔펄스보다 지연된 제 2 스캔펄스를 상기 게이트 라인의 타측에 공급하는 제 2 게이트 구동부를 구비한 것을 특징으로 하는 액정 표시장치.
  2. 제 1 항에 있어서,
    상기 제 2 스캔펄스의 상승 및 하강시간은 상기 제 1 스캔펄스의 상승 및 하강시간보다 긴 것을 특징으로 하는 액정 표시장치.
  3. 제 1 항에 있어서,
    상기 지연부는
    상기 다수의 게이트 제어신호의 지연시간이 같아지도록 저항값이 같은 복수의 저항과 커패시턴스값이 같은 복수의 커패시터를 구비한 것을 특징으로 하는 액정 표시장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 게이트 구동부는 상기 액정패널에 내장되는 것을 특징으로 하는 액정 표시장치.
  5. 제 4 항에 있어서,
    상기 지연부는 액정패널에 내장되는 것을 특징으로 하는 액정 표시장치.
  6. 다수의 게이트 제어신호를 출력하는 단계;
    상기 다수의 게이트 제어신호를 지연시켜 출력하는 단계;
    상기 다수의 게이트 제어신호에 따라 제 1 스캔펄스를 액정패널의 게이트 라인의 일측에 공급하는 단계; 및
    상기 지연된 다수의 게이트 제어신호에 따라 상기 제 1 스캔펄스보다 지연된 제 2 스캔펄스를 상기 게이트 라인의 타측에 공급하는 단계를 포함하는 것을 특징으로 하는 액정 표시장치의 구동방법.
  7. 제 6 항에 있어서,
    상기 제 2 스캔펄스를 상기 게이트 라인의 타측에 공급하는 단계는
    상기 제 2 스캔펄스의 상승 및 하강시간이 상기 제 1 스캔펄스의 상승 및 하강시간보다 길게 출력하는 것을 특징으로 하는 액정 표시장치의 구동방법.
  8. 제 6 항에 있어서,
    상기 다수의 게이트 제어신호를 지연시켜 출력하는 단계는
    저항값이 같은 다수의 저항과 커패시턴스값이 같은 다수의 커패시터를 구비해서 상기 다수의 게이트 제어신호의 지연시간이 같도록 출력하는 것을 특징으로 하는 액정 표시장치의 구동방법.
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