KR20110078750A - 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 동작 방법은 저장되는 데이터에 따라 프로그램 루프에 의해 문턱전압이 제1 레벨, 제2 레벨 또는 제3 레벨로 달라지는 메모리 셀들이 제공되는 단계와, 메모리 셀들로 저장되기 위한 데이터가 수신되는 단계와, 수신된 데이터에 제1 내지 제3 레벨들의 문턱전압들에 각각 대응하는 제1 내지 제3 데이터가 포함되었는지를 판단하는 단계, 및 제1 내지 제3 데이터 중에서, 수신된 데이터에 포함되지 않은 데이터를 저장하기 위한 프로그램 루프를 생략하고, 수신된 데이터에 포함된 데이터들을 저장하기 위한 프로그램 루프만을 실시하는 단계를 포함한다.
메모리 셀, 문턱전압, 프로그램, 검증 동작

Description

반도체 메모리 장치의 동작 방법{Method for operating of a semiconductor memory apparatus}
본 발명은 반도체 메모리 장치의 동작 방법에 관한 것으로, 특히 데이터를 저장하기 위한 반도체 메모리 장치의 동작 방법에 관한 것이다.
일반적인 반도체 메모리 장치에서는 하나의 메모리 셀에 1비트의 데이터가 저장된다. 하지만, NAND 플래시 메모리 장치에서 하나의 메모리 셀에 2비트의 데이터를 저장하여 저장 용량을 증가시키고, 집적도를 높이는 효과를 얻을 수 있다.
메모리 셀에 저장된 데이터에 따라 메모리 셀의 문턱전압이 달라진다. 메모리 셀에 1비트의 데이터가 저장되는 경우, 문턱전압이 0V보다 낮으면 '1' 데이터가 저장된 것으로 판단하고, 문턱전압이 0V보다 높으면 '0'데이터가 저장된 것으로 판단한다.
한편, 메모리 셀에 2비트의 데이터가 저장되는 경우, 저장되는 데이터에 따라 메모리 셀의 문턱전압 레벨이 달라진다. 예를 들어, 메모리 셀의 문턱전압이 0V 보다 낮으면 '11' 데이터가 저장된 것으로 판단한다. 메모리 셀의 문턱전압이 제1 레벨(PV1; 0.2V 내지 0.8V)에 해당하면 '01'데이터가 저장된 것으로 판단한다. 메모리 셀의 문턱전압이 제2 레벨(PV2; 1.4V 내지 1.1V)에 해당하면 '10'데이터가 저장된 것으로 판단한다. 메모리 셀의 문턱전압이 제3 레벨(PV3; 2.8V 내지 3.4V)에 해당하면 '00'데이터가 저장된 것으로 판단한다.
저장되는 데이터에 따라 메모리 셀들의 문턱전압들을 서로 다른 3개의 레벨들로 각각 상승시키기 위해서는 각각의 레벨들을 위한 제1 내지 제3 프로그램 루프들이 실시되어야 한다. 하지만, 메모리 셀들에 저장하기 위하여 수신된 데이터에 문턱전압의 특정 레벨에 대응하는 데이터가 포함되어 있지 않을 수 있다. 예를 들어, 제1 레벨의 문턱전압에 대응하는 '01'데이터가 포함되어 있지 않더라도, 문턱전압을 제1 레벨로 상승시키기 위해 실시되는 제1 프로그램 루프가 적어도 1회 이상 실시되어야 한다. 이는, 프로그램 루프를 실시하기 전에, 수신된 데이터에 '01'데이터가 포함되었는지를 파악할 수 없으며, 제1 프로그램 루프를 실시해야만 제2 프로그램 루프로 넘어갈 수 있기 때문이다. 이로 인해, 불필요한 프로그램 루프가 실시되어야 하며, 데이터를 저장하는데 소요되는 시간이 증가하게 된다. 결국, 소자의 동작 속도가 느려지게 된다.
본 발명의 실시예는 데이터를 저장하는데 소요되는 시간을 단축시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 저장되는 데이터에 따라 프로그램 루프에 의해 문턱전압이 제1 레벨, 제2 레벨 또는 제3 레벨로 달라지는 메모리 셀들이 제공되는 단계와, 메모리 셀들로 저장되기 위한 데이터가 수신되는 단계와, 수신된 데이터에 제1 내지 제3 레벨들의 문턱전압들에 각각 대응하는 제1 내지 제3 데이터가 포함되었는지를 판단하는 단계, 및 제1 내지 제3 데이터 중에서, 수신된 데이터에 포함되지 않은 데이터를 저장하기 위한 프로그램 루프를 생략하고, 수신된 데이터에 포함된 데이터들을 저장하기 위한 프로그램 루프만을 실시하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 저장되는 데이터에 따라 프로그램 루프에 의해 문턱전압이 제1 레벨, 제2 레벨 또는 제3 레벨로 달라지는 메모리 셀들이 제공되는 단계와, 메모리 셀들로 저장되기 위한 데이터가 수신되는 단계와, 수신된 데이터에 제1 내지 제3 레벨들의 문턱전압들에 각각 대응하는 제1 내지 제3 데이터가 포함되었는지를 판단하는 단계와, 및 제1 내지 제3 데이터 중에서, 수신된 데이터에 포함되지 않은 데이터의 저장 여부를 확인하기 위한 프로그램 검증 동작을 생략하고, 수신된 데이터에 포함된 데이터들을 저장하기 위한 프로그램 루프만을 실시하는 단계를 포함한다.
수신된 데이터에 제1 및 제2 데이터가 포함된 경우, 제1 데이터를 메모리 셀에 저장하기 위한 제1 프로그램 루프와, 제2 데이터를 메모리 셀에 저장하기 위한 제2 프로그램 루프에 의해 메모리 셀들로 수신된 데이터를 저장하는 동작이 완료된다.
제1 프로그램 루프에서 제1 데이터를 저장하기 위하여 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 제1 데이터의 저장 여부를 검출하기 위한 제1 검증 동작이 반복 실시되고, 제2 프로그램 루프에서 제2 데이터를 저장하기 위하여 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 제2 데이터의 저장 여부를 검출하기 위한 제2 검증 동작이 반복 실시될 수 있다.
제2 프로그램 루프에서 제1 검증 동작이 더 실시될 수도 있다.
제1 프로그램 루프가 허용된 최대 횟수까지 실시되기 전에 제2 프로그램 루프가 시작되고, 제1 프로그램 루프가 종료되기 전까지 제2 프로그램 루프에서 제1 검증 동작이 더 실시될 수 있다.
제1 프로그램 루프 또는 제2 프로그램 루프의 프로그램 동작에서 프로그램 전압을 제1 스텝 전압만큼씩 상승시키면서 프로그램 동작을 반복 실시하며, 제1 프로그램 루프의 허용된 최대 횟수 이내에서 제1 데이터의 저장이 완료되면 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시킨 후 제2 프로그램 루프를 실시할 수 있다.
수신된 데이터에 제1 및 제3 데이터가 포함된 경우, 제1 데이터를 메모리 셀에 저장하기 위한 제1 프로그램 루프와, 제3 데이터를 메모리 셀에 저장하기 위한 제3 프로그램 루프에 의해 메모리 셀들로 수신된 데이터를 저장하는 동작이 완료된다.
제1 프로그램 루프에서 제1 데이터를 저장하기 위하여 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 제1 데이터의 저장 여부를 검출하기 위한 제1 검증 동작이 반복 실시되고, 제3 프로그램 루프에서 제3 데이터를 저장하기 위하여 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 제3 데이터의 저장 여부를 검출하기 위한 제3 검증 동작이 반복 실시될 수 있다.
제3 프로그램 루프에서 제1 검증 동작이 더 실시될 수 있다.
제1 프로그램 루프 또는 제3 프로그램 루프의 프로그램 동작에서 프로그램 전압을 제1 스텝 전압만큼씩 상승시키면서 프로그램 동작을 반복 실시하며, 제1 프로그램 루프의 허용된 최대 횟수 이내에서 제1 데이터의 저장이 완료되면 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시킨 후 제3 프로그램 루프를 실시할 수 있다.
수신된 데이터에 제2 및 제3 데이터가 포함된 경우, 제2 데이터를 메모리 셀에 저장하기 위한 제2 프로그램 루프와, 제3 데이터를 메모리 셀에 저장하기 위한 제3 프로그램 루프에 의해 메모리 셀들로 수신된 데이터를 저장하는 동작이 완료된다.
제2 프로그램 루프에서 제2 데이터를 저장하기 위하여 메모리 셀들에 프로그 램 전압을 인가하는 프로그램 동작과 제2 데이터의 저장 여부를 검출하기 위한 제2 검증 동작이 반복 실시되고, 제3 프로그램 루프에서 제3 데이터를 저장하기 위하여 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 제3 데이터의 저장 여부를 검출하기 위한 제3 검증 동작이 반복 실시될 수 있다.
제3 프로그램 루프에서 제2 검증 동작이 더 실시될 수도 있다.
제2 프로그램 루프가 허용된 최대 횟수까지 실시되기 전에 제3 프로그램 루프가 시작되고, 제2 프로그램 루프가 종료되기 전까지 제3 프로그램 루프에서 제2 검증 동작이 더 실시될 수 있다.
제2 프로그램 루프 또는 제2 프로그램 루프의 프로그램 동작에서 프로그램 전압을 제1 스텝 전압만큼씩 상승시키면서 프로그램 동작을 반복 실시하며, 제2 프로그램 루프의 허용된 최대 횟수 이내에서 제2 데이터의 저장이 완료되면 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시킨 후 제3 프로그램 루프를 실시할 수 있다.
데이터들을 저장하기 위한 프로그램 루프를 실시하기 전에, 제2 데이터 또는 제3 데이터가 저장되는 메모리 셀들의 문턱전압을 제1 레벨보다 높은 레벨까지 상승시키기 위한 프로그램 루프를 실시하는 단계를 더 포함할 수 있다.
본 발명의 실시예는 메모리 셀에 저장되는 데이터에 따라 불필요한 프로그램 동작 및 프로그램 검증 동작을 생략함으로써, 데이터를 저장하는데 소요되는 시간 을 단축시킬 수 있다. 이에 따라 동작 속도를 향상시킬 수 있다.
또한, 데이터를 저장하기 위하여 메모리 셀에 인가되는 프로그램 전압의 상승폭을 조절함으로써 데이터를 저장하는데 소요되는 시간을 보다 더 단축시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 어레이(110), 제어 회로(120), 전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 열선택기(160), 입출력 회로(170), 그리고 패스/페일 회로(180)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 2에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 페이지로 구성된 다. 각각의 페이지는 복수의 메모리 셀로 구성된다. NAND 플래시 메모리 장치에서, 메모리 블록은 소거의 단위이고, 페이지는 동일한 워드라인에 연결된 메모리 셀들(Ca0, Cb0, Cc0, Cd0)로 이루어지며, 읽기 또는 쓰기의 단위이다.
한편, 각각의 메모리 블록은 복수의 메모리 스트링들(ST1 내지 ST4)을 포함한다. 도 2에는 그 중 네개의 메모리 스트링들(ST1 내지 ST4)이 도시되어 있다. 각각의 메모리 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 연결된다. 메모리 스트링들(ST1 내지 ST4)은 각각 대응하는 비트 라인(BL1 내지 BL4)과 공통 소스 라인(CSL) 사이에 연결된다.
제어부(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(150a 내지 150d)을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어부(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어부(120)는 패스/페일 체크 회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 그 이후의 동작을 제어한다. 구체적인 동작은 후술하 기로 한다.
전압 공급 회로(130, 140)는 제어부(120)의 신호(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램, 소거 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 스트링들(ST1 내지 ST4)로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(Vpgm, Vpass, Vpv1, Vpv2, Vpv3)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1 내지 ST4)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BL4)과 각각 연결되는 페이지 버퍼들(150a 내지 150d)을 포함한다. 제어부(120)의 제어 신호들(PB SIGNALS)에 응답하여 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼들(150a 내지 150d)은 메모리 셀들(Ca0, Cb0, Cc0, Cd0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BL4)을 프리차지 하거나, 비트라인들(BL1 내지 BL4)의 전압 변화에 따라 검출된 메모리 셀들(Ca0, Cb0, Cc0, Cd0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼(150)는 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BL4)의 전압을 조절하고, 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 저장된 데이터를 검출한다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼들(150a 내지 150d)을 선택한다.
입출력 회로(170)는 외부로부터 입력된 데이터를 페이지 버퍼들(150a 내지 150d)로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼들(150a 내지 150d)에 차례대로 입력하면 페이지 버퍼들(150a 내지 150d)은 입력된 데이터를 내부 래치에 저장한다. 또한, 입출력 회로(170)는 페이지 버퍼들(150a 내지 150d)로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 메모리 셀들에 데이터를 저장하기 위하여, 즉 선택된 메모리 셀들의 문턱전압을 높이기 위하여, 선택된 워드라인에 프로그램 전압(Vpgm)을 인가한 후 실시되는 프로그램 검증 동작에서 선택된 메모리 셀들의 문턱전압들이 모두 최소한 목표 전압까지 높아졌는지를 체크한다. 그리고, 패스/페일 체크 회로(180)는 체크 결과에 따라 체크 신호(CS)를 제어부(120)로 출력한다.
제어부(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들(Vpv1, Vpv2, Vpv3)이 선택적으로 인가될 수 있도록 전압 발생 회로(130)를 제어한다. 이때, 패스/페일 체크 회로(180)의 체크 신호(CS)에 따라 제어부(120)가 전압 발생 회로(130)를 제어할 수도 있다.
이하, 상기에서 설명한 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
도 2A 및 2B는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 그래프이다.
도 2A를 참조하면, 데이터는 소거 상태의 메모리 셀들에 저장된다. 따라서, 데이터가 저장될 메모리 셀들의 문턱전압들은 모두 0V보다 낮은 상태로 설정된다. 즉, 메모리 셀들은 모두 '11'데이터를 저장하고 있는 상태로 설정된다. 제1 및 제2 데이터('10', '00')를 저장하기 위하여 문턱전압이 제2 레벨(PV2) 및 제3 레벨(PV3)보다 각각 높게 상승되어야 하는 제2 및 제3 메모리 셀들의 문턱전압들을 제1 레벨(PV1)보다 높게 상승시키기 위한 프로그램 루프를 실시한다. 이러한 프로그램 루프는 하나의 메모리 셀에 2비트의 데이터가 저장될 때 하위 데이터가 모두 '0'으로 저장되어야 하는 메모리 셀들의 문턱전압을 상승시키기 위해 실시된다. 이러한 프로그램 루프를 LSB(Least Significant Bit) 프로그램 루프(또는, LSB 프로그램 동작)라 한다.
LSB 프로그램 루프를 실시함으로써, 후속 동작에서 제2 및 제3 메모리 셀들의 문턱전압이 제2 레벨 및 제3 레벨로 각각 상승해야하는 폭이 줄어들게 된다. 이어서, 2비트의 데이트 중 MSB(most significant bit) 데이터를 저장하기 위하여, 제1 내지 제3 메모리 셀들의 문턱전압들을 각각 제1 내지 제3 레벨(PV1, PV2, PV3)보다 높아지도록 MSB 프로그램 루프를 실시한다. MSB 프로그램 루프는 제1 내지 제3 프로그램 루프들을 포함하며, 구체적으로 설명하면 다음과 같다.
도 2b를 참조하면, 선택된 페이지의 메모리 셀들 중 제1 데이터('01')가 저장될 제1 메모리 셀의 문턱전압이 적어도 제1 레벨(PV1)보다 높아지도록 제1 프로그램 루프를 실시한다. 제1 프로그램 루프는 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과, 제1 검증 전압(PV1)을 이용하여 메모리 셀들의 문턱전압들을 검출하는 제1 프로그램 검증 동작을 포함한다. 제1 프로그램 루프는 제1 메모리 셀의 문턱전압이 제1 레벨(PV1)보다 높아질 때까지 프로그램 전압을 상승시키면서 반복 실시된다.
프로그램 전압이 선택된 페이지의 모든 메모리 셀들에 인가되어도, 메모리 셀들과 연결된 비트라인들에 인가되는 전압들을 달리하면 선택된 메모리 셀들의 문턱전압들만 상승시킬 수 있다. 예를 들어, '11' 데이터가 저장되는 프로그램 금지 메모리 셀과 연결되는 비트라인에 프로그램 금지 전압(예, Vcc)을 인가하고, 제1 내지 제3 데이터들이 각각 저장될 메모리 셀들의 비트라인들에는 접지 전압을 인가하면, 제1 내지 제3 데이터들이 저장될 메모리 셀들의 문턱전압들만 상승한다. 이러한 동작은 이후에 실시되는 모든 프로그램 동작에 동일하게 적용될 수 있다.
제1 프로그램 루프가 완료되기 전이나 완료된 후에, 제2 데이터('10')가 저장될 메모리 셀의 문턱전압이 적어도 제2 레벨(PV2)보다 높아지도록 제2 프로그램 루프를 실시한다. 제2 프로그램 루프는 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과, 제2 검증 전압(Vpv2)을 이용하여 메모리 셀들의 문턱전압들을 검출하는 제2 프로그램 검증 동작을 포함한다. 제1 프로그램 루프에 포함된 제1 프로그램 검증 동작이 제2 프로그램 루프에서 계속 실시될 수도 있다. 제2 프로그램 루 프는 제2 데이터('10')가 저장될 메모리 셀의 문턱전압이 제2 레벨(PV2)보다 높아질 때까지 프로그램 전압을 상승시키면서 반복 실시된다.
제2 프로그램 루프가 완료되기 전이나 완료된 후에, 제3 데이터('00')가 저장될 메모리 셀의 문턱전압이 적어도 제3 레벨(PV3)보다 높아지도록 제3 프로그램 루프를 실시한다. 이로써, 저장되는 데이터에 따라서 메모리 셀들의 문턱전압들이 각각 다른 레벨들로 설정된다.
상기의 동작을 살펴보면, 메모리 셀들에 저장하기 위하여 수신된 데이터에 제1 내지 제3 데이터('10','00','01')가 모두 포함되어 있는 경우, 제1 내지 제3 프로그램 루프들이 실시된다. 하지만, 제1 내지 제3 데이터 중에 수신된 데이터에 포함된 데이터를 저장하기 위한 프로그램 루프만을 실시하면 데이터를 저장하기 위해 소요되는 시간을 단축시킬 수 있다. 이러한 동작을 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 1, 도 2B 및 도 3을 참조하면, 제어 회로(120)는 입출력 회로(170)를 통해 수신된 데이터에 어떠한 데이터가 포함되어 있는지를 판단한다. 입출력 회로(170)를 통해 수신된 데이터에 제1 데이터('01') 및 제2 데이터('10')가 포함되고 제3 데이터('00')는 포함되지 않은 경우, 제1 데이터('01')를 저장하기 위한 제1 프로그램 루프와 제2 데이터('10')를 저장하기 위한 제2 프로그램 루프만을 실시한 후 데이터를 저장하기 위한 동작을 종료한다. 즉, 제3 데이터('00')를 저장하기 위한 제3 프로그램 루프는 완전히 생략한다. 구체적으로 설명하면 다음과 같다.
제1 데이터('01')를 저장하기 위한 제1 프로그램 루프를 실시한다. 이를 위해, 페이지 버퍼 그룹(150)은 문턱전압을 상승시킬 메모리 셀들의 비트라인들에 0V를 인가하고 프로그램 금지 셀들의 비트라인에는 프로그램 금지 전압을 인가하고, 전압 공급 회로(130, 140)가 선택된 페이지의 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 프로그램 전압(Vpgm)을 인가하도록, 제어 회로(120)는 전압 공급 회로(130, 140)와 페이지 버퍼 그룹(150)을 제어한다. 이로써 프로그램 동작이 실시된다.
이어서, 선택된 페이지의 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 제1 검증 전압(Vpv1)을 인가하고 비트라인의 전압 변화를 센싱하여 제1 메모리 셀에 제1 데이터('01')가 저장되었는지를 판단하기 위한 제1 프로그램 검증 동작을 실시한다. 제1 데이터('01')가 저장되는 제1 메모리 셀의 문턱전압이 제1 레벨(PV1)보다 낮은 경우 제1 데이터('01')가 저장되지 않은 것으로 판단하고, 제1 프로그램 루프를 다시 실시한다. 이때, 제1 프로그램 루프(또는 프로그램 동작)가 다시 실시될 때마다 프로그램 전압을 제1 스텝 전압만큼씩 상승시킨다.
제1 메모리 셀의 문턱전압이 제1 레벨(PV1)보다 높은 경우 제1 메모리 셀에 제1 데이터('01')가 저장된 것으로 판단하고, 제2 데이터('10')를 제2 메모리 셀에 저장하기 위한 제2 프로그램 루프를 실시한다.
제2 프로그램 루프는 제2 메모리 셀에 제2 데이터('10')를 저장하기 위하여 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 프로그램 전압(Vpgm)을 인가하는 프로그램 동작과 제2 검증 전압(Vpv2)을 이용하여 제2 데이터('10')의 저장 여부를 검출하기 위한 제2 검증 동작을 포함한다. 제2 검증 동작의 결과에 따라, 제2 메모리 셀에 제2 데이터('10')가 저장될 때까지 제2 프로그램 루프가 반복 실시된다. 즉, 제2 메모리 셀의 문턱전압이 제2 레벨(PV2)보다 높아질 때까지 프로그램 동작 및 제2 검증 동작이 반복 실시된다. 제2 프로그램 루프에서도 프로그램 전압(Vpgm)을 제1 스텝 전압만큼씩 상승시키면서 프로그램 동작을 재실시한다.
제2 프로그램 루프는 제1 프로그램 루프가 허용된 최대 횟수까지 실시되기 전에 시작될 수 있다. 이 경우, 프로그램 동작 이후 제1 검증 전압(Vpv1)을 이용한 제1 검증 동작과 제2 검증 전압(Vpv2)을 이용한 제2 검증 동작이 연속해서 실시된다. 즉, 제1 프로그램 루프가 종료되기 전까지 제2 프로그램 루프에서 제1 검증 동작이 함께 실시된다.
또한, 제1 프로그램 루프의 종료 여부와 상관없이, 제2 프로그램 루프에서 프로그램 동작, 제1 검증 동작 및 제2 검증 동작을 실시할 수 있다.
한편, 제1 프로그램 루프의 허용된 최대 횟수 이내에서 제1 데이터('01')의 저장이 완료되면, 제1 프로그램 루프에서 프로그램 동작과 제1 검증 동작을 더 이상 실시하지 않고 바로 제2 프로그램 루프를 실시한다. 이때, 프로그램 전압을 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시켜 제2 프로그램 루프의 프로그램 동작을 시작한다. 이때, 제2 스텝 전압은 생략된 제1 프로그램 루프의 프로그램 동작 횟수에 제1 스텝 전압을 곱한 값이 된다.
이렇게, 제1 및 제2 프로그램 루프들에서 데이터를 저장하는데 필요한 횟수만큼의 프로그램 동작 및 검증 동작들만 실시하고, 제1 프로그램 루프가 조기 종료되면 제2 프로그램 루프를 바로 실시함으로써, 전체프로그램 동작과 검증 동작의 횟수를 줄일 수 있다. 따라서 데이터 저장에 필요한 시간을 줄여 동작 속도를 향상시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 4를 참조하면, 수신된 데이터에 제1 데이터('01') 및 제3 데이터('00')만 포함된 경우, 제1 데이터('01')를 제1 메모리 셀에 저장하기 위한 제1 프로그램 루프와, 제3 데이터('00')를 제3 메모리 셀에 저장하기 위한 제3 프로그램 루프만 실시한다. 즉, 제2 프로그램 루프는 생략한다.
제1 프로그램 루프는 도 3에서 설명한 제1 프로그램 루프와 동일한 방법으로 실시된다.
제3 프로그램 루프는 제3 데이터('00')를 저장하기 위하여 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 제3 데이터('00')의 저장 여부를 검출하기 위한 제3 검증 동작을 포함한다. 제3 검증 동작의 결과에 따라, 제3 데이터('00')의 저장이 완료될 때까지 프로그램 동작과 제3 검증 동작이 반복 실시된다.
제3 프로그램 루프에서 제1 검증 동작이 계속해서 실시될 수도 있다.
제1 프로그램 루프의 허용된 최대 횟수 이내에서 제1 데이터('01')의 저장이 완료되면, 제1 프로그램 루프에서 프로그램 동작과 제1 검증 동작을 더 이상 실시하지 않고 바로 제3 프로그램 루프를 실시한다. 이때, 프로그램 전압을 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시켜 제3 프로그램 루프의 프로그램 동작을 시작한다. 이때, 제3 스텝 전압은 제1 프로그램 루프에서 생략된 프로그램 동작 횟수와 생략된 제2 프로그램 루프의 전체 프로그램 동작 횟수를 더한 값에 제1 스텝 전압을 곱한 값이 된다.
이 경우에도, 불필요한 제2 프로그램 루프를 생략함으로써 데이터 저장에 소요되는 시간을 단축시킬 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 5를 참조하면, 수신된 데이터에 제2 데이터('10') 및 제3 데이터('00')가 포함된 경우, 제2 데이터('10')를 제2 메모리 셀에 저장하기 위한 제2 프로그램 루프와, 제3 데이터('00')를 제3 메모리 셀에 저장하기 위한 제3 프로그램 루프만 실시한다. 즉, 제1 프로그램 루프는 생략한다.
제2 프로그램 루프는 도 3에서 설명한 제2 프로그램 루프와 동일한 방법으로 실시된다. 제3 프로그램 루프는 도 4에서 설명한 제3 프로그램 루프와 동일한 방법으로 실시된다.
즉, 제2 프로그램 루프는 제2 데이터('10')를 저장하기 위하여 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 제2 데이터('10')의 저장 여부를 검출하기 위한 제2 검증 동작을 포함한다. 제2 검증 동작의 결과에 따라, 제2 데이터('10')의 저장이 완료될 때까지 프로그램 동작과 제2 검증 동작이 반복 실시된다.
제3 프로그램 루프는 제3 데이터('00')를 저장하기 위하여 메모리 셀들에 프 로그램 전압을 인가하는 프로그램 동작과 제3 데이터('00')의 저장 여부를 검출하기 위한 제3 검증 동작을 포함한다. 제3 검증 동작의 결과에 따라, 제3 데이터('00')의 저장이 완료될 때까지 프로그램 동작과 제3 검증 동작이 반복 실시된다.
제3 프로그램 루프에서 제2 검증 동작이 계속해서 실시될 수도 있다.
한편, 제2 프로그램 루프가 허용된 최대 횟수까지 실시되기 전에 제3 프로그램 루프가 시작될 수 있다. 이 경우, 제2 프로그램 루프가 종료되기 전까지 제3 프로그램 루프에서 제2 검증 동작이 더 실시된다.
제2 프로그램 루프 또는 제3 프로그램 루프의 프로그램 동작에서 프로그램 전압을 제1 스텝 전압만큼씩 상승시키면서 프로그램 동작을 반복 실시한다.
한편, 제2 프로그램 루프의 허용된 최대 실시 횟수 이내에서 제2 데이터('10')의 저장이 완료되면, 제2 프로그램 루프에서 프로그램 동작과 제2 검증 동작을 더 이상 실시하지 않고 바로 제2 프로그램 루프를 실시한다. 이때, 프로그램 전압을 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시켜 제3 프로그램 루프의 프로그램 동작을 시작한다. 이때, 제2 스텝 전압은 생략된 제2 프로그램 루프의 프로그램 동작 횟수에 제1 스텝 전압을 곱한 값이 된다.
이렇게, 제2 및 제3 프로그램 루프들에서 데이터를 저장하는데 필요한 횟수만큼의 프로그램 동작 및 검증 동작들만 실시하고, 제2 프로그램 루프가 조기 종료되면 제3 프로그램 루프를 바로 실시함으로써, 전체프로그램 동작과 검증 동작의 횟수를 줄일 수 있다. 따라서 데이터 저장에 필요한 시간을 줄여 동작 속도를 향상 시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2A 및 2B는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 그래프이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 메모리 어레이 ST1, ST2, ST3, ST4 : 스트링
120 : 제어 회로 130 : 전압 발생 회로
140 : 로우 디코더 150 : 페이지 버퍼 그룹
150a, 150b, 150d, 150d : 페이지 버퍼
160 : 컬럼 선택 회로 170 : 입출력 회로
180 : 패스/페일 체크 회로

Claims (17)

  1. 저장되는 데이터에 따라 프로그램 루프에 의해 문턱전압이 제1 레벨, 제2 레벨 또는 제3 레벨로 달라지는 메모리 셀들이 제공되는 단계;
    상기 메모리 셀들로 저장되기 위한 데이터가 수신되는 단계;
    상기 수신된 데이터에 상기 제1 내지 제3 레벨들의 문턱전압들에 각각 대응하는 제1 내지 제3 데이터가 포함되었는지를 판단하는 단계; 및
    상기 제1 내지 제3 데이터 중에서, 상기 수신된 데이터에 포함되지 않은 데이터를 저장하기 위한 프로그램 루프를 생략하고, 상기 수신된 데이터에 포함된 데이터들을 저장하기 위한 프로그램 루프만을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 저장되는 데이터에 따라 프로그램 루프에 의해 문턱전압이 제1 레벨, 제2 레벨 또는 제3 레벨로 달라지는 메모리 셀들이 제공되는 단계;
    상기 메모리 셀들로 저장되기 위한 데이터가 수신되는 단계;
    상기 수신된 데이터에 상기 제1 내지 제3 레벨들의 문턱전압들에 각각 대응하는 제1 내지 제3 데이터가 포함되었는지를 판단하는 단계; 및
    상기 제1 내지 제3 데이터 중에서, 상기 수신된 데이터에 포함되지 않은 데이터의 저장 여부를 확인하기 위한 프로그램 검증 동작을 생략하고, 상기 수신된 데이터에 포함된 데이터들을 저장하기 위한 프로그램 루프만을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  3. 제 1 항 또는 제2 항에 있어서,
    상기 수신된 데이터에 제1 및 제2 데이터가 포함된 경우, 상기 제1 데이터를 메모리 셀에 저장하기 위한 제1 프로그램 루프와, 상기 제2 데이터를 메모리 셀에 저장하기 위한 제2 프로그램 루프에 의해 상기 메모리 셀들로 상기 수신된 데이터를 저장하는 동작이 완료되는 반도체 메모리 장치의 동작 방법.
  4. 제 3 항에 있어서,
    상기 제1 프로그램 루프에서 상기 제1 데이터를 저장하기 위하여 상기 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 상기 제1 데이터의 저장 여부를 검출하기 위한 제1 검증 동작이 반복 실시되고,
    상기 제2 프로그램 루프에서 상기 제2 데이터를 저장하기 위하여 상기 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 상기 제2 데이터의 저장 여부를 검출하기 위한 제2 검증 동작이 반복 실시되는 반도체 메모리 장치의 동작 방법.
  5. 제 4 항에 있어서,
    상기 제2 프로그램 루프에서 상기 제1 검증 동작이 더 실시되는 반도체 메모리 장치의 동작 방법.
  6. 제 4 항에 있어서,
    상기 제1 프로그램 루프가 허용된 최대 횟수까지 실시되기 전에 상기 제2 프로그램 루프가 시작되고, 상기 제1 프로그램 루프가 종료되기 전까지 상기 제2 프로그램 루프에서 상기 제1 검증 동작이 더 실시되는 반도체 메모리 장치의 동작 방법.
  7. 제 4 항에 있어서,
    상기 제1 프로그램 루프 또는 제2 프로그램 루프의 프로그램 동작에서 상기 프로그램 전압을 제1 스텝 전압만큼씩 상승시키면서 상기 프로그램 동작을 반복 실시하며,
    상기 제1 프로그램 루프의 허용된 최대 횟수 이내에서 상기 제1 데이터의 저장이 완료되면 상기 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시킨 후 상기 제2 프로그램 루프를 실시하는 반도체 메모리 장치의 동작 방법.
  8. 제 1 항 또는 제2 항에 있어서,
    상기 수신된 데이터에 제1 및 제3 데이터가 포함된 경우, 상기 제1 데이터를 메모리 셀에 저장하기 위한 제1 프로그램 루프와, 상기 제3 데이터를 메모리 셀에 저장하기 위한 제3 프로그램 루프에 의해 상기 메모리 셀들로 상기 수신된 데이터를 저장하는 동작이 완료되는 반도체 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 제1 프로그램 루프에서 상기 제1 데이터를 저장하기 위하여 상기 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 상기 제1 데이터의 저장 여부를 검출하기 위한 제1 검증 동작이 반복 실시되고,
    상기 제3 프로그램 루프에서 상기 제3 데이터를 저장하기 위하여 상기 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 상기 제3 데이터의 저장 여부를 검출하기 위한 제3 검증 동작이 반복 실시되는 반도체 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 제3 프로그램 루프에서 상기 제1 검증 동작이 더 실시되는 반도체 메모리 장치의 동작 방법.
  11. 제 9 항에 있어서,
    상기 제1 프로그램 루프 또는 제3 프로그램 루프의 프로그램 동작에서 상기 프로그램 전압을 제1 스텝 전압만큼씩 상승시키면서 상기 프로그램 동작을 반복 실시하며,
    상기 제1 프로그램 루프의 허용된 최대 횟수 이내에서 상기 제1 데이터의 저장이 완료되면 상기 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시킨 후 상기 제3 프로그램 루프를 실시하는 반도체 메모리 장치의 동작 방법.
  12. 제 1 항 또는 제2 항에 있어서,
    상기 수신된 데이터에 제2 및 제3 데이터가 포함된 경우, 상기 제2 데이터를 메모리 셀에 저장하기 위한 제2 프로그램 루프와, 상기 제3 데이터를 메모리 셀에 저장하기 위한 제3 프로그램 루프에 의해 상기 메모리 셀들로 상기 수신된 데이터를 저장하는 동작이 완료되는 반도체 메모리 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제2 프로그램 루프에서 상기 제2 데이터를 저장하기 위하여 상기 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 상기 제2 데이터의 저장 여부를 검출하기 위한 제2 검증 동작이 반복 실시되고,
    상기 제3 프로그램 루프에서 상기 제3 데이터를 저장하기 위하여 상기 메모리 셀들에 프로그램 전압을 인가하는 프로그램 동작과 상기 제3 데이터의 저장 여부를 검출하기 위한 제3 검증 동작이 반복 실시되는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제3 프로그램 루프에서 상기 제2 검증 동작이 더 실시되는 반도체 메모리 장치의 동작 방법.
  15. 제 13 항에 있어서,
    상기 제2 프로그램 루프가 허용된 최대 횟수까지 실시되기 전에 상기 제3 프로그램 루프가 시작되고, 상기 제2 프로그램 루프가 종료되기 전까지 상기 제3 프로그램 루프에서 상기 제2 검증 동작이 더 실시되는 반도체 메모리 장치의 동작 방법.
  16. 제 13 항에 있어서,
    상기 제2 프로그램 루프 또는 제3 프로그램 루프의 프로그램 동작에서 상기 프로그램 전압을 제1 스텝 전압만큼씩 상승시키면서 상기 프로그램 동작을 반복 실시하며,
    상기 제2 프로그램 루프의 허용된 최대 횟수 이내에서 상기 제2 데이터의 저장이 완료되면 상기 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시킨 후 상기 제3 프로그램 루프를 실시하는 반도체 메모리 장치의 동작 방법.
  17. 제 1 항 또는 제 2 항에 있어서, 상기 데이터들을 저장하기 위한 프로그램 루프를 실시하기 전에,
    상기 제2 데이터 또는 상기 제3 데이터가 저장되는 메모리 셀들의 문턱전압을 상기 제1 레벨보다 높은 레벨까지 상승시키기 위한 프로그램 루프를 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
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