KR20110075951A - Method for fabricating a semiconductor device - Google Patents

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윤기준
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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to improve the characteristics of the device, by preventing junction leakage of an adjacent capacitor. CONSTITUTION: A trench(205) is formed on a semiconductor substrate(100). An oxide pattern and a nitride pattern are formed on a side wall of the trench. The bottom of the trench is revealed. A recess region is formed by etching the semiconductor substrate on the bottom of the trench through an etching process. The etching process is an anisotropic etching process.

Description

반도체 소자의 제조 방법{Method for fabricating a semiconductor device}Method for fabricating a semiconductor device

실시예는 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자의 제조 방법을 제공한다.The embodiment provides a method of manufacturing a semiconductor device applied to DRAM of an LCD drive IC (LDI).

LDI(LCD driver IC)는 액정표시장치(LCD) 패널의 구동에 필수적인 드라이버 IC(Integrated circuit)로서, 구동신호 및 데이터를 제공하고 인터페이스를 하는 집적회로를 말한다.An LCD driver IC (LDI) is an integrated circuit (IC) that is essential for driving a liquid crystal display (LCD) panel, and refers to an integrated circuit that provides driving signals and data and interfaces with it.

LDI의 구성요소 중 데이터를 저장하는 GRAM(Graphic Random Access Memory) 메모리는 차후 상용화될 WVGA급(wide video graphics array) 고해상도를 구현하기 위해서는 고집적화가 필요하다. Graphic random access memory (GRAM) memory, which stores data among the components of LDI, needs to be highly integrated in order to realize wide video graphics array (WVGA) high resolution that will be commercialized in the future.

기존의 6개의 트랜지스터로 구성된 6T SRAM을 사용할 경우 칩 사이즈(chip size) 커져 경쟁력이 떨어지기 때문에 칩을 소형화, 고집적화하는 방법이 필요하다. When using 6T SRAM consisting of six conventional transistors, the chip size becomes larger and less competitive. Therefore, a method of miniaturizing and integrating chips is needed.

특히 고성능의 DDI(display driver IC) 구조를 위하여 하이 덴시티(high-density)의 메모리 용량이 필요해짐에 따라 SRAM 구조의 메모리로는 칩 사이즈의 쉬링크(shrink)에 있어 한계에 도달하고 있다. In particular, as high-density memory capacity is required for a high-performance display driver IC (DDI) structure, the memory of the SRAM structure has reached a limit in chip size shrink.

이를 위하여, 기존의 LDI 디바이스에 형성되는 LV(Low Voltage), MV(Medium Voltage), HV(High Voltage)의 세 가지 게이트 산화막을 형성하는 공정에 추가하여, 고밀도를 갖는 메모리 소자를 구성하는 공정이 필요하다. To this end, in addition to the process of forming three gate oxide films of LV (Medium Voltage), MV (Medium Voltage) and HV (High Voltage) formed in the existing LDI device, need.

이에 LDI 소자 내에 1개의 트랜지스터(Tr)에 1개의 캐패시터로 구성되는 LDRAM(Logic DRAM)을 형성함으로써, 고밀도를 갖는 메모리 소자를 구현할 수 있다. Accordingly, by forming an LDRAM (Logic DRAM) composed of one capacitor in one transistor Tr in the LDI device, a memory device having a high density can be realized.

이러한 소자를 구현하기 위하여, LDRAM 소자의 캐패시터 역할을 하는 산화막을 STI 하부에 형성시켜야 하는데, 기존의 LV,MV,HV 소자와 같은 액티브 영역 위에서의 산화막 성장과는 달리 STI 영역의 트랜치 하부에 산화막을 형성해야 하므로 공정이 복잡하고, 프로세스(Process)를 최적화(optimize) 하는데 어려움이 많은 문제점이 있다.In order to realize such a device, an oxide film serving as a capacitor of an LDRAM device must be formed under the STI. Unlike the conventional oxide growth over an active region such as LV, MV, and HV devices, an oxide film is formed under the trench of the STI region. The process is complicated because it must be formed, there are many problems in optimizing the process (Process).

실시예는 이웃하는 캐패시터의 정션 리키지를 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.The embodiment provides a method of manufacturing a semiconductor device capable of improving junction characteristics of neighboring capacitors to improve device characteristics.

실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치의 바닥면이 노출되도록 측벽에 산화막 패턴 및 질화막 패턴을 형성하는 단계; 및 식각공정으로 상기 트렌치 바닥면의 상기 반도체 기판을 식각하여 리세스(recess) 영역을 형성하는 단계를 포함하며, 상기 식각공정은 이방성 식각공정으로 진행되는 것을 포함한다.A method of manufacturing a semiconductor device in accordance with an embodiment includes forming a trench in a semiconductor substrate; Forming an oxide layer pattern and a nitride layer pattern on sidewalls of the trench to expose the bottom surface of the trench; And forming a recessed region by etching the semiconductor substrate on the bottom surface of the trench by an etching process, wherein the etching process includes an anisotropic etching process.

실시예에 따른 반도체 소자의 제조 방법은 이방성 식각공정으로 수평, 수직 방향으로 균일하게 형성된 리세스 영역을 형성한다.The method of manufacturing a semiconductor device according to the embodiment forms a recess region uniformly formed in the horizontal and vertical directions by an anisotropic etching process.

따라서, 트렌치의 양쪽에 형성되는 제1캐패시터와 제2캐패시터를 소자분리 산화막으로 분리하되, 수평, 수직 방향으로 균일하게 형성하여, 제1캐패시터와 제2캐패시터의 정션 리키지를 방지할 수 있다.Accordingly, the first capacitor and the second capacitor formed on both sides of the trench are separated by an element isolation oxide film, and are uniformly formed in the horizontal and vertical directions, thereby preventing the junction capacitor of the first capacitor and the second capacitor.

이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments will be described with reference to the accompanying drawings.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아 래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure may be on or below the "on" or "under" of the substrate, each layer (film), region, pad or pattern. "on" and "under" are both formed "directly" or "indirectly" through another layer. Include. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

도 8에 도시된 바와 같이, 실시예에 따른 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자는 반도체 기판(100), 트랜지스터(1T), 제1캐패시터(C1), 제2캐패시터(C2) 및 소자분리 산화막(120)을 포함한다.As illustrated in FIG. 8, a semiconductor device applied to a DRAM of an LCD drive IC (LDI) according to an embodiment may include a semiconductor substrate 100, a transistor 1T, a first capacitor C1, and a second capacitor C2. And a device isolation oxide film 120.

상기 도전형 웰 영역(105)은 n형 불순물이 주입되어 형성될 수 있다.The conductive well region 105 may be formed by implanting n-type impurities.

상기 반도체 기판(100)의 도전형 웰 영역(105)은 하부전극이 될 수 있다.The conductive well region 105 of the semiconductor substrate 100 may be a lower electrode.

이에, 상기 도전형 웰 영역(105), 제1캐패시터 산화막(200), 상부전극(300)의 구조물이 제1캐패시터(C1)가 될 수 있다.Thus, the structure of the conductive well region 105, the first capacitor oxide layer 200, and the upper electrode 300 may be the first capacitor C1.

상기 제1캐패시터 산화막(200)은 상기 도전형 웰 영역(105)과 상부전극(300)의 사이에 배치되며, 상기 반도체 기판(100)의 프로파일을 따라 형성되며, 제2트렌치(205)의 측벽에도 형성될 수 있다.The first capacitor oxide layer 200 is disposed between the conductive well region 105 and the upper electrode 300, is formed along the profile of the semiconductor substrate 100, and has sidewalls of the second trench 205. Can also be formed.

상기 상부전극(300)은 폴리실리콘으로 형성될 수 있다.The upper electrode 300 may be formed of polysilicon.

또한, 상기 도전형 웰 영역(105), 제2캐패시터 산화막(250), 상부전극(300) 의 구조물이 제2캐패시터(C2)가 될 수 있다.In addition, the structure of the conductive well region 105, the second capacitor oxide layer 250, and the upper electrode 300 may be the second capacitor C2.

상기 트랜지스터(1T)는 게이트 절연막(210), 게이트(220), 스페이서(230), 제1불순물 영역(130) 및 제2불순물 영역(140)을 포함한다.The transistor 1T includes a gate insulating layer 210, a gate 220, a spacer 230, a first impurity region 130, and a second impurity region 140.

상기 트랜지스터(1T)는 상기 제1캐패시터(C1)의 일측에 형성되어, 상기 제1캐패시터(C1)와 전기적으로 연결될 수 있다.The transistor 1T may be formed at one side of the first capacitor C1 to be electrically connected to the first capacitor C1.

상기 제1불순물 영역(130) 및 제2불순물 영역(140)은 p형 이온이 주입되어 형성될 수 있다.The first impurity region 130 and the second impurity region 140 may be formed by implanting p-type ions.

그러나, 상기 제1불순물 영역(130) 및 제2불순물 영역(140)은 상기 기판 및 웰 영역의 타입에 따라 n형 이온이 주입되어 형성될 수도 있다.However, the first impurity region 130 and the second impurity region 140 may be formed by implanting n-type ions according to the type of the substrate and the well region.

상기 상부전극(300)은 상기 제1캐패시터(C1)와 제2캐패시터(C2) 사이에 배치된 제2트렌치(205) 내부에 매립되어 형성되며, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 공통전극으로 사용된다.The upper electrode 300 is embedded in the second trench 205 disposed between the first capacitor C1 and the second capacitor C2, and the first capacitor C1 and the second capacitor ( It is used as a common electrode of C2).

이때, 상기 제1캐패시터(C1)와 제2캐패시터(C2)는 상기 제2트렌치(205)를 기준으로 대칭적으로 형성될 수 있다.In this case, the first capacitor C1 and the second capacitor C2 may be symmetrically formed with respect to the second trench 205.

도면에는 도시되지 않았지만, 상기 제2캐패시터(C2)의 일 측에도 트랜지스터(미도시)가 형성되어, 상기 제2캐패시터(C2)와 전기적으로 연결될 수 있다.Although not shown in the drawings, a transistor (not shown) is formed on one side of the second capacitor C2, and may be electrically connected to the second capacitor C2.

또한, 상기 상부전극(300)에는 공통컨택(미도시)이 형성될 수 있으며, 상기 공통컨택에 바이어스(bias)를 인가하고, 상기 반도체 기판(100)의 후면에 백바이어스(back bias)를 인가하면, 상기 제1캐패시터 산화막(200)과 접하는 상기 도전형 웰 영역(105)에 역전층(inversion layer)이 형성되어 캐패시터로 사용될 수 있다.In addition, a common contact (not shown) may be formed on the upper electrode 300, a bias is applied to the common contact, and a back bias is applied to the rear surface of the semiconductor substrate 100. In an exemplary embodiment, an inversion layer may be formed in the conductive well region 105 in contact with the first capacitor oxide layer 200 to be used as a capacitor.

또한, 상기 제2불순물 영역(140)에 저장된 캐리어(carrier)들이 상기 역전층으로 이동되어, 상기 제1캐패시터(C1)에 저장될 수도 있다.In addition, carriers stored in the second impurity region 140 may be moved to the inversion layer and stored in the first capacitor C1.

상기 상부전극(300)이 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 공통전극으로 사용되나, 상기 소자분리 산화막(120)에 의해 상기 제1캐패시터(C1)와 제2캐패시터(C2)는 서로 전기적으로 분리될 수 있다.The upper electrode 300 is used as a common electrode of the first capacitor C1 and the second capacitor C2, but the first capacitor C1 and the second capacitor C2 are formed by the device isolation oxide layer 120. ) May be electrically separated from each other.

상기 소자분리 산화막(120)은 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 사이에 형성된 제2트렌치(205)의 하부에 형성되어, 이웃하는 상기 제1캐패시터(C1)와 제2캐패시터(C2)를 분리시킨다.The device isolation oxide layer 120 is formed under the second trench 205 formed between the first capacitor C1 and the second capacitor C2, and the neighboring first capacitor C1 and the second capacitor C2 are formed below the second trench 205. Remove the capacitor (C2).

상기 소자분리 산화막(120)은 수평, 수직방향으로 균일하게 형성되어, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 정션 리키지(junction leakage)를 방지할 수 있다.The device isolation oxide layer 120 may be uniformly formed in the horizontal and vertical directions to prevent junction leakage between the first capacitor C1 and the second capacitor C2.

즉, 상기 제2트렌치(205)가 하부로 갈수록 좁아지기 때문에, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 사이는 분리(isolation) 영역이 좁기 때문에, 수평, 수직방향으로 균일하게 형성된 상기 소자분리 산화막(120)으로 인해 정션 리키지를 방지할 수 있다.That is, since the second trench 205 becomes narrower toward the lower side, since the isolation region is narrow between the first capacitor C1 and the second capacitor C2, it is uniform in the horizontal and vertical directions. The junction isolation may be prevented due to the formed isolation oxide layer 120.

도 1 내지 도 8은 실시예에 따른 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자의 공정 방법을 도시한 측단면도이다.1 to 8 are side cross-sectional views illustrating a method of processing a semiconductor device applied to a DRAM of an LCD drive IC (LDI) according to an embodiment.

우선, 도 1에 도시된 바와 같이, 반도체 기판(100)에 절연물질이 매립된 제1트렌치(201) 및 제2트렌치(205)를 형성한 후, 절연물질을 매립하여 소자분리 막(110)을 형성한다.First, as shown in FIG. 1, after forming the first trenches 201 and the second trenches 205 with the insulating material embedded in the semiconductor substrate 100, the insulating material is embedded to form the device isolation layer 110. To form.

상기 제1트렌치(201) 및 제2트렌치(205)는 상기 반도체 기판(100) 상에 제1산화막 패턴(10) 및 제1질화막 패턴(20)을 형성한 후, 상기 제1산화막 패턴(10) 및 제1질화막 패턴(20)을 마스크로 상기 반도체 기판(100)에 제1식각공정을 진행하여 형성될 수 있다.The first trench 201 and the second trench 205 form the first oxide layer pattern 10 and the first nitride layer pattern 20 on the semiconductor substrate 100, and then the first oxide layer pattern 10 ) And the first nitride layer pattern 20 may be formed by performing a first etching process on the semiconductor substrate 100.

이때, 상기 제1트렌치(201)는 고전압(High Voltage; HV) 영역 또는 중전압(Medium Voltage; MV) 영역에 형성될 수도 있다.In this case, the first trench 201 may be formed in a high voltage (HV) region or a medium voltage (MV) region.

상기 반도체 기판(100)은 n형 불순물로 도핑된 도전형 웰 영역(105)을 포함할 수 있다.The semiconductor substrate 100 may include a conductive well region 105 doped with n-type impurities.

그러나, 이에 한정되지 않고, 상기 도전형 웰 영역(105)은 p형 불순물로 도핑이 될 수도 있다.However, the present invention is not limited thereto, and the conductive well region 105 may be doped with p-type impurities.

이어서, 도 2에 도시된 바와 같이, 상기 반도체 기판(100) 상에 제1포토레지스트 패턴(1)을 형성한 후, 상기 제2트렌치(205) 내부의 절연물질을 제거한다.Subsequently, as shown in FIG. 2, after forming the first photoresist pattern 1 on the semiconductor substrate 100, the insulating material in the second trench 205 is removed.

상기 제2트렌치(205)는 캐패시터를 형성하기 위한 영역이기 때문에, 상기 제2트렌치(205) 내부에 형성된 절연물질을 제거한다.Since the second trench 205 is a region for forming a capacitor, the insulating material formed in the second trench 205 is removed.

이에, 상기 반도체 기판(100)에는 상기 제1트렌치(201)에 절연물질이 채워진 소자분리막(110)만 남겨지게 된다.Thus, only the device isolation layer 110 in which the insulating material is filled in the first trench 201 is left in the semiconductor substrate 100.

그리고, 상기 제1포토레지스트 패턴(1)을 제거한다.In addition, the first photoresist pattern 1 is removed.

그리고, 도 3에 도시된 바와 같이, 상기 제2트렌치(205)의 내부가 노출된 상기 반도체 기판(100)의 전면에 제2산화막(30) 및 제2질화막(40)을 형성한다.As shown in FIG. 3, a second oxide film 30 and a second nitride film 40 are formed on the entire surface of the semiconductor substrate 100 where the inside of the second trench 205 is exposed.

상기 제2산화막(30) 및 제2질화막(40)은 상기 반도체 기판(100)의 전면에 형성되어, 상기 제2트렌치(205) 내부의 프로파일을 따라 형성된다.The second oxide layer 30 and the second nitride layer 40 are formed on the entire surface of the semiconductor substrate 100, and are formed along a profile inside the second trench 205.

이어서, 도 4에 도시된 바와 같이, 상기 제2산화막(30) 및 제2질화막(40)이 형성된 상기 반도체 기판(100)의 전면에 제2식각공정을 진행하여, 상기 제2트렌치(205)의 바닥면을 노출시킨다.Subsequently, as shown in FIG. 4, a second etching process is performed on the entire surface of the semiconductor substrate 100 on which the second oxide film 30 and the second nitride film 40 are formed, thereby forming the second trench 205. Expose the bottom surface.

상기 제2식각공정은 이방성 식각공정으로, 상기 제2트렌치(205)의 측벽에 제2산화막 패턴(35)과 제2질화막 패턴(45)만 남겨질 수 있다.The second etching process is an anisotropic etching process, and only the second oxide layer pattern 35 and the second nitride layer pattern 45 may be left on the sidewalls of the second trench 205.

이때, 상기 제2식각공정시, 상기 반도체 기판(100) 상에 형성된 상기 제2산화막(30) 및 제2질화막(40)과 상기 제2트렌치(205)의 바닥면에 형성된 상기 제2산화막(30) 및 제2질화막(40)이 제거된다.In this case, during the second etching process, the second oxide layer 30 and the second oxide layer 40 formed on the semiconductor substrate 100 and the second oxide layer formed on the bottom surface of the second trench 205 ( 30 and the second nitride film 40 are removed.

따라서, 상기 반도체 기판(100)에는 상기 제2질화막 패턴(20)이 노출되고, 상기 제2트렌치(205)의 바닥면도 노출될 수 있다.Therefore, the second nitride film pattern 20 may be exposed on the semiconductor substrate 100, and the bottom surface of the second trench 205 may be exposed.

남겨진 상기 제2산화막 패턴(35)과 제2질화막 패턴(45)은 이후 리세스홈 형성시 상기 제2트렌치(205)의 측벽을 보호하도록 남겨진다.The second oxide layer pattern 35 and the second nitride layer pattern 45 are left to protect sidewalls of the second trench 205 when the recess groove is formed.

그리고, 도 5에 도시된 바와 같이, 상기 반도체 기판(100)에 제3식각공정을 진행하여, 상기 제2트렌치(205) 바닥면의 상기 반도체 기판(100)에 리세스 영역(207)을 형성한다.As shown in FIG. 5, a third etching process is performed on the semiconductor substrate 100 to form a recess region 207 in the semiconductor substrate 100 on the bottom surface of the second trench 205. do.

상기 제3식각공정은 이방성(anisotropic) 식각공정으로 진행될 수 있다.The third etching process may be an anisotropic etching process.

즉, 소스(source)와 바이어스(bias)에 파워에 의해 플라즈마를 형성하여 상기 제2트렌치(205)의 바닥면을 식각함으로써 상기 리세스 영역(207)이 형성될 수 있다.That is, the recess region 207 may be formed by forming a plasma by power at a source and a bias to etch the bottom surface of the second trench 205.

상기 제3식각공정은 3~15mTorr의 압력에서 5~30sccm의 Cl2 가스와 120~210sccm의 HBr가스를 주입하여 진행될 수 있다.The third etching process may be performed by injecting Cl 2 gas of 5 ~ 30sccm and HBr gas of 120 ~ 210sccm at a pressure of 3 ~ 15mTorr.

이때, 소스(source)와 바이어스(bias)에 파워는 13.56MHz 및 27MHz~2MHz를 사용할 수 있다.At this time, the power for the source (bias) and the bias (bias) can use 13.56MHz and 27MHz ~ 2MHz.

이러한, 상기 제3식각공정의 조건은 상기 리세스 영역(207)을 수직방향으로만 형성하는 것이 아니라, 수평방향으로도 넓게 형성할 수 있다.The third etching process may not only form the recess region 207 in the vertical direction, but may also form the horizontal region in the horizontal direction.

즉, 상기 제3식각공정을 이방성 식각공정으로 진행하되, 상기의 조건으로 상기 리세스 영역(207)을 수직, 수평방향으로 균등하게 형성할 수 있다.That is, the third etching process may be performed as an anisotropic etching process, and the recess region 207 may be formed evenly in the vertical and horizontal directions under the above conditions.

이때, 상기 압력과 식각가스를 조절하여, 수직, 수평방향의 식각량을 조절하여, 상기 리세스 영역(207)의 수직, 수평 비율을 조절할 수도 있다.In this case, by adjusting the pressure and the etching gas, the vertical and horizontal ratio of the recess region 207 may be adjusted by adjusting the etching amount in the vertical and horizontal directions.

즉, 상기 제3식각공정의 조건을 조절함으로써, 상기 리세스 영역(207)의 수평방향의 길이(x)와 수직 방향의 길이(y)의 비율은 x:y=1:1~3:1이 될 수 있다.That is, by adjusting the conditions of the third etching process, the ratio of the length x in the horizontal direction and the length y in the vertical direction of the recess region 207 is x: y = 1: 1 to 3: 1. This can be

상기 리세스 영역(207)은 이후 상기 제2트렌치(205)의 양쪽에 형성되는 캐패시터를 전기적으로 분리시키기 위해 형성되는데, 상기 리세스 영역(207)은 수직방향 뿐 아니라 수평 방향으로도 형성이 되어야 캐패시터의 정션 리키지를 방지할 수 있다.The recess region 207 is then formed to electrically separate the capacitors formed on both sides of the second trench 205. The recess region 207 should be formed in the horizontal direction as well as in the vertical direction. Capacitive junction junctions can be prevented.

이에, 본 실시예에서는 상기 제3식각공정시 압력과 가스를 조절하여 상기 리세스 영역(207)을 수직, 수평 방향으로 균등하게 형성할 수 있다.Thus, in the present embodiment, the recess region 207 may be uniformly formed in the vertical and horizontal directions by adjusting the pressure and the gas during the third etching process.

이어서, 도 6에 도시된 바와 같이, 상기 반도체 기판(100)에 형성된 상기 제1산화막 패턴(10), 제1질화막 패턴(20), 제2산화막 패턴(35) 및 제2질화막 패턴(45)을 모두 제거한 뒤, 상기 리세스 영역(207)의 내부에 산화막을 채워 소자 분리 산화막(120)을 형성한다.6, the first oxide film pattern 10, the first nitride film pattern 20, the second oxide film pattern 35, and the second nitride film pattern 45 formed on the semiconductor substrate 100. After removing all of them, an oxide film is filled in the recess region 207 to form an isolation oxide layer 120.

상기 소자분리 산화막(120)은 상기 반도체 기판(100)에 열처리(thermal) 공정을 진행하여, 열 산화막으로 형성될 수 있다.The device isolation oxide layer 120 may be formed as a thermal oxide layer by performing a thermal process on the semiconductor substrate 100.

그리고, 상기 소자분리 산화막(120) 형성과 동시에, 상기 반도체 기판(100)의 표면에 제1캐패시터 산화막(200) 및 제2캐패시터 산화막(250)이 형성된다.In addition, the first capacitor oxide film 200 and the second capacitor oxide film 250 are formed on the surface of the semiconductor substrate 100 at the same time as the device isolation oxide film 120 is formed.

상기 제1캐패시터 산화막(200) 및 제2캐패시터 산화막(250)은 상기 반도체 기판(100)의 프로파일을 따라 형성되어, 상기 제2트렌치(205)이 측벽에도 형성될 수 있다.The first capacitor oxide film 200 and the second capacitor oxide film 250 may be formed along the profile of the semiconductor substrate 100 so that the second trench 205 may be formed on the sidewalls.

그리고, 도 7에 도시된 바와 같이, 상기 반도체 기판(100) 상에 게이트(220) 및 상부전극(300)을 형성한다.As shown in FIG. 7, the gate 220 and the upper electrode 300 are formed on the semiconductor substrate 100.

상기 게이트(220) 및 상부전극(300)은 상기 반도체 기판(100)의 전면에 폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있다.The gate 220 and the upper electrode 300 may be formed by forming a polysilicon film on the entire surface of the semiconductor substrate 100 and then patterning the polysilicon film.

상기 게이트(220) 및 상부전극(300) 패터닝시, 상기 제1캐패시터 산화막(200)의 일부도 패터닝되어, 상기 게이트(220)의 하부에는 게이트 절연막(210)이 형성된다.When the gate 220 and the upper electrode 300 are patterned, a portion of the first capacitor oxide layer 200 is also patterned, and a gate insulating layer 210 is formed under the gate 220.

상기 상부전극(300)은 상기 폴리실리콘막 형성시 상기 제2트렌치(205)를 모두 채워지도록 형성된다.The upper electrode 300 is formed to fill all of the second trenches 205 when the polysilicon layer is formed.

이에, 상기 상부전극(300)을 중심으로 상기 제2트렌치(205)의 양측벽으로 제1캐피시터 산화막(200) 및 제2캐패시터 산화막(250)이 대칭적으로 배치될 수 있다.Accordingly, the first capacitor oxide film 200 and the second capacitor oxide film 250 may be symmetrically disposed on both sidewalls of the second trench 205 around the upper electrode 300.

이어서, 도 8에 도시된 바와 같이, 상기 반도체 기판(100)에 제1불순물 영역(130), 제2불순물 영역(140), 스페이서(230), 실리사이드층(350), 컨택(450)을 포함하는 층간절연층(400) 및 금속배선(500)을 형성한다.Subsequently, as shown in FIG. 8, the semiconductor substrate 100 includes a first impurity region 130, a second impurity region 140, a spacer 230, a silicide layer 350, and a contact 450. The interlayer insulating layer 400 and the metal wiring 500 are formed.

상기 제1불순물 영역(130) 및 제2불순물 영역(140)은 p형 이온이 주입되어 형성될 수 있다.The first impurity region 130 and the second impurity region 140 may be formed by implanting p-type ions.

그러나, 상기 제1불순물 영역(130) 및 제2불순물 영역(140)은 기판 및 웰 영역의 타입에 따라 n형 이온이 주입되어 형성될 수도 있다.However, the first impurity region 130 and the second impurity region 140 may be formed by implanting n-type ions according to the type of the substrate and the well region.

상기 스페이서(230)는 상기 반도체 기판(100)의 전면에 산화막을 형성한 후, 이방성 식각공정을 진행하여, 상기 게이트(220)의 측벽 및 상부전극(300)의 측벽에 형성될 수 있다.The spacer 230 may be formed on the sidewall of the gate 220 and the sidewall of the upper electrode 300 by performing an anisotropic etching process after forming an oxide film on the entire surface of the semiconductor substrate 100.

트랜지스터(1T)는 게이트 절연막(210), 게이트(220), 스페이서(230), 제1불순물 영역(130) 및 제2불순물 영역(140)을 포함한다.The transistor 1T includes a gate insulating layer 210, a gate 220, a spacer 230, a first impurity region 130, and a second impurity region 140.

상기 실리사이드층(350)은 상기 제1불순물 영역(130), 게이트(200) 및 상부전극(300) 상에 샐리사이드 공정을 진행하여 형성될 수 있다.The silicide layer 350 may be formed by performing a salicide process on the first impurity region 130, the gate 200, and the upper electrode 300.

상기 컨택(450)은 상기 반도체 기판(100) 상에 층간절연층(400)을 형성하고, 비아홀을 형성한 후, 금속물질을 매립하여 형성될 수 있으며, 상기 제1불순물 영역(130)과 전기적으로 연결될 수 있다.The contact 450 may be formed by forming an interlayer insulating layer 400 on the semiconductor substrate 100, forming a via hole, and filling a metal material, and electrically connecting the first impurity region 130. Can be connected.

상기 금속배선(500)은 상기 컨택(450)과 전기적으로 연결되도록 형성될 수 있다.The metal wire 500 may be formed to be electrically connected to the contact 450.

또한, 도면에는 도시되지 않았지만, 상기 상부전극(300)에는 공통컨택(미도시)이 형성되어, 상기 상부전극(300)에 바이어스(bias)를 인가할 수 있다.In addition, although not shown in the drawing, a common contact (not shown) is formed on the upper electrode 300 to apply a bias to the upper electrode 300.

상기 상부전극(300), 제1캐패시터 산화막(200) 및 하부전극인 도전형 웰(105)에 의해 제1캐패시터(C1)가 형성된다.The first capacitor C1 is formed by the upper electrode 300, the first capacitor oxide layer 200, and the conductive well 105 as the lower electrode.

또한, 상기 상부전극(300), 제2캐패시터 산화막(250) 및 하부전극인 도전형 웰(105)에 의해 제2캐패시터(C2)가 형성된다.In addition, the second capacitor C2 is formed by the upper electrode 300, the second capacitor oxide film 250, and the conductive well 105 as the lower electrode.

상기 상부전극(300)은 상기 제1캐패시터(C1)와 제2캐패시터(C2) 사이에 배치된 제2트렌치(205) 내부에 매립되기 때문에, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 공통전극으로 사용된다.Since the upper electrode 300 is buried in the second trench 205 disposed between the first capacitor C1 and the second capacitor C2, the first capacitor C1 and the second capacitor C2 are embedded in the upper electrode 300. It is used as a common electrode of).

이때, 상기 제1캐패시터(C1)와 제2캐패시터(C2)는 상기 제2트렌치(205)를 기준으로 대칭적으로 형성될 수 있다.In this case, the first capacitor C1 and the second capacitor C2 may be symmetrically formed with respect to the second trench 205.

도면에는 도시되지 않았지만, 상기 제2캐패시터(C2)의 일 측에도 트랜지스터(미도시)가 형성되어, 상기 제2캐패시터(C2)와 전기적으로 연결될 수 있다.Although not shown in the drawings, a transistor (not shown) is formed on one side of the second capacitor C2, and may be electrically connected to the second capacitor C2.

즉, 상기 트랜지스터(1T)와 상기 제1캐패시터(C1)가 한 쌍(pair)으로 동작하여 메모리 소자로 이용될 수 있다.That is, the transistor 1T and the first capacitor C1 may operate as a pair to be used as a memory element.

상기 소자분리 산화막(120)은 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 사이에 형성된 제2트렌치(205)의 하부에 형성되어, 이웃하는 상기 제1캐패시터(C1)와 제2캐패시터(C2)를 분리시킨다.The device isolation oxide layer 120 is formed under the second trench 205 formed between the first capacitor C1 and the second capacitor C2, and the neighboring first capacitor C1 and the second capacitor C2 are formed below the second trench 205. Remove the capacitor (C2).

상기 소자분리 산화막(120)은 수평, 수직방향으로 균일하게 형성되어, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 정션 리키지(junction leakage)를 방지할 수 있다.The device isolation oxide layer 120 may be uniformly formed in the horizontal and vertical directions to prevent junction leakage between the first capacitor C1 and the second capacitor C2.

즉, 상기 제2트렌치(205)가 하부로 갈수록 좁아지기 때문에, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 사이는 분리(isolation) 영역이 좁기 때문에, 수평, 수직방향으로 균일하게 형성된 상기 소자분리 산화막(120)으로 인해 정션 리키지를 방지할 수 있다.That is, since the second trench 205 becomes narrower toward the lower side, since the isolation region is narrow between the first capacitor C1 and the second capacitor C2, it is uniform in the horizontal and vertical directions. The junction isolation may be prevented due to the formed isolation oxide layer 120.

이상에서 설명한 바와 같이, 실시예에 따른 반도체 소자의 제조 방법은 이방성 식각공정으로 수평, 수직 방향으로 균일하게 형성된 리세스 영역을 형성한다.As described above, the semiconductor device manufacturing method according to the embodiment forms a recess region uniformly formed in the horizontal and vertical directions by an anisotropic etching process.

따라서, 트렌치의 양쪽에 형성되는 제1캐패시터와 제2캐패시터를 소자분리 산화막으로 분리하되, 수평, 수직 방향으로 균일하게 형성하여, 제1캐패시터와 제2캐패시터의 정션 리키지를 방지할 수 있다.Accordingly, the first capacitor and the second capacitor formed on both sides of the trench are separated by an element isolation oxide film, and are uniformly formed in the horizontal and vertical directions, thereby preventing the junction capacitor of the first capacitor and the second capacitor.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above description has been made based on the embodiments, these are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains may not have been exemplified above without departing from the essential characteristics of the present embodiments. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1 내지 도 8은 실시예에 따른 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자의 공정 방법을 도시한 측단면도이다.1 to 8 are side cross-sectional views illustrating a method of processing a semiconductor device applied to a DRAM of an LCD drive IC (LDI) according to an embodiment.

Claims (8)

반도체 기판에 트렌치를 형성하는 단계;Forming a trench in the semiconductor substrate; 상기 트렌치의 바닥면이 노출되도록 측벽에 산화막 패턴 및 질화막 패턴을 형성하는 단계; 및Forming an oxide layer pattern and a nitride layer pattern on sidewalls of the trench to expose the bottom surface of the trench; And 식각공정으로 상기 트렌치 바닥면의 상기 반도체 기판을 식각하여 리세스(recess) 영역을 형성하는 단계를 포함하며,Etching the semiconductor substrate on the bottom surface of the trench to form a recessed region by an etching process; 상기 식각공정은 이방성 식각공정으로 진행되는 것을 포함하는 반도체 소자의 제조 방법.The etching process is a method of manufacturing a semiconductor device comprising the progress of an anisotropic etching process. 제 1항에 있어서,The method of claim 1, 상기 식각공정은 소스 파워와 바이어스 파워를 이용한 플라즈마 공정으로 진행되는 것을 포함하는 반도체 소자의 제조 방법.The etching process is a method of manufacturing a semiconductor device comprising a plasma process using a source power and a bias power. 제 1항에 있어서,The method of claim 1, 상기 식각공정은 3~15mTorr의 압력에서 진행되는 것을 포함하는 반도체 소자의 제조 방법.The etching process is a method of manufacturing a semiconductor device comprising the proceeding at a pressure of 3 ~ 15mTorr. 제 1항에 있어서,The method of claim 1, 상기 식각공정은 5~30sccm의 Cl2 가스와 120~210sccm의 HBr가스를 주입하여 진행되는 것을 포함하는 반도체 소자의 제조 방법.The etching process is a method of manufacturing a semiconductor device comprising the proceeding by injecting 5 ~ 30sccm Cl 2 gas and 120 ~ 210sccm HBr gas. 제 1항에 있어서,The method of claim 1, 상기 리세스 영역에 제1산화막을 매립하고, 상기 반도체 기판 상에 제2산화막을 형성하는 단계; 및Filling a first oxide film in the recess region and forming a second oxide film on the semiconductor substrate; And 상기 제1산화막이 매립된 상기 리세스 영역 상에 상부전극을 형성하고, 상기 반도체 기판 상에 게이트를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming an upper electrode on the recess region in which the first oxide film is buried, and forming a gate on the semiconductor substrate. 제 5항에 있어서,The method of claim 5, 상기 제1산화막과 제2산화막은 동시에 형성되며,The first oxide film and the second oxide film are formed at the same time, 상기 트렌치의 측벽에도 상기 제2산화막이 형성된 것을 포함하는 반도체 소자의 제조 방법.And a second oxide film formed on sidewalls of the trench. 제 5항에 있어서,The method of claim 5, 상기 상부전극을 중심으로 상기 반도체 기판의 양측이 서로 대칭적으로 형성된 것을 포함하는 반도체 소자의 제조 방법.The semiconductor device manufacturing method of claim 2, wherein both sides of the semiconductor substrate are formed symmetrically with respect to the upper electrode. 제 1항에 있어서,The method of claim 1, 상기 리세스 영역의 수평방향의 길이(x)와 수직 방향의 길이(y)의 비율은 x:y=1:1~3:1인 것을 포함하는 반도체 소자의 제조 방법.And a ratio of the length x in the horizontal direction and the length y in the vertical direction of the recess region is x: y = 1: 1 to 3: 1.
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