KR20110070003A - Method of manufacturing a flash memory device - Google Patents

Method of manufacturing a flash memory device Download PDF

Info

Publication number
KR20110070003A
KR20110070003A KR1020090126631A KR20090126631A KR20110070003A KR 20110070003 A KR20110070003 A KR 20110070003A KR 1020090126631 A KR1020090126631 A KR 1020090126631A KR 20090126631 A KR20090126631 A KR 20090126631A KR 20110070003 A KR20110070003 A KR 20110070003A
Authority
KR
South Korea
Prior art keywords
ono
film
spacers
pattern
forming
Prior art date
Application number
KR1020090126631A
Other languages
Korean (ko)
Inventor
조은상
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020090126631A priority Critical patent/KR20110070003A/en
Publication of KR20110070003A publication Critical patent/KR20110070003A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Abstract

PURPOSE: A method for manufacturing a flash memory device is provided to adjust the length of an ONO(Oxide-Nitride-Oxide) film, thereby realizing a SONOS cell through a simple process. CONSTITUTION: An ONO film is formed on a semiconductor substrate(210). First spacers are formed on both side walls of an insulating film pattern. The insulating film pattern and the ONO film are successively etched. The first spacers are eliminated. A control gate(250-1) is formed on the remaining ONO films and the semiconductor substrate after the first spacers are eliminated.

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 SONOS 구조의 플래쉬 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of manufacturing a flash memory device having a SONOS structure.

임베디드 플래쉬 메모리(Embedded flash memory)의 경우 저장공간(Storage region)을 어떠한 것을 사용하느냐에 따라 분류될 수 있다. 일반적으로 도핑된 폴리(doped poly)를 저장공간으로 사용하는 것을 플로팅 게이트 임베디드 플래쉬 메모리(floating gate embedded flash memory)라 하고, 실리콘 질화막(SiN film)을 저장공간으로 사용하는 것을 소노스 임베디드 플래쉬 메모리(SONOS embedded flash memory)라고 한다.Embedded flash memory may be classified according to which storage region is used. Generally, the use of doped poly as a storage space is called floating gate embedded flash memory, and the use of silicon nitride film (SiN film) as storage space is referred to as Sonos embedded flash memory ( SONOS embedded flash memory).

플로팅 게이트 임베디드 플래쉬 메모리는 플래쉬 셀의 수평 크기(horizontal size)를 작게 할 수 있는 장점이 있지만, 공정의 순서가 매우 복잡하며 수직 ㅈ저적층 높이(vertical stack height)가 높아지므로 제조 공정에서 극복해야 할 기술적인 문제점이 많다. 이에 반해 소노스 임베디드 플래쉬 메모리 플래쉬 셀의 크기가 플로팅 게이트보다는 큰 단점이 있지만, 공정의 순서가 간단하며 실리콘 질화막 의 저장 효율이 도핑된 폴리보다는 좋기 때문에 공정기술적인 측면에서는 유리하다.Floating gate embedded flash memory has the advantage of reducing the horizontal size of flash cells, but the order of the process is very complicated and the vertical stack height is high, which is a technical problem to overcome in the manufacturing process. There are many problems that are. On the other hand, the size of the Sonos embedded flash memory flash cell is larger than that of the floating gate, but it is advantageous in terms of process technology because the order of the process is simple and the storage efficiency of the silicon nitride film is better than that of the doped poly.

도 1은 일반적인 SONOS 구조의 임베디드 플래쉬 메모리 셀 구조를 나타낸다. 도 1을 참조하면, 일반적인 SONOS 셀 구조는 소자 분리막(115)이 형성된 반도체 기판(110)에 순차로 적층된 ONO(Oxide-Nitride-Oxide)막(130) 및 폴리(140)를 포함한다. 1 illustrates an embedded flash memory cell structure of a general SONOS structure. Referring to FIG. 1, a general SONOS cell structure includes an oxide-nitride-oxide (ONO) layer 130 and a poly 140 sequentially stacked on a semiconductor substrate 110 on which an isolation layer 115 is formed.

이러한 일반적인 SONOS 구조는 구성은 간단하지만 동작을 위해서는 가져야 할 특성들이 많다. 이러한 특성들을 만족하기 위해 요구되는 대표적인 것이 SONOS의 ONO 길이(length)이다. ONO 길이가 작을수록 동작에 필요한 프로그램 전압과 소거 전압 사이의 차이가 커서 안정적인 동작이 가능하다. 공정적으로는 게이트 길이(Gate length)를 작게 형성해야 한다는 것인데, 일반적으로 포토리쏘그라피(Photolithography) 공정을 이용하여 게이트 길이를 조절한다. 따라서 포토리쏘그라피 공정 또는 RIE(Reactive Ion Etch) 공정에 따라 플래쉬 셀의 특성이 좌우된다. This general SONOS architecture is simple to configure, but it has many features to get it working. A typical example required to satisfy these characteristics is the ONO length of SONOS. The smaller the length of the ONO, the larger the difference between the program voltage and the erase voltage required for operation, thus enabling stable operation. The process is that the gate length (Gate length) must be made small, and the gate length is generally adjusted by using a photolithography process. Therefore, the characteristics of the flash cell depend on the photolithography process or the reactive ion etching (RIE) process.

본 발명이 이루고자 하는 기술적 과제는 집적도가 높으며 단위 면적도 작은 SONOS 셀을 구현하는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a flash memory device for implementing a SONOS cell with high integration and small unit area.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 ONO(Oxide-Nitride-Oxide)막을 형성하는 단계, 상기 ONO막 상에 절연막 패턴을 형성하는 단계, 상기 절연막 패턴의 양 측벽 상에 제1 스페이서들을 형성하는 단계, 상기 절연막 패턴 및 제1 스페이서들을 마스크로 이용하여 상기 ONO막을 식각하는 단계, 상기 제1 스페이서들을 마스크로 이용하여 상기 절연막 패턴 및 그 하부의 ONO막을 순차로 식각하여 제거하는 단계, 상기 제1 스페이서들을 제거하는 단계, 및 상기 제1 스페이서들을 제거한 후 잔류하는 ONO막들 상부 및 잔류하는 ONO막들 사이의 반도체 기판 상에 컨트롤 게이트를 형성하는 단계를 포함한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a flash memory device, including forming an oxide-nitride-oxide (ONO) layer on a semiconductor substrate, and forming an insulating layer pattern on the ONO layer. Forming first spacers on both sidewalls of the insulating film pattern, etching the ONO film using the insulating film pattern and the first spacers as a mask, and using the first spacers as a mask, the insulating film pattern and its Sequentially etching the lower ONO film, removing the first spacers, and forming a control gate on the semiconductor substrate between the remaining ONO films and the remaining ONO films after removing the first spacers. Steps.

본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 폴리 스페이서들의 증착 두께를 조절하여 SONOS 구조의 플래쉬 셀의 ONO막의 길이를 결정함으로써, 집적도가 높으며 단위 면적도 작은 SONOS 셀을 간단한 공정으로 구현할 수 있는 효과가 있다.In the method of manufacturing a flash memory device according to an embodiment of the present invention, by adjusting the deposition thickness of poly spacers to determine the length of the ONO film of the flash cell having a SONOS structure, a SONOS cell having a high degree of integration and a small unit area may be implemented in a simple process. It has an effect.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 2a 내지 도 2i는 본 발명의 실시 예에 따른 플래쉬 메모리 제조 방법을 나타내는 단면도이다. 2A to 2I are cross-sectional views illustrating a method of manufacturing a flash memory according to an embodiment of the present invention.

먼저 도 2a에 도시된 바와 같이, 반도체 기판(210)에 소자 분리막(215)을 형성한다. 소자 분리막(215)은 일반적인 STI(Shallow Trench Isolation) 방식을 이용하여 형성할 수 있으며, 소자 분리막(215)에 의하여 반도체 기판(210)은 소자 분리 영역 및 활성 영역으로 구분된다.First, as shown in FIG. 2A, an isolation layer 215 is formed on the semiconductor substrate 210. The device isolation layer 215 may be formed using a general shallow trench isolation (STI) method, and the semiconductor substrate 210 is divided into an isolation region and an active region by the device isolation layer 215.

그리고 소자 분리막(215)이 형성된 반도체 기판 상에 ONO(Oxide-Nitride-Oxide, 230)막을 형성한다. 예컨대, 제1 산화막(215), 질화막(224, 예컨대, SiN), 및 제2 산화막(226)을 순차적으로 증착한다. 이때 증착되는 제1 산화막(215), 질화막(SiN, 224), 및 제2 산화막(226) 각각의 두께는 10-200Å일 수 있다.An ONO (Oxide-Nitride-Oxide) 230 film is formed on the semiconductor substrate on which the device isolation layer 215 is formed. For example, the first oxide film 215, the nitride film 224 (eg, SiN), and the second oxide film 226 are sequentially deposited. In this case, each of the first oxide film 215, the nitride film (SiN, 224), and the second oxide film 226 deposited may have a thickness of about 10-200 μs.

다음으로 도 2b에 도시된 바와 같이, ONO막(230) 상에 절연막 패턴, 예컨대 질화막 패턴(235)을 형성한다. 예컨대, ONO막(230) 상에 질화막(SiN)을 증착하고, 포토리쏘그라피 공정을 수행하여 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로 이용하여 증착된 질화막을 식각하여 ONO막(230) 상에 질화막 패턴(235)을 형성할 수 있다.Next, as shown in FIG. 2B, an insulating film pattern, for example, a nitride film pattern 235 is formed on the ONO film 230. For example, a nitride film (SiN) is deposited on the ONO film 230, a photolithography process is performed to form a photoresist pattern (not shown), and the deposited nitride film is etched using the photoresist pattern as a mask to turn on the ONO. The nitride film pattern 235 may be formed on the film 230.

다음으로 도 2c에 도시된 바와 같이, 질화막 패턴(235)의 양 측벽에 스페이서들(242 및 244)을 형성한다. 본 발명의 실시 예에서는 폴리 실리콘으로 스페이서 들(242 및 244)을 형성한다. 그러나 본 발명의 실시 예는 이에 한정되는 것은 아니다.Next, as illustrated in FIG. 2C, spacers 242 and 244 are formed on both sidewalls of the nitride film pattern 235. In an embodiment of the present invention, spacers 242 and 244 are formed of polysilicon. However, embodiments of the present invention are not limited thereto.

즉 질화막 패턴(235)이 형성된 ONO막(235) 상에 폴리 실리콘을 형성하고, 에치백(etch-back) 공정을 수행하여 질화막 패턴(235)의 양 측벽에 폴리 스페이서들(poly spacers, 242 및 244)를 형성한다.In other words, polysilicon is formed on the ONO layer 235 on which the nitride layer pattern 235 is formed, and an etch-back process is performed on both sidewalls of the nitride layer pattern 235. 244).

예컨대, 질화막 패턴(235)이 형성된 ONO막(235) 상에 폴리 실리콘을 10nm~ 200nm의 두께로 증착하고, 증착된 폴리 실리콘을 마스크 없이 질화막 패턴(235)의 상부가 노출될 때까지 에치백하여 질화막 패턴(235)의 양 측벽에 폴리 스페이서들(242 및 244)을 형성할 수 있다.For example, on the ONO film 235 on which the nitride film pattern 235 is formed, polysilicon is deposited to a thickness of 10 nm to 200 nm, and the deposited poly silicon is etched back without a mask until the top of the nitride film pattern 235 is exposed. Poly spacers 242 and 244 may be formed on both sidewalls of the nitride film pattern 235.

이때 폴리 실리콘의 증착 두께에 따라 질화막 패턴(235)의 양 측벽 상에 형성되는 폴리 스페이서들(242, 244)의 두께가 결정된다. 예컨대, 폴리 실리콘의 증착 두께가 작을수록 형성되는 폴리 스페이서들(242,244)의 두께도 작다.In this case, the thicknesses of the poly spacers 242 and 244 formed on both sidewalls of the nitride film pattern 235 are determined according to the deposition thickness of the polysilicon. For example, the smaller the deposition thickness of polysilicon, the smaller the thickness of the poly spacers 242 and 244 formed.

여기서 폴리 스페이서들(242,244)의 두께에 의하여 추후에 형성되는 SONOS 셀의 ONO 길이가 결정될 수 있다. 결국 폴리 실리콘의 증착 두께에 따라 SONOS 셀의 ONO 길이가 결정될 수 있다. 일반적으로 노광 장비의 한계가 있기 때문에 포토리쏘그라피 공정을 통하여 SONOS 셀의 ONO 길이를 조절하는 것은 제약이 크다.The length of the ONO of the SONOS cell formed later may be determined by the thickness of the poly spacers 242 and 244. As a result, the ONO length of the SONOS cell can be determined by the deposition thickness of polysilicon. In general, there is a limitation of the exposure equipment, so it is difficult to control the ONO length of the SONOS cell through the photolithography process.

그러나 본원 발명의 실시 예의 경우 증착 장비에 의한 증착 두께는 수 nm부터 수십 nm까지 두께가 안정적으로 관리되기 때문에 SONOS 셀의 ONO 길이를 더 효율적으로 조절할 수 있다.However, in the embodiment of the present invention, since the deposition thickness by the deposition equipment is managed stably from several nm to several tens of nm, the ONO length of the SONOS cell can be more efficiently controlled.

다음으로 도 2d에 도시된 바와 같이, 질화막 패턴(235) 및 폴리 스페이서 들(242,244)을 마스크로 이용하여 ONO막(235)을 식각한다. 즉 질화막 패턴(235) 및 폴리 스페이서들(242,244) 하부의 ONO막(235)을 제외한 나머지 부분을 반응성 이온 식각하여 제거한다. 이때 질화막 패턴(235)도 일부 식각될 수 있다. Next, as shown in FIG. 2D, the ONO film 235 is etched using the nitride film pattern 235 and the poly spacers 242 and 244 as masks. That is, the remaining portions except the ONO layer 235 under the nitride layer pattern 235 and the poly spacers 242 and 244 are removed by reactive ion etching. In this case, the nitride layer pattern 235 may also be partially etched.

폴리 스페이서들과 ONO막(235) 사이의 식각 선택비(etch selectivity)는 1:3~10일 수 있다. 또한 반응성 이온 식각시 공정 조건은 다음과 같다.An etch selectivity between the poly spacers and the ONO layer 235 may be 1: 3 to 10. In addition, the process conditions for reactive ion etching are as follows.

사용하는 가스는 CxFy(x=1~4, y=2~8), CxHyFz(x=1~4, y=1~3, z=2~8), Ar, 및 O2 중 적어도 하나가 혼합된 가스이며, 진공도는 10~500mT이고, 플라즈마 발생을 위한 파워(power)는 30~1000W이다. 또한 CxFy, CxHyFz, Ar, 및 O2 각각의 가스량은 1~100sccm, 0~100sccm, 0~500sccm, 및 0~500sccm(standard cubic centimeter per minute)일 수 있다.The gas used is a mixture of at least one of CxFy (x = 1-4, y = 2-8), CxHyFz (x = 1-4, y = 1-3, z = 2-8), Ar, and O2. Gas, the vacuum degree is 10 ~ 500mT, the power (power) for plasma generation is 30 ~ 1000W. In addition, the amount of gas of CxFy, CxHyFz, Ar, and O2 may be 1 to 100 sccm, 0 to 100 sccm, 0 to 500 sccm, and 0 to 500 sccm (standard cubic centimeter per minute).

다음으로 도 2e에 도시된 바와 같이, 폴리 스페이서들(242,244)을 마스크로 이용하여 질화막 패턴(235-1)과 그 하부의 ONO막(230)을 순차로 습식 또는 건식 식각하여 제거한다. 상술한 바와 같이 마스크로 이용하는 폴리 스페이서들(242,244)의 두께에 의하여 잔류하는 SONOS 셀의 ONO막들(230-1, 230-2)의 길이가 결정된다.Next, as shown in FIG. 2E, the nitride layer pattern 235-1 and the ONO layer 230 thereunder are sequentially wet or dry etched using the poly spacers 242 and 244 as masks. As described above, the lengths of the ONO films 230-1 and 230-2 of the remaining SONOS cell are determined by the thicknesses of the poly spacers 242 and 244 used as masks.

다음으로 도 2f에 도시된 바와 같이, 폴리 스페이서들(242,244)를 식각하여 제거하여 반도체 기판(210) 상에 SONOS 셀의 ONO막들(230-1, 230-2)을 잔류시킨다.Next, as shown in FIG. 2F, the poly spacers 242 and 244 are etched and removed to leave the ONO films 230-1 and 230-2 of the SONOS cell on the semiconductor substrate 210.

다음으로 도 2g에 도시된 바와 같이, ONO막들(230-1,230-2)이 형성된 반도체 기판(210) 상에 폴리 실리콘(250)을 증착한다.Next, as illustrated in FIG. 2G, the polysilicon 250 is deposited on the semiconductor substrate 210 on which the ONO films 230-1 and 230-2 are formed.

다음으로 도 2h에 도시된 바와 같이, 포토리쏘그라피 및 식각 공정을 수행하여 증착된 폴리 실리콘(250)을 패터닝하여 ONO막들(230-1,230-2) 상부 및 ONO막 들(230-1,230-2) 사이의 반도체 기판(210) 상에 컨트롤 게이트(250-1)를 형성한다.Next, as shown in FIG. 2H, the polysilicon 250 deposited by performing photolithography and etching processes is patterned to form the upper and ONO layers 230-1 and 230-2. The control gate 250-1 is formed on the semiconductor substrate 210 therebetween.

다음으로 도 2i에 도시된 바와 같이, ONO막들(230-1,230-2) 및 컨트롤 게이트(250-1)의 측벽에 스페이서(270)를 형성한다. 예컨대, 컨트롤 게이트(250-1)가 형성된 반도체 기판(210) 상에 산화막(262), 질화막(264), 및 산화막(266)을 순차로 형성하고, 에치백 공정을 수행하여 스페이서(270)를 형성할 수 있다.Next, as shown in FIG. 2I, spacers 270 are formed on sidewalls of the ONO films 230-1 and 230-2 and the control gate 250-1. For example, the oxide film 262, the nitride film 264, and the oxide film 266 are sequentially formed on the semiconductor substrate 210 on which the control gate 250-1 is formed, and the spacer 270 is formed by performing an etch back process. Can be formed.

본 발명의 실시 예에 따른 SONOS 셀은 컨트롤 게이트(250-1)의 하부 영역 전부를 저장 공간으로 사용하는 것이 아닌 2개의 로우컬 ONO막들(230-1,230-2)을 저장 공간으로 사용한다. 따라서 한 셀 당 2비트(bit)의 용량을 가진다. 여기서 로우컬 ONO막들(230-1,230-2) 각각의 터널 산화막(222)은 전하를 저장하는 트랩 질화막(Trap nitride film, 224)의 열전자(Hot electron)의 전위 장벽(Potential barrier) 역할을 한다. 그리고 블록 산화막(226)은 컨트롤 게이트(250-1)로부터 전하의 확산을 방지하기 위한 전위 장벽 역할을 한다.The SONOS cell according to an embodiment of the present invention uses two local ONO films 230-1 and 230-2 as storage spaces instead of using all of the lower region of the control gate 250-1 as storage spaces. Therefore, it has a capacity of 2 bits per cell. The tunnel oxide layer 222 of each of the local ONO layers 230-1 and 230-2 serves as a potential barrier of hot electrons of the trap nitride film 224, which stores charge. The block oxide layer 226 serves as a potential barrier to prevent diffusion of charge from the control gate 250-1.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 일반적인 SONOS 구조의 임베디드 플래쉬 메모리 셀 구조를 나타낸다. 1 illustrates an embedded flash memory cell structure of a general SONOS structure.

도 2a 내지 도 2i는 본 발명의 실시 예에 따른 플래쉬 메모리 제조 방법을 나타내는 단면도이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a flash memory according to an embodiment of the present invention.

Claims (8)

반도체 기판 상에 ONO(Oxide-Nitride-Oxide)막을 형성하는 단계;Forming an oxide-nitride-oxide (ONO) film on the semiconductor substrate; 상기 ONO막 상에 절연막 패턴을 형성하는 단계;Forming an insulating film pattern on the ONO film; 상기 절연막 패턴의 양 측벽 상에 제1 스페이서들을 형성하는 단계;Forming first spacers on both sidewalls of the insulating layer pattern; 상기 절연막 패턴 및 제1 스페이서들을 마스크로 이용하여 상기 ONO막을 식각하는 단계;Etching the ONO layer using the insulating layer pattern and the first spacers as a mask; 상기 제1 스페이서들을 마스크로 이용하여 상기 절연막 패턴 및 그 하부의 ONO막을 순차로 식각하여 제거하는 단계;Sequentially etching and removing the insulating layer pattern and the ONO layer below the insulating layer pattern using the first spacers as a mask; 상기 제1 스페이서들을 제거하는 단계; 및Removing the first spacers; And 상기 제1 스페이서들을 제거한 후 잔류하는 ONO막들 상부 및 잔류하는 ONO막들 사이의 반도체 기판 상에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And forming a control gate on the semiconductor substrate between the remaining ONO films and the remaining ONO films after the removal of the first spacers. 제1항에 있어서, 상기 절연막 패턴을 형성하는 단계는,The method of claim 1, wherein the forming of the insulating film pattern comprises: 반도체 기판 상에 실리콘 질화막(SiN)을 증착하는 단계; 및Depositing a silicon nitride film (SiN) on a semiconductor substrate; And 포토리쏘그라피 공정을 수행하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 이용하여 증착된 실리콘 질화막을 식각하여 실리콘 질화막 패턴을 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.A photoresist pattern is formed by performing a photolithography process, and a silicon nitride layer pattern is formed by etching the deposited silicon nitride layer using the photoresist pattern as a mask. 제1항에 있어서, 상기 제1 스페이서들을 형성하는 단계는,The method of claim 1, wherein the forming of the first spacers comprises: 상기 절연막 패턴이 형성된 상기 ONO막 상에 폴리 실리콘을 증착하는 단계;Depositing polysilicon on the ONO film having the insulating film pattern formed thereon; 상기 절연막 패턴의 상부가 노출되도록 상기 폴리 실리콘을 에치백(etch-back)하여 상기 절연막 패턴의 양 측벽에 제1 스페이서들을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And etching back the polysilicon to expose the upper portion of the insulating film pattern to form first spacers on both sidewalls of the insulating film pattern. 제1항에 있어서, 상기 플래쉬 메모리 소자의 제조 방법은,The method of claim 1, wherein the flash memory device comprises: 상기 잔류하는 ONO막들 및 상기 컨트롤 게이트의 측벽에 제2 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And forming a second spacer on sidewalls of the remaining ONO layers and the control gate. 제3항에 있어서,The method of claim 3, wherein 상기 ONO막 상에 폴리 실리콘을 10nm~ 200nm의 두께로 증착하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And depositing polysilicon on the ONO film in a thickness of 10 nm to 200 nm. 제1항에 있어서, 상기 절연막 패턴 및 제1 스페이서들을 마스크로 이용하여 상기 ONO막을 식각하는 단계는,The method of claim 1, wherein etching the ONO layer using the insulating layer pattern and the first spacers as a mask comprises: 상기 절연막 패턴 및 제1 스페이서들 하부의 ONO막을 제외한 나머지 부분을 반응성 이온 식각하여 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And removing remaining portions except the ONO layer under the insulating layer pattern and the first spacers by reactive ion etching. 제6항에 있어서,The method of claim 6, 상기 제1 스페이서들과 상기 ONO막 사이의 식각 선택비(etch selectivity)는 1:3~10인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.An etching selectivity between the first spacers and the ONO layer is 1: 3 ~ 10 characterized in that the manufacturing method of the flash memory device. 제5항에 있어서,The method of claim 5, 상기 ONO막은 제1 산화막, 제2 실리콘 질화막 및 제2 산화막이 순차적으로 적층된 형태이며,The ONO film has a form in which a first oxide film, a second silicon nitride film, and a second oxide film are sequentially stacked. 상기 제1 산화막, 상기 제2 실리콘 질화막 및 상기 제2 산화막 각각은 10-200Å의 두께를 갖도록 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And the first oxide film, the second silicon nitride film, and the second oxide film are each formed to have a thickness of about 10 to about 200 microseconds.
KR1020090126631A 2009-12-18 2009-12-18 Method of manufacturing a flash memory device KR20110070003A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090126631A KR20110070003A (en) 2009-12-18 2009-12-18 Method of manufacturing a flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090126631A KR20110070003A (en) 2009-12-18 2009-12-18 Method of manufacturing a flash memory device

Publications (1)

Publication Number Publication Date
KR20110070003A true KR20110070003A (en) 2011-06-24

Family

ID=44401589

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090126631A KR20110070003A (en) 2009-12-18 2009-12-18 Method of manufacturing a flash memory device

Country Status (1)

Country Link
KR (1) KR20110070003A (en)

Similar Documents

Publication Publication Date Title
TWI735150B (en) Three-dimensional memory devices and fabricating methods thereof
US8273625B2 (en) Structure for flash memory cells
KR100955265B1 (en) Method for forming micropattern in semiconductor device
US7943495B2 (en) Method of manufacturing semiconductor device
KR102222909B1 (en) method for manufacturing semiconductor devices
KR20060133166A (en) Method of forming gate in non-volatile memory device
KR20090065611A (en) Method for forming a dielectric layer pattern and method for manufacturing non-volatile memory device using for the same
US7585727B2 (en) Method for fabricating semiconductor device having bulb-shaped recess gate
US20110129992A1 (en) Method for fabricating vertical channel type non-volatile memory device
TW201944577A (en) Method of manufacturing memory device
US7919808B2 (en) Flash memory device
KR100757323B1 (en) Charge trap type non volatile memory device and method of manufacturing the same
KR100567624B1 (en) Method of manufacturing a semiconductor device
CN111834214A (en) Semiconductor structure and forming method thereof
KR100962020B1 (en) Fabrication Method of Phase-Change Memory Device
KR20070118348A (en) Method of manufacturing a non-volatile memory device
KR20110070003A (en) Method of manufacturing a flash memory device
TW202139358A (en) Method of manufacturing memory sturcture
KR20100138542A (en) Manufacturing method of gate pattern for nonvolatile memory device
KR20090124682A (en) Flash memory device and manufacturing method thereof
TW201644005A (en) Semiconductor device and method of forming the same
KR20130037519A (en) Capacitor and method of manufacturing the same
US11031509B1 (en) Memory device and manufacturing method thereof
KR20090053034A (en) Method of manufacturing a flash memory device
KR100806516B1 (en) Method of manufacturing a nand flash memory device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid