KR20090124682A - Flash memory device and manufacturing method thereof - Google Patents

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Abstract

PURPOSE: A flash memory device and manufacturing method thereof are provided to increase the height of the floating gate without the influence of the trench gap-fill.. CONSTITUTION: The turner insulating layer(102) is formed on the active area of the semiconductor substrate(100). The floating gate is formed on the turner insulating layer into the laminating structure of the hard nitride films for mask(106) and the first electron storage film(104). The element isolation film is projected than the surface of the semiconductor substrate and exposes the upper sidewall of the first electron storage film. The dielectric film(120) is formed on the element isolation film and the floating gate exposing. The control gate is formed on the dielectric film.

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and manufacturing method thereof}Flash memory device and manufacturing method thereof

본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 하드 마스크용 질화막을 포함하는 플로팅 게이트 형성을 통해 플로팅 게이트의 높이를 증가시켜 셀의 커플링 비(Coupling Ratio)를 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method of fabricating the same, and to increasing the height of the floating gate by forming a floating gate including a nitride film for hard mask, thereby improving a coupling ratio of a cell. And a method for producing the same.

일반적으로 플래시 메모리 소자들은 전원 공급이 차단될지라도 저장된 데이터들을 유지한다. 이러한 플래시 메모리 소자의 단위 셀은 반도체 기판의 활성 영역 상에 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 순차적으로 적층되어 형성되며, 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링(Coupling) 되면서 데이터를 저장할 수 있다. 따라서, 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(Coupling Ratio)라고 한다.In general, flash memory devices retain stored data even when the power supply is interrupted. The unit cell of the flash memory device is formed by sequentially stacking a tunnel insulating film, a floating gate, a dielectric film, and a control gate on an active region of a semiconductor substrate, and a voltage applied from the outside to the control gate electrode is coupled to the floating gate. Coupling can save data. Thus, to store data in a short time and at a low program voltage, the ratio of the voltage induced in the floating gate to the voltage applied to the control gate electrode must be large. The ratio of the voltage induced in the floating gate to the voltage applied to the control gate electrode is referred to as a coupling ratio.

최근에는 반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 터널 절연막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 자기 정렬(Self -Align) STI 방법이 예컨대 NAND형 플래시 메모리 소자에 적용되고 있다. 이 경우, 상기 공정은 자기 정렬 플로팅 게이트(SA-FG) 형성 방법으로도 불리운다.Recently, due to the high integration of semiconductor devices, the process of forming device isolation films has become more difficult. Accordingly, an isolation layer is formed by using a shallow trench isolation (STI) method in which a trench is formed in a semiconductor substrate and then embedded. On the other hand, the STI method has a number of methods, among which a tunnel insulating film, a polysilicon film and a hard mask film stacked on a semiconductor substrate are sequentially etched to form a trench, and a magnetic film forming an oxide film on the entire structure to fill the trench. Self-Align STI methods are being applied to, for example, NAND type flash memory devices. In this case, the process is also called a method of forming a self-aligned floating gate (SA-FG).

일반적으로, 셀의 커플링 비를 향상시키기 위한 가장 손쉬운 방법은 플로팅 게이트의 높이를 상향시켜 플로팅 게이트와 컨트롤 게이트 간의 계면 면적을 증가시키는 것이다. 그러나, 고집적화된 소자의 경우, 트렌치의 입구 폭에 비해 트렌치의 깊이가 깊기 때문에 큰 종횡비(Aspect Ratio)로 인해 보이드(Void) 없이 트렌치를 완전히 갭 필(Gap-Fill) 하는 데 어려움이 있기 때문에 플로팅 게이트의 높이를 높이는 데에는 한계가 있다.In general, the easiest way to improve the coupling ratio of a cell is to increase the height of the floating gate to increase the interface area between the floating gate and the control gate. However, in the case of highly integrated devices, because the depth of the trench is deeper than the inlet width of the trench, it is difficult to fully gap-fill the trench without voids due to the large aspect ratio. There is a limit to raising the height of the gate.

본 발명은 자기 정렬 플로팅 게이트(Self Align-Floating Gate; SA-FG) 공정을 적용함에 있어서, 트렌치 갭 필의 부담 없이 플로팅 게이트의 높이를 증가시켜 셀의 커플링 비(Coupling Ratio)를 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공함에 있다.According to the present invention, in applying a self-aligning floating gate (SA-FG) process, the coupling ratio of a cell can be improved by increasing the height of the floating gate without burdening a trench gap fill. The present invention provides a flash memory device and a method of manufacturing the same.

본 발명의 일 실시 예에 따른 플래시 메모리 소자는, 반도체 기판의 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 제1 전자 저장막 및 하드 마스크용 질화막의 적층 구조로 형성된 플로팅 게이트, 반도체 기판의 트렌치 영역에 형성되며, 반도체 기판의 표면보다 돌출되어 제1 전자 저장막의 상부 측벽을 노출시키는 소자 분리막, 소자 분리막 및 노출된 플로팅 게이트 상에 형성된 유전체막 및 유전체막 상에 형성된 컨트롤 게이트를 포함한다.A flash memory device according to an embodiment of the present invention may include a tunnel insulating film formed on an active region of a semiconductor substrate, a floating gate formed of a stacked structure of a first electron storage film and a nitride film for a hard mask on the tunnel insulating film, and a trench of a semiconductor substrate. A device isolation layer formed in the region and protruding above the surface of the semiconductor substrate to expose the upper sidewall of the first electron storage layer, the device isolation layer, a dielectric film formed on the exposed floating gate, and a control gate formed on the dielectric film.

상기에서, 하드 마스크용 질화막은 실리콘 질화막(SixNy)(x,y는 각각 양의 정수)으로 형성된다.In the above, The nitride film for a hard mask is formed from the silicon nitride film SixNy (x and y are each positive integers).

하드 마스크용 질화막에 의해 플로팅 게이트의 높이가 하드 마스크용 질화막의 높이만큼 상향된다.The height of the floating gate is raised by the height of the hard film nitride film by the hard mask nitride film.

플로팅 게이트는 소자 분리막의 가장자리와 중첩되어 노출된 제1 전자 저장막 및 하드 마스크용 질화막을 감싸는 제2 전자 저장막을 더 포함한다. 제2 전자 저장막은 '

Figure 112008039084488-PAT00001
'자 형상으로 형성된다.The floating gate further includes a first electron storage layer overlapping an edge of the device isolation layer and a second electron storage layer surrounding the exposed nitride film for hard mask. The second electronic storage film is
Figure 112008039084488-PAT00001
'Shaped in the shape.

제2 전자 저장막에 의해 플로팅 게이트의 높이가 제2 전자 저장막의 높이만큼 상향되고, 플로팅 게이트의 폭이 제2 전자 저장막의 폭만큼 넓어진다.The height of the floating gate is increased by the height of the second electron storage layer by the second electron storage layer, and the width of the floating gate is widened by the width of the second electron storage layer.

본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법은, 터널 절연막, 제1 전자 저장막 및 하드 마스크용 질화막과 하드 마스크용 산화막 적층 구조를 포함하는 소자 분리 마스크가 순차적으로 형성된 반도체 기판이 제공되는 단계, 소자 분리 마스크, 제1 전자 저장막, 터널 절연막 및 반도체 기판을 순차적으로 식각하여 반도체 기판에 트렌치를 형성하는 단계, 트렌치 영역에 반도체 기판의 표면보다 돌출되어 제1 전자 저장막의 상부 측벽을 노출시키는 소자 분리막을 형성하는 단계, 소자 분리막과 노출된 제1 전자 저장막 및 노출된 하드 마스크용 질화막 상에 유전체막을 형성하는 단계 및 유전체막 상에 도전막을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment of the present invention provides a semiconductor substrate in which a device isolation mask including a tunnel insulating film, a first electron storage film, a nitride film for a hard mask, and an oxide film stack structure for a hard mask is sequentially formed. Forming a trench in the semiconductor substrate by sequentially etching the device isolation mask, the first electron storage layer, the tunnel insulating layer, and the semiconductor substrate, and protruding the trench from the surface of the semiconductor substrate in the trench region to form an upper sidewall of the first electron storage layer. Forming a device isolation film to be exposed, forming a dielectric film on the device isolation film, the exposed first electron storage film, and the exposed hard mask nitride film; and forming a conductive film on the dielectric film.

상기에서, 제1 전자 저장막 및 하드 마스크용 질화막이 플로팅 게이트로 형성된다.In the above, the first electron storage film and the nitride film for the hard mask are formed as floating gates.

하드 마스크용 질화막은 실리콘 질화막(SixNy)(x,y는 각각 양의 정수)으로 형성된다.The nitride film for a hard mask is formed from the silicon nitride film SixNy (x and y are each positive integers).

하드 마스크용 질화막에 의해 플로팅 게이트의 높이가 하드 마스크용 질화막의 높이만큼 상향된다.The height of the floating gate is raised by the height of the hard film nitride film by the hard mask nitride film.

소자 분리막을 형성하는 단계는, 트렌치가 채워지도록 트렌치를 포함한 소자 분리 마스크 상에 절연막을 형성하는 단계, 하드 마스크용 질화막이 노출되는 시점 까지 절연막을 평탄화하는 단계 및 잔류된 절연막을 식각하여 제1 전자 저장막의 상부 측벽을 노출시키는 단계를 더 포함한다.The forming of the isolation layer may include forming an insulating layer on the isolation mask including the trench to fill the trench, planarizing the insulating layer until the nitride film for hard mask is exposed, and etching the remaining insulating layer to form a first electron. Exposing an upper sidewall of the storage film.

소자 분리막을 형성하는 단계와 유전체막을 형성하는 단계 사이에 소자 분리막의 가장자리와 중첩되어 노출된 제1 전자 저장막 및 노출된 하드 마스크용 질화막을 감싸는 제2 전자 저장막을 형성하는 단계를 더 포함한다.The method may further include forming a first electron storage layer overlapping the edge of the device isolation layer and a second electron storage layer surrounding the exposed nitride layer for the hard mask between forming the device isolation layer and forming the dielectric layer.

제2 전자 저장막은 '

Figure 112008039084488-PAT00002
'자 형상으로 형성된다.The second electronic storage film is
Figure 112008039084488-PAT00002
'Shaped in the shape.

제1 전자 저장막, 하드 마스크용 질화막 및 제2 전자 저장막이 플로팅 게이트로 형성된다.The first electron storage film, the nitride film for the hard mask, and the second electron storage film are formed as floating gates.

제2 전자 저장막에 의해 플로팅 게이트의 높이가 제2 전자 저장막의 높이만큼 상향되고, 플로팅 게이트의 폭이 제2 전자 저장막의 폭만큼 넓어진다.The height of the floating gate is increased by the height of the second electron storage layer by the second electron storage layer, and the width of the floating gate is widened by the width of the second electron storage layer.

제2 전자 저장막을 형성하는 단계는, 소자 분리막과 노출된 제1 전자 저장막 및 노출된 하드 마스크용 질화막의 표면을 따라 제2 전자 저장막을 증착하는 단계, 제2 전자 저장막의 표면을 따라 제2 전자 저장막의 저면보다 상부에 두껍게 희생막을 형성하는 단계, 희생막이 스페이서 형태로 잔류되면서 스페이서 사이의 노출된 제2 전자 저장막이 식각되도록 희생막 및 제2 전자 저장막을 식각하는 단계 및 스페이서 형태의 희생막을 제거하는 단계를 더 포함한다.The forming of the second electron storage layer may include depositing a second electron storage layer along the surfaces of the device isolation layer, the exposed first electron storage layer, and the exposed nitride mask for the hard mask, and the second electron storage layer along the surface of the second electron storage layer. Forming a sacrificial layer thicker than the bottom of the electron storage layer, etching the sacrificial layer and the second electron storage layer to etch the exposed second electron storage layer between the spacers while the sacrificial layer remains in the form of a spacer, and the sacrificial layer in the form of a spacer It further comprises the step of removing.

희생막은 카본(carbon)을 적어도 50% 이상 함유하는 박막 또는 산화막으로 형성된다.The sacrificial film is formed of a thin film or an oxide film containing at least 50% of carbon.

카본을 적어도 50% 이상 함유하는 박막은 스핀 코팅(Spin Coating) 방식, 플라즈마(Plasma) 방식 및 열(Thermal) 방식 중 어느 하나를 이용하여 형성된다.The thin film containing at least 50% of carbon is formed using any one of a spin coating method, a plasma method, and a thermal method.

산화막은 플라즈마 방식 또는 O3-TEOS(Tetra Ethyl Ortho Silicate) 방식으로 형성된다.The oxide film is formed by a plasma method or O 3 -TEOS (Tetra Ethyl Ortho Silicate) method.

제2 전자 저장막은 소자 분리막의 상부보다 하드 마스크용 질화막의 상부에 두껍게 형성된다. 제2 전자 저장막은 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 형성된다.The second electron storage film is formed thicker on the nitride film for hard mask than on the device isolation film. The second electron storage layer is formed by a plasma enhanced chemical vapor deposition (PECVD) method.

희생막 및 제2 전자 저장막은 제2 전자 저장막보다 희생막에 대해 높은 식각 비를 갖는 건식 에치백(Dry Etch Back) 공정으로 식각된다. The sacrificial layer and the second electron storage layer are etched by a dry etch back process having a higher etching ratio with respect to the sacrificial layer than the second electron storage layer.

제2 전자 저장막 식각 시, 스페이서 형태로 잔류된 희생막에 의해 제1 전자 저장막의 측벽이 보호된다.When etching the second electron storage layer, sidewalls of the first electron storage layer are protected by the sacrificial layer remaining in the form of a spacer.

스페이서 형태의 희생막이 카본(Carbon)을 적어도 50% 이상 함유하는 박막일 경우 O2 플라즈마를 이용한 건식 식각 공정으로 제거된다.When the sacrificial layer in the form of a spacer is a thin film containing at least 50% of carbon, it is removed by a dry etching process using an O 2 plasma.

스페이서 형태의 희생막이 산화막일 경우 BOE(Buffered Oxide Etchant) 또는 희석된 불산(Dilute HF; DHF) 용액을 이용한 습식 식각 공정으로 제거된다. 스페이서 형태의 희생막이 산화막일 경우 CxFy(1≤x≤6, 4≤y≤8) 계열이나 CHxFy(1≤x≤4, 0≤y≤3) 계열의 불소계 가스에 O2 및 Ar을 첨가한 혼합 가스의 플라즈마를 이용한 건식 식각 공정으로 제거된다.When the sacrificial layer in the form of a spacer is an oxide layer, it is removed by a wet etching process using a buffered oxide etchant (BOE) or dilute HF (DHF) solution. When spacer type sacrificial layer is an oxide layer, O 2 and Ar are added to CxFy (1≤x≤6, 4≤y≤8) series or CHxFy (1≤x≤4, 0≤y≤3) series fluorine-based gas. It is removed by a dry etching process using a plasma of the mixed gas.

본 발명은 자기 정렬 플로팅 게이트(Self Align-Floating Gate; SA-FG) 공정 을 적용함에 있어서, 소자 분리막 형성 후 하드 마스크용 질화막을 제거하지 않고 잔류시킨 하드 마스크용 질화막을 포함하여 플로팅 게이트를 형성하여 트렌치 갭 필(gap-fill)의 부담 없이 플로팅 게이트의 높이를 증가시킴으로써, 플로팅 게이트와 컨트롤 게이트 간의 계면 면적을 증가시켜 셀의 커플링 비(Coupling Ratio)를 향상시킬 수 있다.In the present invention, in the application of a self-aligned floating gate (SA-FG) process, a floating gate is formed by including a hard mask nitride film remaining after the isolation layer is formed without removing the nitride film for hard mask. By increasing the height of the floating gate without burdening the trench gap-fill, the interface ratio between the floating gate and the control gate can be increased to improve the coupling ratio of the cell.

또한, 본 발명은 SA-FG 공정을 적용함에 있어서, 제1 전자 저장막 및 하드 마스크용 질화막의 적층막에 제1 전자 저장막과 하드 마스크용 질화막을 감싸는 제2 전자 저장막을 더 포함하여 플로팅 게이트를 형성함으로써, 트렌치 갭 필의 부담 없이 플로팅 게이트의 높이와 폭을 증가시킴으로써, 셀의 커플링 비(Coupling Ratio)를 더욱 향상시킬 수 있다.In addition, the present invention further includes a second electron storage layer surrounding the first electron storage layer and the hard mask nitride layer in the laminated film of the first electron storage layer and the nitride layer for the hard mask in applying the SA-FG process. By increasing the width and height of the floating gate without burdening the trench gap fill, the coupling ratio of the cell can be further improved.

상기한 바와 같이 셀의 커플링 비를 향상시켜 프로그램 문턱 전압(program Vt)을 향상시킴에 따라 고속(high speed)의 플래시 메모리 소자의 제작이 가능하다.As described above, as the coupling ratio of the cell is improved to improve the program threshold voltage program Vt, it is possible to manufacture a high speed flash memory device.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시 예를 보다 상세히 설명한다. 그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, but should be understood by those of ordinary skill in the art. It is preferred that the present invention be interpreted as being provided to more fully explain the invention.

도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 제1 전자 저장막(104) 및 소자 분리 마스크(110)를 순차적으로 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다. 제1 전자 저장막(104)은 플래시 메모리 소자의 플로팅 게이트(Folating Gate)로 사용하기 위한 것으로, 폴리실리콘막, 금속층, 폴리실리콘막과 금속층의 적층막, 질화막 등 전자를 저장할 수 있는 물질이면 모두 적용 가능하며, 폴리실리콘막으로 형성하는 것이 바람직하다.Referring to FIG. 1A, the tunnel insulating layer 102, the first electron storage layer 104, and the device isolation mask 110 are sequentially formed on the semiconductor substrate 100. The tunnel insulating layer 102 may be formed of a silicon oxide layer (SiO 2 ), and in this case, may be formed by an oxidation process. The first electron storage layer 104 is used as a floating gate of a flash memory device, and any material that can store electrons such as a polysilicon film, a metal layer, a laminated film of a polysilicon film and a metal layer, and a nitride film It is applicable and it is preferable to form with a polysilicon film.

소자 분리 마스크(110)는 후속한 트렌치 형성 시 식각 마스크로 사용하고, 제1 전자 저장막(104)의 손실(loss)을 방지하기 위한 것으로, 하드 마스크용 질화막(106) 및 하드 마스크용 산화막(108)의 적층 구조를 포함하여 형성할 수 있다. 이때, 하드 마스크용 질화막(106)은 후속한 소자 분리막 형성을 위한 평탄화 공정에서 식각 정지막으로 사용함과 동시에 플래시 메모리 소자의 플로팅 게이트로 사용하기 위한 것으로, 질화막 계열의 물질, 바람직하게 실리콘 질화막(SixNy)(x,y는 각각 양의 정수)으로 형성할 수 있다.The device isolation mask 110 is used as an etch mask in subsequent trench formation, and is used to prevent loss of the first electron storage layer 104. The device isolation mask 110 may include a hard mask nitride layer 106 and an oxide mask for a hard mask. 108 may be formed to include a laminated structure. In this case, the hard mask nitride film 106 may be used as an etch stop film and a floating gate of a flash memory device in a subsequent planarization process for forming a device isolation layer, and may be a nitride-based material, preferably a silicon nitride film (SixNy). (x, y are each a positive integer).

이어서, 소자 분리 영역의 소자 분리 마스크(110), 제1 전자 저장막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(112)를 형성한다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(110) 상에 포토레지 스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(110)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(110)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 패터닝된 소자 분리 마스크(110)를 이용한 식각 공정으로 제1 전자 저장막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 소자 분리 마스크(110), 제1 전자 저장막(104) 및 터널 절연막(102)을 식각하는 과정에서 소자 분리 마스크(110)의 하드 마스크용 산화막(108)도 일정 두께만큼 식각된다. 이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 일정 깊이 식각한다. 이로써, 소자 분리 영역에 트렌치(112)가 형성된다. 이렇게, 트렌치(112)는 반도체 기판(100)에 SA-STI(Self Align-Shallow Trench Isolation) 공정을 실시하여 형성하는 것이 바람직하다.Next, the trench 112 is formed by etching the device isolation mask 110, the first electron storage layer 104, the tunnel insulating layer 102, and a portion of the semiconductor substrate 100 in the device isolation region. More specifically described as follows. A photoresist (not shown) is applied on the device isolation mask 110 and an exposure and development process are performed to form a photoresist pattern (not shown) that exposes the device isolation mask 110 in the device isolation region. Subsequently, the device isolation region of the device isolation mask 110 is etched by an etching process using a photoresist pattern. Thereafter, the photoresist pattern is removed. Subsequently, the first electron storage layer 104 and the tunnel insulating layer 102 are etched by an etching process using the patterned device isolation mask 110. As a result, the semiconductor substrate 100 in the device isolation region is exposed. In the process of etching the device isolation mask 110, the first electron storage layer 104, and the tunnel insulating layer 102, the oxide layer 108 for the hard mask of the device isolation mask 110 is also etched by a predetermined thickness. Subsequently, the semiconductor substrate 100 of the exposed device isolation region is etched to a predetermined depth. As a result, the trench 112 is formed in the device isolation region. As such, the trench 112 may be formed by performing a Self Align-Shallow Trench Isolation (SA-STI) process on the semiconductor substrate 100.

한편, SA-STI 공정에 의한 트렌치(112) 형성 시 패터닝된 제1 전자 저장막(104)이 제1 폭(W1)과 제1 높이(h1)로 활성 영역에 자기 정렬되어 형성되고, 패터닝된 하드 마스크용 질화막(106)이 제1 전자 저장막(104)의 폭과 동일한 제1 폭(W1)과 제2 높이(h2)로 활성 영역에 자기 정렬되어 형성된다. 이 경우, 상기 공정은 자기 정렬 플로팅 게이트(Self Align-Floating Gate; SA-FG) 공정으로 불리운다.Meanwhile, when the trench 112 is formed by the SA-STI process, the patterned first electron storage layer 104 is formed to be self-aligned to the active region at a first width W1 and a first height h1, and then patterned. The nitride film 106 for a hard mask is formed to be self-aligned in the active region at a first width W1 and a second height h2 that are equal to the width of the first electron storage film 104. In this case, the process is called a Self Align-Floating Gate (SA-FG) process.

도 1b를 참조하면, 트렌치(112)가 채워지도록 트렌치(112)를 포함한 소자 분리 마스크(110) 상에 절연 물질을 증착하여 절연막(미도시)을 형성한다. 절연막은 하드 마스크용 질화막(106) 및 제1 전자 저장막(104)과 서로 다른 식각 선택비를 갖는 물질로 형성한다. 바람직하게, 절연막은 산화막 계열의 물질이면 모두 적용 가능하며, 예를 들어 고온산화(High Temperature Oxide; HTO)막, 고밀도플라즈마(High Density Plasma; HDP) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boron-Phosphorus Silicate Glass)막 또는 USG(Undoped Silicate Galss)막 등으로 형성할 수 있다.Referring to FIG. 1B, an insulating material is deposited on the device isolation mask 110 including the trench 112 to fill the trench 112 to form an insulating layer (not shown). The insulating layer is formed of a material having an etching selectivity different from that of the hard mask nitride layer 106 and the first electron storage layer 104. Preferably, the insulating film may be applied to any of oxide-based materials, for example, a high temperature oxide (HTO) film, a high density plasma (HDP) oxide film, a tetra ethyl ortho silicate (TEOS) film, and a BPSG. (Boron-Phosphorus Silicate Glass) film or USG (Undoped Silicate Galss) film or the like.

그런 다음, 절연막을 평탄화한다. 바람직하게, 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이때, CMP 공정은 소자 분리 마스크(110)의 하드 마스크용 질화막(106)을 연마 정지막으로 사용하여 하드 마스크용 질화막(106)의 표면이 노출되는 시점까지 실시하는 것이 바람직하다.Then, the insulating film is planarized. Preferably, the planarization process may be performed by a chemical mechanical polishing (CMP) process. In this case, the CMP process is preferably performed until the surface of the hard mask nitride film 106 is exposed using the hard mask nitride film 106 of the device isolation mask 110 as a polishing stop film.

이로써, 하드 마스크용 질화막(106)의 표면이 노출되고, 트렌치(112)가 형성된 영역에 절연막이 잔류된다. 이때, 트렌치(112)가 형성된 영역에 잔류된 절연막은 소자 분리막(114)으로 형성된다.As a result, the surface of the hard mask nitride film 106 is exposed, and the insulating film remains in the region where the trench 112 is formed. In this case, the insulating film remaining in the region where the trench 112 is formed is formed of the device isolation film 114.

도 1c를 참조하면, 소자 분리막(114)의 두께를 낮추기 위하여 소자 분리막(114)의 식각 공정을 실시한다. 식각 공정은 습식 식각 공정 또는 건식 식각 공정으로 실시할 수 있으며, 소자 분리막(114)만을 선택적으로 식각하기 위하여 하드 마스크용 질화막(106)보다 소자 분리막(114)에 대해 식각 비(Etch Rate)가 높은 식각 레시피를 이용하여 실시한다. 이 경우, 습식 식각 공정은 BOE(Buffered Oxide Etchant) 또는 희석된 불산(Dilute HF; DHF, 소정의 비율로 H20로 희석된 HF)을 사용하여 실시할 수 있다. 건식 식각 공정은 불소(F)계 가스(예를 들어, CF4, C2F6, C3F8, C4F8, C5F8, C4F6, C6F6 등의 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 또는 CHF3, CH2F2, CH3F, CH4 등과 같은 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스)에 O2 및 Ar을 첨가한 혼합 가스의 플라즈마를 이용하여 식각할 수 있다. 불소계 가스로는 주로 CF4 또는 CHF3 가스가 이용된다.Referring to FIG. 1C, an etching process of the device isolation layer 114 is performed to lower the thickness of the device isolation layer 114. The etching process may be performed by a wet etching process or a dry etching process, and in order to selectively etch only the device isolation layer 114, the etching rate is higher with respect to the device isolation layer 114 than the nitride film 106 for the hard mask. It is carried out using an etching recipe. In this case, the wet etching process may be performed using BOE (Buffered Oxide Etchant) or diluted hydrofluoric acid (Dilute HF; DHF, HF diluted with H 2 O at a predetermined ratio). Dry etching processes include fluorine (F) -based gases (e.g., CxFy such as CF 4 , C 2 F 6 , C 3 F 8 , C 4 F 8 , C 5 F 8 , C 4 F 6 , C 6 F 6, etc.). (1≤x≤6, 4≤y≤8) gas or CHxFy (1≤x≤4, 0≤y≤3) gas such as CHF 3 , CH 2 F 2 , CH 3 F, CH 4 ) Can be etched using a plasma of a mixed gas in which O 2 and Ar are added. As the fluorine-based gas, CF 4 or CHF 3 gas is mainly used.

소자 분리막(114)의 식각 공정은 최종 유효 필드 산화막 높이(Effective Field oxide Height; EFH)를 고려하여 목표 식각 두께를 설정하며, 싸이클링(Cycling) 특성을 고려하여 반도체 기판(100)의 활성 영역 표면보다 소자 분리막(114)이 낮아지지 않도록 실시하는 것이 바람직하다. 이로써, 제1 전자 저장막(104)의 상부 측벽 및 하드 마스크용 질화막(106)의 측벽이 노출된다.The etching process of the device isolation layer 114 sets the target etching thickness in consideration of the final effective field oxide height (EFH), and considers the cycling characteristics to determine the target etching thickness. It is preferable to perform so that the element isolation film 114 will not become low. As a result, the upper sidewall of the first electron storage layer 104 and the sidewall of the hard mask nitride layer 106 are exposed.

이렇게, EFH를 조절한 이후에도 하드 마스크용 질화막(106)은 제거하지 않고 그대로 잔류시킨다. 이는 이후에 형성될 플로팅 게이트에 하드 마스크용 질화막(106)을 포함시켜 플로팅 게이트의 높이를 하드 마스크용 질화막(106)의 높이만큼 상향시키기 위함이다.Thus, even after adjusting the EFH, the nitride film 106 for hard mask is left as it is without being removed. This is to include the hard mask nitride film 106 in the floating gate to be formed later to raise the height of the floating gate by the height of the hard mask nitride film 106.

도 1d를 참조하면, 소자 분리막(114)과 노출된 제1 전자 저장막(104) 및 하드 마스크용 질화막(106)의 표면을 따라 제2 전자 저장막(116)을 더 형성한다. 제2 전자 저장막(116)은 플래시 메모리 소자의 플로팅 게이트로 사용하기 위한 것으로, 폴리실리콘막, 금속층, 폴리실리콘막과 금속층의 적층막, 질화막 등 전자를 저장할 수 있는 물질이면 모두 적용 가능하며, 폴리실리콘막으로 형성하는 것이 바람직하다. 제2 전자 저장막(116)의 형성은 이후에 형성될 플로팅 게이트의 높이와 폭을 증가시켜 플로팅 게이트의 면적을 더욱 증가시키기 위함이며, 제2 전자 저장막(116)은 반드시 형성해야 하는 것은 아니며 원하는 셀의 커플링 비(Coupling Ratio)를 고려하여 형성하는 것이 바람직하다.Referring to FIG. 1D, a second electron storage layer 116 is further formed along the surfaces of the device isolation layer 114, the exposed first electron storage layer 104, and the nitride film 106 for a hard mask. The second electron storage layer 116 is used as a floating gate of a flash memory device, and may be applied to any material capable of storing electrons such as a polysilicon film, a metal layer, a laminated film of a polysilicon film and a metal layer, and a nitride film. It is preferable to form with a polysilicon film. The formation of the second electron storage layer 116 is to increase the area of the floating gate by increasing the height and width of the floating gate to be formed later, and the second electron storage layer 116 is not necessarily formed. It is preferable to form in consideration of the coupling ratio (Coupling Ratio) of the desired cell.

이러한 제2 전자 저장막(116)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법, 바람직하게 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 증착하여 형성할 수 있다. The second electron storage layer 116 may be formed by depositing by a chemical vapor deposition (CVD) method, preferably a plasma enhanced chemical vapor deposition (PECVD) method.

이 경우, 증착 특성상 스텝 커버리지(Step Coverage)가 낮아서 제2 전자 저장막(116)은 제1 전자 저장막(104)의 측벽 및 소자 분리막(114)의 상부에서보다 하드 마스크용 질화막(106)의 상부에서 두껍게 형성되고, 소자 분리막(114)의 상부에서보다 제1 전자 저장막(104)의 측벽에서 두껍게 형성된다. 이러한 제2 전자 저장막(116)은 하드 마스크용 질화막(106) 상에서 제3 높이(h3)를 갖고, 제1 전자 저장막(104)의 일 측벽에서 일정 두께로 인해 각각 제1 전자 저장막(104)의 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지게 된다.In this case, the step coverage is low due to the deposition characteristic, so that the second electron storage layer 116 is formed of the hard mask nitride layer 106 than the sidewall of the first electron storage layer 104 and the upper portion of the device isolation layer 114. It is formed thicker at the top and thicker at the sidewalls of the first electron storage layer 104 than at the top of the device isolation layer 114. The second electron storage layer 116 has a third height h3 on the nitride film 106 for a hard mask, and each of the first electron storage layers 116 has a predetermined thickness on one sidewall of the first electron storage layer 104. It has a second width W2 narrower than the first width W1 of 104.

이어서, 제2 전자 저장막(116) 상에 후속한 공정에서 셀 간 제2 전자 저장막(116)을 분리하기 위한 희생막(118)을 형성한다. 희생막(118)은 제2 전자 저장막(116)과 서로 다른 식각 선택비를 갖는 물질로 형성한다. 바람직하게, 희생막(118)은 카본(Carbon)을 적어도 50% 이상 함유하는 박막, 예를 들어 아모퍼스 카 본막(Amorphous Carbon)으로 형성할 수 있다. 카본을 함유한 희생막(118)은 스핀 코팅(Spin Coating) 방식, 플라즈마(Plasma) 방식 및 열(Thermal) 방식 중 어느 하나를 이용하여 형성할 수 있다.Subsequently, a sacrificial layer 118 is formed on the second electron storage layer 116 to separate the second electron storage layer 116 between cells in a subsequent process. The sacrificial layer 118 is formed of a material having an etching selectivity different from that of the second electron storage layer 116. Preferably, the sacrificial film 118 may be formed of a thin film containing at least 50% of carbon, for example, an amorphous carbon film. The sacrificial film 118 containing carbon may be formed using any one of a spin coating method, a plasma method, and a thermal method.

또한, 희생막(118)은 산화물 계열의 물질을 이용한 산화막으로 형성할 수도 있으며, 이 경우 플라즈마 방식 또는 O3-TEOS 방식으로 형성할 수 있다.In addition, the sacrificial layer 118 may be formed of an oxide layer using an oxide-based material. In this case, the sacrificial layer 118 may be formed by a plasma method or an O 3 -TEOS method.

그 결과, 증착 특성상 스텝 커버리지가 낮아서 희생막(118)은 제2 전자 저장막(116)의 측벽 및 저면에서보다 하드 마스크용 질화막(106) 상에 대응되는 제2 전자 저장막(116)의 상부에서 두껍게 형성되고, 제2 전자 저장막(116)의 저면에서보다 제2 전자 저장막(116)의 측벽에서 두껍게 형성된다.As a result, the step coverage is low due to the deposition characteristic, so that the sacrificial layer 118 is on the upper side of the second electron storage layer 116 corresponding to the nitride film 106 for the hard mask than on the sidewall and the bottom surface of the second electron storage layer 116. Is formed thicker at the sidewalls of the second electron storage layer 116 than at the bottom of the second electron storage layer 116.

그러나, 상기한 공정에서 제2 전자 저장막(116)의 형성 공정이 생략될 경우 희생막(118)의 형성 공정도 생략된다.However, when the process of forming the second electron storage layer 116 is omitted in the above process, the process of forming the sacrificial layer 118 is also omitted.

도 1e를 참조하면, 셀 간에 제2 전자 저장막(116)을 분리하기 위하여 희생막(도 1d의 118) 및 제2 전자 저장막(116)의 식각 공정을 실시한다. 식각 공정은 건식 식각 공정으로 실시하며, 바람직하게 에치백(Etch Back) 공정으로 실시할 수 있다. 에치백 공정은 제2 전자 저장막(116)보다 희생막(118)에 대해 식각 비가 높은 식각 레시피를 이용하여 실시한다. 이로써, 에치백 공정에 의해 희생막(도 1d의 118)의 수평부가 모두 제거되고, 수평부에 비해 두껍게 증착된 수직부가 제2 전자 저장막(116)의 측벽에 스페이서 형태로 잔류된다.Referring to FIG. 1E, an etching process of the sacrificial layer 118 of FIG. 1D and the second electron storage layer 116 is performed to separate the second electron storage layer 116 between cells. The etching process may be performed by a dry etching process, and preferably may be performed by an etch back process. The etch back process may be performed using an etching recipe having a higher etching ratio with respect to the sacrificial layer 118 than the second electron storage layer 116. As a result, all of the horizontal portions of the sacrificial layer 118 of FIG. 1D are removed by the etch back process, and the vertical portions, which are thicker than the horizontal portions, remain on the sidewalls of the second electron storage layer 116 in the form of spacers.

그리고 이때, 식각 과정에서 제2 전자 저장막(116)의 측벽에 잔류된 희생 막(118)을 스페이서로 이용하여 잔류된 제2 전자 저장막(116) 사이에 노출된 제2 전자 저장막(116)이 함께 식각되어 제2 전자 저장막(116) 사이의 소자 분리막(114) 표면이 노출된다. 따라서, 셀 간에 제2 전자 저장막(116)이 분리되어 형성된다.In this case, the second electron storage layer 116 exposed between the remaining second electron storage layers 116 using the sacrificial layer 118 remaining on the sidewalls of the second electron storage layer 116 as a spacer during the etching process. ) Are etched together to expose the surface of the device isolation layer 114 between the second electron storage layer 116. Therefore, the second electron storage layer 116 is separated from each other.

이는 희생막(도 1d의 118)이 하드 마스크용 질화막(106)에 대응되는 제2 전자 저장막(116)의 상부에서는 두껍고 제2 전자 저장막(116)을 분리하고자 하는 소자 분리막(114)에 대응되는 제2 전자 저장막(116) 상에서는 상대적으로 얇게 증착되어 있고, 더욱이 제2 전자 저장막(도 1의 116)이 하드 마스크용 질화막(106)의 상부에서보다 제2 전자 저장막(116)을 분리하고자 하는 소자 분리막(114) 상에서 상대적으로 얇게 증착되어 있기 때문에 가능하다.This is because the sacrificial film (118 of FIG. 1D) is thick on the second electron storage film 116 corresponding to the nitride film 106 for the hard mask, and is formed on the device isolation film 114 to separate the second electron storage film 116. The second electron storage layer 116 is relatively thinly deposited on the corresponding second electron storage layer 116, and furthermore, the second electron storage layer 116 of FIG. 1 is formed on the second electron storage layer 116 than on the nitride film 106 for the hard mask. It is possible because it is relatively thin deposited on the device isolation film 114 to be separated.

반면, 식각 과정에서 잔류된 희생막(118)으로 인해 제2 전자 저장막(116)의 측벽은 보호된다.On the other hand, the sidewalls of the second electron storage layer 116 are protected due to the sacrificial layer 118 remaining during the etching process.

도 1f를 참조하면, 제2 전자 저장막(116)의 측벽에 잔류된 희생막(도 1e의 118)을 제거하기 위한 식각 공정을 실시한다. 식각 공정은 건식 식각 또는 습식 식각 공정으로 실시할 수 있으며, 희생막(도 1e의 118)이 선택적으로 제거될 수 있도록 제2 전자 저장막(116)보다 희생막(도 1e의 118)에 대해 식각 비가 높은 식각 레시피를 이용하여 실시한다. Referring to FIG. 1F, an etching process for removing the sacrificial layer (118 of FIG. 1E) remaining on the sidewall of the second electron storage layer 116 is performed. The etching process may be performed by a dry etching process or a wet etching process, and may be etched with respect to the sacrificial layer (118 of FIG. 1E) rather than the second electron storage layer 116 so that the sacrificial layer (118 of FIG. 1E) may be selectively removed. It is performed using an etched recipe with high rain.

희생막(도 1e의 118)이 카본을 함유한 물질로 형성된 경우, 식각 공정은 O2 플라즈마를 이용한 건식 식각 방식으로 실시한다. 반면, 희생막(도 1e의 118)이 산화막으로 형성된 경우, 식각 공정은 BOE 또는 DHF 용액을 이용하는 습식 식각 공정 으로 실시하거나 CxFy(1≤x≤6, 4≤y≤8), CxHyFz(1≤x≤4, 0≤y≤3)와 같은 불소계 가스에 O2 및 Ar을 첨가한 혼합 가스의 플라즈마를 이용하여 식각하는 건식 식각 공정으로 실시할 수 있다.When the sacrificial film 118 of FIG. 1E is formed of a carbon-containing material, the etching process is performed by a dry etching method using an O 2 plasma. On the other hand, when the sacrificial film (118 in FIG. 1E) is formed of an oxide film, the etching process is performed by a wet etching process using a BOE or DHF solution, or CxFy (1≤x≤6, 4≤y≤8), CxHyFz (1≤ x≤4, 0≤y≤3) and can be performed according to a dry etching process of etching using a plasma of a gas mixture by the addition of O 2 and Ar in the same fluorine-based gas.

이렇게, 식각 공정에 의해 제2 전자 저장막(116)의 측벽에 잔류된 희생막(도 1e의 118)이 선택적으로 제거됨에 따라 제2 전자 저장막(116)의 표면이 완전히 노출된다. 이때, 제2 전자 저장막(116)은 인접한 셀과 분리되어 가장자리가 소자 분리막(114)과 일부 중첩되면서 노출된 제1 전자 저장막(104) 및 노출된 하드 마스크용 질화막(106)을 감싸는

Figure 112008039084488-PAT00003
형상을 가지게 된다.As such, the surface of the second electron storage layer 116 is completely exposed as the sacrificial layer (118 of FIG. 1E) remaining on the sidewall of the second electron storage layer 116 is selectively removed by the etching process. In this case, the second electron storage layer 116 may be separated from the adjacent cell to surround the exposed first electron storage layer 104 and the exposed hard mask nitride layer 106 while the edge partially overlaps the device isolation layer 114.
Figure 112008039084488-PAT00003
It has a shape.

도 1g를 참조하면, 소자 분리막(114) 및 제2 전자 저장막(116)의 표면을 따라 유전체막(120)을 형성한다. 유전체막(120)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성하거나 유전 상수가 3.9 이상인 고유전 물질(high-k)로 형성할 수 있다.Referring to FIG. 1G, the dielectric film 120 is formed along the surfaces of the device isolation layer 114 and the second electron storage layer 116. The dielectric film 120 may be formed of a laminated film of an oxide film, a nitride film, and an oxide film (Oxide-Nitride-Oxide (ONO)) or a high-k material having a dielectric constant of 3.9 or more.

이어서, 유전체막(120) 상에 도전막(미도시)을 형성한다. 도전막은 플래시 메모리 소자의 컨트롤 게이트로 사용하기 위한 것으로, 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성할 수 있다.Subsequently, a conductive film (not shown) is formed on the dielectric film 120. The conductive film is intended to be used as a control gate of a flash memory device, and may be formed of a polysilicon film, a metal layer, or a laminated film thereof.

그런 다음, 통상적인 식각 공정을 실시하여 도전막, 유전체막(120), 제2 전자 저장막(116), 하드 마스크용 질화막(106) 및 제1 전자 저장막(104)을 소자 분리막(114)과 교차하는 방향으로 패터닝한다. 이때, 제1 전자 저장막(104), 하드 마스크용 질화막(106) 및 제2 전자 저장막(116)을 포함하는 플로팅 게이트(122)와 도전 막으로 이루어지는 컨트롤 게이트(124)가 형성된다. 이로써, 터널 절연막(102), 플로팅 게이트(122), 유전체막(120) 및 컨트롤 게이트(124)로 이루어지는 게이트(126)가 형성된다.Then, a conventional etching process is performed to form the conductive film, the dielectric film 120, the second electron storage film 116, the nitride film 106 for the hard mask and the first electron storage film 104. Pattern in the direction intersecting with. At this time, a floating gate 122 including the first electron storage layer 104, the nitride film 106 for a hard mask, and the second electron storage layer 116 and a control gate 124 formed of a conductive layer are formed. As a result, a gate 126 including the tunnel insulating film 102, the floating gate 122, the dielectric film 120, and the control gate 124 is formed.

상기한 바와 같이, 도 1g에서는 소자 분리막(114)을 형성한 후 하드 마스크용 질화막(106)을 제거하지 않고 잔류시킨 상태에서 후속 공정을 실시하여 제1 전자 저장막(104)과 잔류시킨 하드 마스크용 질화막(106) 및 제1 전자 저장막(104)과 하드 마스크용 질화막(106)을 감싸는 제2 전자 저장막(116)을 포함하여 플로팅 게이트(122)를 형성한다. As described above, in FIG. 1G, after forming the device isolation layer 114, the hard mask remaining with the first electron storage layer 104 by performing a subsequent process while remaining without removing the nitride film 106 for a hard mask is removed. The floating gate 122 is formed by including the molten nitride film 106, the first electron storage film 104, and the second electron storage film 116 surrounding the hard mask nitride film 106.

이 경우, 플로팅 게이트(122)의 높이(h4)는 제1 전자 저장막(104)의 높이(h1)와 하드 마스크용 질화막(106)의 높이(h2) 및 제2 전자 저장막(116)의 높이(h3)를 모두 합한 값, 즉 h4=h1+h2+h3가 된다. 또한, 플로팅 게이트(122)의 폭(W3)은 적어도 제1 전자 저장막(104)의 폭(W1)과 제2 전자 저장막의 폭(W2)의 2배에 해당하는 폭(2×W2)을 합한 값 이상, 즉 W3≥W1+W2이 된다. 이는 셀 간 제2 전자 저장막(116)이 분리된 부분에서 제2 전자 저장막(116)이 제2 폭(W2)보다 큰 폭을 갖는 것을 고려한 결과이다.In this case, the height h4 of the floating gate 122 is the height h1 of the first electron storage film 104, the height h2 of the nitride film 106 for a hard mask, and the height of the second electron storage film 116. The sum of all heights h3, that is, h4 = h1 + h2 + h3. In addition, the width W3 of the floating gate 122 is equal to at least two times the width W1 of the first electron storage layer 104 and the width W2 of the width W2 of the second electron storage layer 104. More than the sum, that is, W3 ≧ W1 + W2. This is a result of considering that the second electron storage layer 116 has a width larger than the second width W2 in a portion where the second electron storage layer 116 is separated between cells.

따라서, 본 발명의 일 실시예에 따르면, 종래에 비해 트렌치(112) 갭 필(gap-fill)의 부담 없이 플로팅 게이트(122)의 높이를 하드 마스크용 질화막(106)의 높이(h2)와 제2 전자 저장막(116)의 높이(h3)만큼 상향시키고, 플로팅 게이트(122)의 폭을 제2 전자 저장막(116)의 폭(W2)의 2배에 해당하는 폭만큼 넓힐 수 있다. 그러므로, 트렌치(112) 갭 필의 부담없이 플로팅 게이트(122)의 높이와 폭을 증가시켜 플로팅 게이트(122)의 표면적을 증가시킴으로써, 플로팅 게이트(122)와 컨트롤 게이트(124) 간의 계면 면적을 증가시켜 셀의 커플링 비(Coupling Ratio)를 향상시킬 수 있다.Therefore, according to the exemplary embodiment of the present invention, the height h2 of the hard film nitride layer 106 and the height h of the floating gate 122 may be increased without the burden of the trench 112 gap fill. The height of the second electron storage layer 116 may be increased by the height h3, and the width of the floating gate 122 may be increased by the width corresponding to twice the width W2 of the second electron storage layer 116. Therefore, the surface area of the floating gate 122 is increased by increasing the height and width of the floating gate 122 without burdening the trench 112 gap fill, thereby increasing the interface area between the floating gate 122 and the control gate 124. This can improve the coupling ratio of the cell.

또한, 본 발명의 일 실시예에 따르면, 제2 전자 저장막(116)을 생략하여 제1 전자 저장막(104)과 하드 마스크용 질화막(106)으로 플로팅 게이트를 형성하기도 하는데, 이때에 플로팅 게이트는 제1 전자 저장막(104)의 높이(h1)와 하드 마스크용 질화막(106)의 높이(h2)를 합한 높이(h5)와 제1 전자 저장막(104)의 폭과 동일한 폭(W1)으로 형성된다. 따라서, 종래에 비해 트렌치 갭 필의 부담 없이 플로팅 게이트의 높이를 하드 마스크용 질화막(106)의 높이(h2)만큼 상향시켜 플로팅 게이트의 표면적을 증가시킴으로써, 플로팅 게이트와 컨트롤 게이트 간의 계면 면적을 증가시켜 셀의 커플링 비를 향상시킬 수 있다.In addition, according to an embodiment of the present invention, a floating gate may be formed of the first electron storage layer 104 and the nitride film 106 for a hard mask by omitting the second electron storage layer 116. Is the height h5 of the sum of the height h1 of the first electron storage film 104 and the height h2 of the nitride film 106 for a hard mask, and the width W1 equal to the width of the first electron storage film 104. Is formed. Accordingly, the surface area of the floating gate is increased by increasing the height of the floating gate by the height h2 of the nitride film 106 for the hard mask without burdening the trench gap fill, thereby increasing the interface area between the floating gate and the control gate. The coupling ratio of the cell can be improved.

그렇지만, 셀의 커플링 비 측면에 있어서는 제1 전자 저장막(104)과 하드 마스크용 질화막(106)의 적층막에 제1 전자 저장막(104)과 하드 마스크용 질화막(106)을 감싸는 제2 전자 저장막(116)을 포함하여 플로팅 게이트를 형성하는 경우가 더 유리하다. However, in terms of the coupling ratio of the cell, a second layer surrounding the first electron storage film 104 and the hard mask nitride film 106 in a laminated film of the first electron storage film 104 and the hard mask nitride film 106. It is more advantageous to form the floating gate by including the electron storage layer 116.

이렇듯, 본 발명의 일 실시예에서는 트렌치 갭 필 공정은 기존과 동일하게 가져가면서 플로팅 게이트의 크기를 크게 할 수 있으므로, 셀의 커플링 비를 향상시켜 프로그램 문턱 전압(program Vt)을 향상시킴에 따라 고속(high speed)의 플래시 메모리 소자의 제작이 가능하다.As such, in the exemplary embodiment of the present invention, since the trench gap fill process may increase the size of the floating gate while taking the same as the conventional method, as the coupling ratio of the cell is improved, the program threshold voltage (program Vt) is improved. It is possible to manufacture a high speed flash memory device.

본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양 한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.The present invention is not limited to the above-described embodiments, but can be implemented in various forms, and the above-described embodiments make the disclosure of the present invention complete and complete the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 절연막100 semiconductor substrate 102 tunnel insulating film

104 : 제1 전자 저장막 106 : 하드 마스크용 질화막104: first electronic storage film 106: nitride film for hard mask

108 : 하드 마스크용 산화막 110 : 소자 분리 마스크108: oxide film for hard mask 110: device isolation mask

112 : 트렌치 114 : 소자 분리막112: trench 114: device isolation film

116 : 제2 전자 저장막 118 : 희생막116: second electron storage film 118: sacrificial film

120 : 유전체막 122 : 플로팅 게이트120 dielectric film 122 floating gate

124 : 컨트롤 게이트 126 : 게이트 124: control gate 126: gate

Claims (26)

반도체 기판의 활성 영역 상에 형성된 터널 절연막;A tunnel insulating film formed on the active region of the semiconductor substrate; 상기 터널 절연막 상에 제1 전자 저장막 및 하드 마스크용 질화막의 적층 구조로 형성된 플로팅 게이트;A floating gate having a stacked structure of a first electron storage layer and a nitride film for a hard mask on the tunnel insulating layer; 상기 반도체 기판의 트렌치 영역에 형성되며, 상기 반도체 기판의 표면보다 돌출되어 상기 제1 전자 저장막의 상부 측벽을 노출시키는 소자 분리막;An isolation layer formed in the trench region of the semiconductor substrate and protruding from a surface of the semiconductor substrate to expose an upper sidewall of the first electron storage layer; 상기 소자 분리막 및 노출된 상기 플로팅 게이트 상에 형성된 유전체막; 및A dielectric film formed on the device isolation layer and the exposed floating gate; And 상기 유전체막 상에 형성된 컨트롤 게이트를 포함하는 플래시 메모리 소자.A flash memory device comprising a control gate formed on the dielectric film. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크용 질화막은 실리콘 질화막(SixNy)(x,y는 각각 양의 정수)으로 형성되는 플래시 메모리 소자.The hard mask nitride film is formed of a silicon nitride film (SixNy) (x, y are each a positive integer). 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크용 질화막에 의해 상기 플로팅 게이트의 높이가 상기 하드 마스크용 질화막의 높이만큼 상향되는 플래시 메모리 소자.And a height of the floating gate is increased by the height of the hard mask nitride layer by the hard mask nitride layer. 제 1 항에 있어서,The method of claim 1, 상기 플로팅 게이트는 상기 소자 분리막의 가장자리와 중첩되어 노출된 상기 제1 전자 저장막 및 노출된 상기 하드 마스크용 질화막을 감싸는 제2 전자 저장막을 더 포함하는 플래시 메모리 소자.The floating gate further includes a second electron storage layer overlapping an edge of the device isolation layer and surrounding the exposed first electron storage layer and the exposed nitride mask for hard mask. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 전자 저장막은 '
Figure 112008039084488-PAT00004
'자 형상으로 형성되는 플래시 메모리 소자.The second electronic storage film is'
Figure 112008039084488-PAT00004
'Flash memory device formed in a shape. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 전자 저장막에 의해 상기 플로팅 게이트의 높이가 상기 제2 전자 저장막의 높이만큼 상향되고, 상기 플로팅 게이트의 폭이 상기 제2 전자 저장막의 폭만큼 넓어지는 플래시 메모리 소자.The height of the floating gate is increased by the height of the second electron storage layer by the second electron storage layer, the width of the floating gate is widened by the width of the second electron storage layer. 터널 절연막, 제1 전자 저장막 및 하드 마스크용 질화막과 하드 마스크용 산화막 적층 구조를 포함하는 소자 분리 마스크가 순차적으로 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate in which a device isolation mask including a tunnel insulating film, a first electron storage film, a nitride film for a hard mask, and an oxide film stack structure for a hard mask is sequentially formed; 상기 소자 분리 마스크, 상기 제1 전자 저장막, 상기 터널 절연막 및 상기 반도체 기판을 순차적으로 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계;Sequentially etching the device isolation mask, the first electron storage layer, the tunnel insulating layer, and the semiconductor substrate to form a trench in the semiconductor substrate; 상기 트렌치 영역에 상기 반도체 기판의 표면보다 돌출되어 상기 제1 전자 저장막의 상부 측벽을 노출시키는 소자 분리막을 형성하는 단계;Forming a device isolation layer protruding from the surface of the semiconductor substrate in the trench region to expose an upper sidewall of the first electron storage layer; 상기 소자 분리막과 노출된 상기 제1 전자 저장막 및 노출된 상기 하드 마스크용 질화막 상에 유전체막을 형성하는 단계; 및Forming a dielectric film on the device isolation layer, the exposed first electron storage layer, and the exposed nitride film for hard mask; And 상기 유전체막 상에 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Forming a conductive film on the dielectric film. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 전자 저장막 및 상기 하드 마스크용 질화막이 플로팅 게이트로 형성되는 플래시 메모리 소자의 제조 방법.And the first electron storage film and the hard film nitride film are formed as floating gates. 제 7 항에 있어서,The method of claim 7, wherein 상기 하드 마스크용 질화막은 실리콘 질화막(SixNy)(x,y는 각각 양의 정수)으로 형성되는 플래시 메모리 소자의 제조 방법.The hard mask nitride film is a silicon nitride film (SixNy) (x, y are each a positive integer) manufacturing method of a flash memory device. 제 7 항에 있어서,The method of claim 7, wherein 상기 하드 마스크용 질화막에 의해 상기 플로팅 게이트의 높이가 상기 하드 마스크용 질화막의 높이만큼 상향되는 플래시 메모리 소자의 제조 방법.And a height of the floating gate is increased by a height of the hard mask nitride film by the hard mask nitride film. 제 7 항에 있어서, 상기 소자 분리막을 형성하는 단계는,The method of claim 7, wherein forming the device isolation layer, 상기 트렌치가 채워지도록 상기 트렌치를 포함한 상기 소자 분리 마스크 상에 절연막을 형성하는 단계; Forming an insulating film on the device isolation mask including the trench to fill the trench; 상기 하드 마스크용 질화막이 노출되는 시점까지 상기 절연막을 평탄화하는 단계; 및Planarizing the insulating film until a point where the hard mask nitride film is exposed; And 잔류된 상기 절연막을 식각하여 상기 제1 전자 저장막의 상부 측벽을 노출시키는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And etching the remaining insulating film to expose the upper sidewall of the first electron storage film. 제 7 항에 있어서,The method of claim 7, wherein 상기 소자 분리막을 형성하는 단계와 상기 유전체막을 형성하는 단계 사이에 상기 소자 분리막의 가장자리와 중첩되어 상기 노출된 제1 전자 저장막 및 상기 노출된 하드 마스크용 질화막을 감싸는 제2 전자 저장막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.Forming a second electron storage layer overlapping an edge of the device isolation layer between the forming the device isolation layer and the forming the dielectric layer to surround the exposed first electron storage layer and the exposed nitride layer for the hard mask; Method of manufacturing a flash memory device further comprising. 제 12 항에 있어서,The method of claim 12, 상기 제2 전자 저장막은 '
Figure 112008039084488-PAT00005
'자 형상으로 형성되는 플래시 메모리 소자의 제조 방법.The second electronic storage film is'
Figure 112008039084488-PAT00005
The manufacturing method of a flash memory element formed in a "shape. 제 12 항에 있어서,The method of claim 12, 상기 제1 전자 저장막, 상기 하드 마스크용 질화막 및 상기 제2 전자 저장막이 플로팅 게이트로 형성되는 플래시 메모리 소자의 제조 방법.And the first electron storage film, the hard mask nitride film, and the second electron storage film are formed as floating gates. 제 14 항에 있어서,The method of claim 14, 상기 제2 전자 저장막에 의해 상기 플로팅 게이트의 높이가 상기 제2 전자 저장막의 높이만큼 상향되고, 상기 플로팅 게이트의 폭이 상기 제2 전자 저장막의 폭만큼 넓어지는 플래시 메모리 소자의 제조 방법.And a height of the floating gate is raised by the second electron storage layer by the second electron storage layer, and a width of the floating gate is widened by the width of the second electron storage layer. 제 12 항에 있어서, 상기 제2 전자 저장막을 형성하는 단계는,The method of claim 12, wherein the forming of the second electron storage layer includes: 상기 소자 분리막과 상기 노출된 제1 전자 저장막 및 상기 노출된 하드 마스크용 질화막의 표면을 따라 제2 전자 저장막을 증착하는 단계;Depositing a second electron storage layer along surfaces of the device isolation layer, the exposed first electron storage layer, and the exposed hard mask nitride layer; 상기 제2 전자 저장막의 표면을 따라 상기 제2 전자 저장막의 저면보다 상부에 두껍게 희생막을 형성하는 단계;Forming a sacrificial layer thicker than the bottom of the second electron storage layer along a surface of the second electron storage layer; 상기 희생막이 스페이서 형태로 잔류되면서 상기 스페이서 사이의 노출된 상기 제2 전자 저장막이 식각되도록 상기 희생막 및 상기 제2 전자 저장막을 식각하는 단계; 및Etching the sacrificial layer and the second electron storage layer to etch the exposed second electron storage layer between the spacers while the sacrificial layer remains in the form of a spacer; And 상기 스페이서 형태의 희생막을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And removing the sacrificial layer in the form of a spacer. 제 16 항에 있어서,The method of claim 16, 상기 희생막은 카본(carbon)을 적어도 50% 이상 함유하는 박막 또는 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.And the sacrificial film is formed of a thin film or an oxide film containing at least 50% of carbon. 제 17 항에 있어서,The method of claim 17, 상기 카본을 적어도 50% 이상 함유하는 박막은 스핀 코팅 방식, 플라즈마 방식 및 열 방식 중 어느 하나를 이용하여 형성되는 플래시 메모리 소자의 제조 방 법.The thin film containing at least 50% of the carbon is a method of manufacturing a flash memory device formed using any one of a spin coating method, a plasma method and a thermal method. 제 17 항에 있어서,The method of claim 17, 상기 산화막은 플라즈마 방식 또는 O3-TEOS 방식으로 형성되는 플래시 메모리 소자의 제조 방법.The oxide film is a method of manufacturing a flash memory device formed by a plasma method or O 3 -TEOS method. 제 16 항에 있어서,The method of claim 16, 상기 제2 전자 저장막은 상기 소자 분리막의 상부보다 상기 하드 마스크용 질화막의 상부에 두껍게 형성되는 플래시 메모리 소자의 제조 방법.And the second electron storage layer is formed thicker on the nitride film for hard mask than on the device isolation layer. 제 20 항에 있어서, The method of claim 20, 상기 제2 전자 저장막은 PECVD 방법으로 형성되는 플래시 메모리 소자의 제조 방법.And the second electron storage layer is formed by PECVD. 제 16 항에 있어서,The method of claim 16, 상기 희생막 및 상기 제2 전자 저장막은 상기 제2 전자 저장막보다 상기 희생막에 대해 높은 식각 비를 갖는 건식 에치백 공정으로 식각되는 플래시 메모리 소자의 제조 방법.The sacrificial layer and the second electron storage layer are etched by a dry etch back process having a higher etching ratio with respect to the sacrificial layer than the second electron storage layer. 제 16 항에 있어서, 상기 제2 전자 저장막 식각 시,The method of claim 16, wherein when etching the second electron storage layer, 상기 스페이서 형태로 잔류된 상기 희생막에 의해 상기 제1 전자 저장막의 측벽이 보호되는 플래시 메모리 소자의 제조 방법.And a sidewall of the first electron storage layer is protected by the sacrificial layer remaining in the spacer form. 제 17 항에 있어서, The method of claim 17, 상기 스페이서 형태의 희생막이 상기 카본을 적어도 50% 이상 함유하는 박막일 경우 O2 플라즈마를 이용한 건식 식각 공정으로 제거되는 플래시 메모리 소자의 제조 방법.If the sacrificial layer in the spacer form is a thin film containing at least 50% of the carbon is removed by a dry etching process using an O 2 plasma. 제 17 항에 있어서, The method of claim 17, 상기 스페이서 형태의 희생막이 상기 산화막일 경우 BOE 또는 DHF 용액을 이용한 습식 식각 공정으로 제거되는 플래시 메모리 소자의 제조 방법.If the sacrificial layer of the spacer type is the oxide layer is a flash memory device manufacturing method is removed by a wet etching process using a BOE or DHF solution. 제 17 항에 있어서, The method of claim 17, 상기 스페이서 형태의 희생막이 상기 산화막일 경우 CxFy(1≤x≤6, 4≤y≤8) 계열이나 CHxFy(1≤x≤4, 0≤y≤3) 계열의 불소계 가스에 O2 및 Ar을 첨가한 혼합 가스의 플라즈마를 이용한 건식 식각 공정으로 제거되는 플래시 메모리 소자의 제조 방법.When the spacer-type sacrificial layer is the oxide layer, O 2 and Ar are added to a fluorine-based gas of CxFy (1 ≦ x ≦ 6, 4 ≦ y ≦ 8) or CHxFy (1 ≦ x ≦ 4, 0 ≦ y ≦ 3) series. A method of manufacturing a flash memory device which is removed by a dry etching process using plasma of an added mixed gas.
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