KR100843014B1 - Method of manufacturing a semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to increase an area of an active region and a length of a channel by etching a semiconductor substrate in an isotropic manner. An etch mask is formed on an active region of a semiconductor substrate(100). An isolation layer(108a) is formed on an isolation region of the semiconductor substrate. An etch process is performed to etch the isolation layer and the semiconductor substrate so that an exposed sidewall of the semiconductor substrate is etched in an isotropic etch manner. The etch mask is removed. An insulating layer is formed on a surface of the semiconductor substrate. The isolation layer is composed of an HDP oxide layer. The isotropic etch process is performed by using a wet-etch manner.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 2a 내지 도 2e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 버퍼 산화막100 semiconductor substrate 102 buffer oxide film

104 : 질화막 106 : 트렌치104: nitride film 106: trench

108 : 절연막 108a : 소자 분리막108: insulating film 108a: device isolation film

110 : 터널 절연막 112 : 플로팅 게이트110 tunnel insulating film 112 floating gate

114 : 유전체막 116 : 컨트롤 게이트114: dielectric film 116: control gate

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 채널의 길이를 증가시켜 소오스/드레인 간 펀치스루에 기인한 누설 전류를 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of reducing the leakage current caused by source / drain punchthrough by increasing the length of a channel.

반도체 소자가 점점 고집적화됨에 따라 소자의 활성 영역 분리를 위한 아이솔레이션(Isolation) 형성 공정 방법으로 자기 정렬 STI(Self-Aligned Shallow Trench Isolation; SA-STI) 방법이 이용되고 있다. 이러한, SA-STI 방법은 반도체 기판 상에 터널 절연막, 도전막 및 하드 마스크막을 적층한 후 감광막 패턴을 식각 마스크로 하여 하드 마스크막을 식각하고, 이후 패터닝된 하드 마스크막을 이용하여 도전막, 터널 절연막 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성한다. As semiconductor devices become increasingly integrated, a self-aligned shallow trench isolation (SA-STI) method is used as an isolation forming process for separating active regions of a device. In the SA-STI method, a tunnel insulating film, a conductive film and a hard mask film are stacked on a semiconductor substrate, and then the hard mask film is etched using the photoresist pattern as an etch mask, and then the conductive film, the tunnel insulating film and the patterned hard mask film are used. The trench is formed by etching a predetermined region of the semiconductor substrate.

이렇게, SA-STI 방법으로 트렌치 형성 시 활성 영역의 임계치수(Critical Dimension; CD)가 정해지는데, 소자가 고집적화되면서 아이솔레이션 영역의 CD뿐만 아니라 활성 영역의 CD 역시 줄어듦에 따라 채널 길이(channel length)가 짧아져 소오스/드레인 간 펀치스루(punchthrough)에 기인한 누설 전류(leakage current)가 발생된다. 이 경우, 40nm이하급 소자에서는 셀 전류(cell current)가 확보되지 않아 소자의 제조가 불가능하다.In this way, the critical dimension (CD) of the active region is determined when the trench is formed by the SA-STI method. As the device is highly integrated, the CD length of the active region is reduced as well as the CD of the isolation region. This shortens the leakage current due to source / drain punchthrough. In this case, the cell current (cell current) is not secured in the device of 40nm or less, it is impossible to manufacture the device.

본 발명은 채널의 길이를 증가시켜 단채널 효과를 개선함으로써, 소오스/드레인 간의 펀치스루에 기인한 누설 전류를 줄일 수 있는 반도체 소자의 제조 방법을 제공함에 있다.The present invention provides a method of manufacturing a semiconductor device capable of reducing the leakage current caused by punch-through between the source and the drain by increasing the channel length to improve the short channel effect.

본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은, 활성 영역에는 식각 마스크가 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 소자 분리막이 식각되면서 노출되는 반도체 기판의 측벽이 함께 등방성 식각되도록 소자 분리막 및 반도체 기판의 식각 공정을 실시하는 단계와, 식각 마스크를 제거하는 단계, 및 반도체 기판의 표면에 절연막을 형성하는 단계를 포함한다. A method of manufacturing a semiconductor device according to a first embodiment of the present invention includes providing a semiconductor substrate having an etch mask formed in an active region and an isolation layer formed in an isolation region, and exposing the semiconductor substrate exposed by etching the isolation layer. Performing an etching process of the device isolation film and the semiconductor substrate so that the sidewalls are isotropically etched together, removing the etching mask, and forming an insulating film on the surface of the semiconductor substrate.

상기에서, 소자 분리막은 HDP(High Density Plasma) 산화막으로 형성된다. 등방성 식각은 습식 식각 방식으로 실시되며, 반도체 기판과 소자 분리막의 식각 선택비를 0.2:1 내지 1:1로 설정하여 실시한다. 식각 공정은 HF/NH4F/Etylene Glycol의 혼합 용액 또는 HF/NH4F/IPA의 혼합 용액을 사용하여 실시한다.In the above, the device isolation layer is formed of an HDP (High Density Plasma) oxide film. Isotropic etching is performed by a wet etching method, and the etching selectivity of the semiconductor substrate and the device isolation layer is set to 0.2: 1 to 1: 1. The etching process is performed using a mixed solution of HF / NH 4 F / Etylene Glycol or a mixed solution of HF / NH 4 F / IPA.

소자 분리막의 목표 식각 두께는 10Å 내지 1000Å이다. 절연막을 형성하는 단계 이후에 플로팅 게이트용 전하 저장막, 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 더 포함한다.The target etching thickness of the device isolation layer is 10 kPa to 1000 kPa. After forming the insulating film, the method further includes forming a floating storage charge storage film, a dielectric film, and a conductive gate control film.

또한, 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법은, 활성 영역에는 식각 마스크가 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 소자 분리막의 상부가 식각되어 반도체 기판의 측벽이 노출되도록 제1 식각 공정을 실시하는 단계와, 반도체 기판의 노출된 측벽이 식각되도 록 제2 식각 공정을 실시하는 단계와, 식각 마스크를 제거하는 단계, 및 반도체 기판의 표면에 절연막을 형성하는 단계를 포함한다. In addition, in the method of manufacturing a semiconductor device according to the second embodiment of the present invention, there is provided a semiconductor substrate having an etching mask formed in an active region and an isolation layer formed in an isolation region, and an upper portion of the isolation layer being etched to provide a semiconductor. Performing a first etching process to expose the sidewalls of the substrate, performing a second etching process to etch the exposed sidewalls of the semiconductor substrate, removing the etching mask, and insulating films on the surface of the semiconductor substrate. Forming a step.

상기에서, 소자 분리막은 HDP 산화막으로 형성한다. 제1 식각 공정은 반도체 기판과 소자 분리막의 식각 선택비가 20:1 내지 100:1인 식각 레시피를 이용한 습식 식각 공정으로 실시하며, BOE 또는 HF를 이용하여 실시한다.In the above, the device isolation layer is formed of an HDP oxide film. The first etching process is performed by a wet etching process using an etching recipe having an etching selectivity ratio of 20: 1 to 100: 1 between the semiconductor substrate and the device isolation layer, and is performed using BOE or HF.

제2 식각 공정 시 Cl2, SF6, HBr, O2 또는 이들을 조합한 가스를 반응 가스를 사용하고, 0W보다 크고, 100W보다 작은 바이어스 파워를 인가한다. 소자 분리막의 목표 식각 두께는 10Å 내지 1000Å이다. In the second etching process, Cl 2 , SF 6 , HBr, O 2, or a combination thereof is used as a reaction gas, and a bias power larger than 0 W and smaller than 100 W is applied. The target etching thickness of the device isolation layer is 10 kPa to 1000 kPa.

절연막을 형성하는 단계 이후에 플로팅 게이트용 전하 저장막, 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 더 포함한다.After forming the insulating film, the method further includes forming a floating storage charge storage film, a dielectric film, and a conductive gate control film.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, and those skilled in the art It is preferred that the present invention be interpreted as being provided to more fully explain the present invention.

도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 1a를 참조하면, 활성 영역(a)과 소자 분리 영역(b)을 구비하는 반도체 기 판(100) 상에 버퍼 산화막(102) 및 질화막(104)이 순차적으로 형성된다. 버퍼 산화막(102) 및 질화막(104)은 후속 식각 공정에서 식각 마스크의 역할을 한다. 여기서, 반도체 기판(100)은 실리콘(Si)으로 형성된다. 버퍼 산화막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있다. 이후, 질화막(104) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역(b)의 질화막(104)을 노출시키는 포토레지스트 패턴(미도시)이 형성된다.Referring to FIG. 1A, a buffer oxide film 102 and a nitride film 104 are sequentially formed on a semiconductor substrate 100 having an active region a and an isolation region b. The buffer oxide film 102 and the nitride film 104 serve as etching masks in a subsequent etching process. Here, the semiconductor substrate 100 is formed of silicon (Si). The buffer oxide film 102 may be formed of a silicon oxide film SiO 2 . Thereafter, a photoresist (not shown) is formed on the nitride film 104 to expose the nitride film 104 of the device isolation region b by applying a photoresist (not shown) and performing an exposure and development process.

도 1b를 참조하면, 포토레지스트 패턴을 이용한 식각 공정으로 질화막(104) 및 버퍼 산화막(102)의 소자 분리 영역(b)이 식각되고, 계속해서 포토레지스트 패턴과 패터닝된 질화막(104) 및 버퍼 산화막(102)을 이용한 식각 공정으로 반도체 기판(100)이 소정 영역 식각된다. 이로써, 반도체 기판(100)의 소자 분리 영역(b)에 트렌치(106)가 형성된다. 이후, 포토레지스트 패턴이 제거된다. Referring to FIG. 1B, the device isolation region b of the nitride film 104 and the buffer oxide film 102 is etched by an etching process using a photoresist pattern, and the nitride film 104 and the buffer oxide film patterned with the photoresist pattern are subsequently etched. The semiconductor substrate 100 is etched by a predetermined region using an etching process using the 102. As a result, the trench 106 is formed in the device isolation region b of the semiconductor substrate 100. Thereafter, the photoresist pattern is removed.

도 1c를 참조하면, 트렌치(106)가 채워지도록 트렌치(106)를 포함하는 전체 구조 상에 절연 물질이 증착되어 절연막(108)이 형성된다. 절연막(108)은 산화막으로 형성될 수 있으며, 바람직하게 고밀도플라즈마(High Density Plasma) 방식을 이용하여 HDP 산화막으로 형성될 수 있다. Referring to FIG. 1C, an insulating material is deposited on the entire structure including the trench 106 so that the trench 106 is filled to form an insulating film 108. The insulating film 108 may be formed of an oxide film, and preferably, may be formed of an HDP oxide film by using a high density plasma (High Density Plasma) method.

도 1d를 참조하면, 질화막(104)의 표면이 노출되는 시점까지 평탄화 공정을 실시한다. 이로써, 절연막(108)이 소자 분리 영역(b)에만 잔류되며, 반도체 기판(100)의 전체 표면이 평탄화된다. 또한, 소자 분리 영역(b)에는 절연막(108)으로 이루어진 소자 분리막(108a)이 형성된다. 이때, 소자 분리막(108a)에 의해 활성 영 역(a)과 소자 분리 영역(b)이 정의된다.Referring to FIG. 1D, the planarization process is performed until the surface of the nitride film 104 is exposed. As a result, the insulating film 108 remains only in the device isolation region b, and the entire surface of the semiconductor substrate 100 is planarized. In addition, an element isolation layer 108a formed of an insulating layer 108 is formed in the element isolation region b. In this case, the active region a and the device isolation region b are defined by the device isolation layer 108a.

도 1e를 참조하면, 소자 분리 영역(b)의 소자 분리막(108a)이 식각되면서 노출되는 활성 영역(a) 반도체 기판(100)의 측벽이 함께 식각되도록 식각 공정을 실시한다. Referring to FIG. 1E, an etching process may be performed such that sidewalls of the semiconductor region 100 of the active region a, which are exposed while the device isolation layer 108a of the device isolation region b is etched, are etched together.

구체적으로, 식각 공정은 습식 식각(Wet Etch) 방식으로 실시하며, 반도체 기판(100)보다 소자 분리막(108a)에 대한 식각 선택비가 높은 식각 레시피(Recipe)를 이용하여 실시한다. 바람직하게, 식각 공정은 반도체 기판(100)과 소자 분리막(108a)의 식각 선택비를 0.2:1 내지 1:1로 설정하여 실시한다. 여기서, 식각 공정은 HF/NH4F/Etylene Glycol의 혼합 용액 또는 HF/NH4F/IPA의 혼합 용액을 사용하여 실시한다. 이때, 소자 분리막(108a)에 대해 반도체 기판(100)이 저 선택비(low selectivity)를 갖도록 하기 위해서는 NH4F의 농도를 증가시켜 케미컬 용액 내에 HF2-의 농도를 증가시켜야 한다. Specifically, the etching process is performed by wet etching, using an etching recipe having a higher etching selectivity to the device isolation layer 108a than the semiconductor substrate 100. Preferably, the etching process is performed by setting the etching selectivity of the semiconductor substrate 100 and the device isolation layer 108a to 0.2: 1 to 1: 1. Here, the etching process is performed using a mixed solution of HF / NH 4 F / Etylene Glycol or a mixed solution of HF / NH 4 F / IPA. In this case, in order for the semiconductor substrate 100 to have a low selectivity with respect to the device isolation layer 108a, the concentration of NH 4 F must be increased to increase the concentration of HF 2- in the chemical solution.

본 발명의 제1 실시예에서는 반도체 기판(100)이 실리콘(Si)으로 형성되고, 소자 분리막(108a)이 HDP 산화막으로 형성되므로, 바람직하게 제1 식각 공정은 실리콘(Si)과 HDP 산화막의 식각 선택비를 0.2:1 내지 1:1로 설정하여 실시할 수 있다. In the first embodiment of the present invention, since the semiconductor substrate 100 is formed of silicon (Si) and the device isolation layer 108a is formed of an HDP oxide film, the first etching process is preferably an etching of silicon (Si) and the HDP oxide film. The selectivity may be set to 0.2: 1 to 1: 1.

이 경우, 식각 속도가 빠른 소자 분리 영역(b)의 소자 분리막(108a)이 먼저 식각되어 활성 영역(a)의 반도체 기판(100) 상부의 측벽을 노출시키며, 후속하여 반도체 기판(100)의 노출된 측벽이 등방성 식각된다. 이때, 소자 분리막(108a)의 목표 식각 두께는 10Å 내지 1000Å로 하여 실시한다. In this case, the device isolation layer 108a of the device isolation region b having a high etching rate is etched first to expose sidewalls of the upper portion of the semiconductor substrate 100 of the active region a, and subsequently to expose the semiconductor substrate 100. Sidewalls are isotropically etched. At this time, the target etching thickness of the device isolation film 108a is set to 10 kPa to 1000 kPa.

이로써, 활성 영역(a) 상부의 반도체 기판(100)은 식각액에 의해 등방성 식각(isotropic etching)됨으로써 3차원 구조를 갖게 되어 활성 영역(a)의 면적이 기존의 2차원 구조를 갖을 때에 비해 증가된다. 이로 인해, 후속한 공정에서 형성될 터널 절연막(미도시)의 길이를 증가시켜 채널 길이(channel length)가 증가됨에 따라 단채널 효과(short channel effect)를 개선할 수 있다. 따라서, 소오스/드레인 간 펀치스루(punchthrough)에 기인한 누설 전류(leakage current)를 줄일 수 있으므로 40nm 이하의 소자 제작이 가능하며, 수율 향상 및 소자의 동작의 신뢰성을 향상시킬 수 있다.As a result, the semiconductor substrate 100 on the active region a is isotropically etched by the etchant to have a three-dimensional structure, and thus the area of the active region a is increased compared to the conventional two-dimensional structure. . Accordingly, the short channel effect may be improved as the channel length is increased by increasing the length of the tunnel insulating layer (not shown) to be formed in a subsequent process. Therefore, the leakage current due to the source / drain punchthrough can be reduced, so that a device of 40 nm or less can be manufactured, and the yield can be improved and the reliability of the operation of the device can be improved.

한편, 활성 영역(a)의 반도체 기판(100) 및 소자 분리 영역(b)의 소자 분리막(108a) 식각 시 버퍼 산화막(102)도 소정 두께만큼 식각될 수 있다.Meanwhile, the buffer oxide layer 102 may also be etched by a predetermined thickness when etching the semiconductor substrate 100 of the active region a and the device isolation layer 108a of the device isolation region b.

도 1f를 참조하면, 질화막(104) 및 버퍼 산화막(102)을 제거한다. 이때, 질화막(104)은 인산(H3PO4) 용액을 이용하여 제거할 수 있으며, 질화막(104) 식각 과정에서 버퍼 산화막(102)도 함께 제거될 수 있다.Referring to FIG. 1F, the nitride film 104 and the buffer oxide film 102 are removed. In this case, the nitride film 104 may be removed using a phosphoric acid (H 3 PO 4 ) solution, and the buffer oxide film 102 may also be removed in the etching process of the nitride film 104.

도 1g를 참조하면, 활성 영역(a)에 등방성 식각된 반도체 기판(100)의 표면을 따라 터널 절연막(110)을 형성한다. 터널 절연막(110)은 실리콘 산화막(SiO2)으로 형성하며, 이 경우 산화(Oxidation) 공정으로 실시한다. 이렇듯, 등방성 식각되어 3차원 구조를 갖는 활성 영역(a)의 반도체 기판(100)의 표면을 따라 터널 절연막(110)을 형성할 경우 기존의 2차원 구조를 갖는 활성 영역의 반도체 기판에 비해 터널 절연막(110)의 길이가 증가되게 된다.Referring to FIG. 1G, the tunnel insulating layer 110 is formed along the surface of the semiconductor substrate 100 isotropically etched in the active region a. The tunnel insulating film 110 is formed of a silicon oxide film (SiO 2 ), and in this case, is performed by an oxidation process. As such, when the tunnel insulating film 110 is formed along the surface of the semiconductor substrate 100 of the active region a having the three-dimensional structure by isotropic etching, the tunnel insulating film is compared with the semiconductor substrate of the active region having the conventional two-dimensional structure. The length of 110 is to be increased.

도 1h를 참조하면, 터널 절연막(110) 상에 플로팅 게이트용 전하 저장막(미도시)을 형성한 후 마스크(미도시)을 이용한 식각 공정으로 1차 패터닝하고, 그 상부에 유전체막(114) 및 컨트롤 게이트용 도전막(미도시)을 형성한다. Referring to FIG. 1H, a floating storage charge storage layer (not shown) is formed on the tunnel insulating layer 110 and first patterned by an etching process using a mask (not shown), and the dielectric layer 114 is formed thereon. And a control film conductive film (not shown).

여기서, 플로팅 게이트용 전하 저장막은 폴리실리콘막, 금속막, 폴리실리콘막과 금속막의 적층막 또는 질화막으로 형성할 수 있다. 플로팅 게이트용 전하 저장막 일반적인 비휘발성 메모리 소자의 경우에는 폴리실리콘막으로 형성하고, 소노스(Silicon-Oxide-Nitride-Oxide-Silicon; SONOS) 메모리 소자의 경우에는 질화막으로 형성한다. 유전체막(114)은 산화막-질화막-산화막(Oxide-Nitride-Oxide; ONO)의 적층 구조로 형성할 수 있다. 컨트롤 게이트용 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.The charge storage film for the floating gate may be formed of a polysilicon film, a metal film, a laminated film of a polysilicon film and a metal film, or a nitride film. Charge storage film for floating gate A general non-volatile memory device is formed of a polysilicon film, and in the case of a Sonos (Silicon-Oxide-Nitride-Oxide-Silicon; SONOS) memory device, a nitride film is formed. The dielectric film 114 may be formed in a stacked structure of oxide-nitride-oxide (ONO). The conductive film for the control gate can be formed of a polysilicon film, a metal film, or a laminated film thereof, preferably a polysilicon film.

이후, 통상적인 식각 공정으로 컨트롤 게이트용 도전막, 유전체막(114) 및 플로팅 게이트용 전하 저장막을 순차적으로 패터닝한다. 이로써, 플로팅 게이트(112) 및 컨트롤 게이트(116)가 형성되며, 반도체 기판(100) 상에 터널 절연막(110), 플로팅 게이트(112), 유전체막(114) 및 컨트롤 게이트(116)로 이루어지는 게이트가 형성된다.Thereafter, the control film conductive film, the dielectric film 114 and the floating storage charge storage film are sequentially patterned by a conventional etching process. As a result, the floating gate 112 and the control gate 116 are formed, and the gate including the tunnel insulating film 110, the floating gate 112, the dielectric film 114, and the control gate 116 is formed on the semiconductor substrate 100. Is formed.

도 2a 내지 도 2e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 2a를 참조하면, 도 1d의 평탄화 공정이 완료된 소자 분리 영역(b)의 소자 분리막(108a)을 식각하기 위한 제1 식각 공정을 실시한다. Referring to FIG. 2A, a first etching process for etching the device isolation layer 108a of the device isolation region b where the planarization process of FIG. 1D is completed is performed.

구체적으로, 제1 식각 공정은 습식 식각 공정으로 실시하며, 활성 영역(a)의 반도체 기판(100)보다 소자 분리 영역(b)의 소자 분리막(108a)에 대한 식각 선택비가 높은 식각 레시피(Recipe)를 이용하여 실시한다. 바람직하게, 제1 식각 공정은 소자 분리막(108a)과 반도체 기판(100)의 식각 선택비를 20:1 내지 100:1로 설정하여 실시한다. 이때, 식각액으로는 BOE(Buffered Oxide Etchant) 또는 HF를 이용할 수 있다. 또한, 소자 분리막(108a)의 목표식각 두께는 10Å 내지 1000Å로 하여 실시한다. In detail, the first etching process is performed by a wet etching process, and an etching recipe having a higher etching selectivity with respect to the device isolation layer 108a in the device isolation region b is higher than the semiconductor substrate 100 in the active region a. It is carried out using. Preferably, the first etching process is performed by setting the etching selectivity of the device isolation layer 108a and the semiconductor substrate 100 to 20: 1 to 100: 1. At this time, the etchant may use BOE (Buffered Oxide Etchant) or HF. In addition, the target etching thickness of the device isolation film 108a is set to 10 kPa to 1000 kPa.

본 발명의 제2 실시예에서는 반도체 기판(100)이 실리콘(Si)으로 형성되고, 소자 분리막(108a)이 HDP 산화막으로 형성되므로, 바람직하게 제1 식각 공정은 HDP 산화막과 실리콘(Si)의 식각 선택비가 20:1 내지 100:1인 식각 레시피를 이용하여 실시할 수 있다. In the second embodiment of the present invention, since the semiconductor substrate 100 is formed of silicon (Si) and the device isolation layer 108a is formed of an HDP oxide film, the first etching process is preferably performed by etching the HDP oxide film and silicon (Si). It can be carried out using an etching recipe having a selectivity of 20: 1 to 100: 1.

이로써, 소자 분리 영역(b)의 소자 분리막(108a)만이 선택적으로 식각되며 활성 영역(a)의 반도체 기판(100) 상부의 측벽이 노출된다. As a result, only the device isolation layer 108a of the device isolation region b is selectively etched, and sidewalls of the upper portion of the semiconductor substrate 100 of the active region a are exposed.

도 2b를 참조하면, 활성 영역(a)의 반도체 기판(100)의 노출된 측벽을 식각하기 위한 제2 식각 공정을 실시한다. 구체적으로, 제2 식각 공정은 건식 식각(Dry Etch) 방식을 이용하여 등방성 식각하며, 리세스된 소자 분리막(108a)이 식각되는 것을 방지하기 위하여 소자 분리 영역(b)의 소자 분리막(108a)보다 활성 영역(a)의 반도체 기판(100)에 대한 식각 선택비가 높은 식각 레시피를 이용하여 실시한다. 바람직하게, 제2 식각 공정은 Cl2, SF6, HBr, O2 또는 이들을 조합한 가스를 반응 가스로 사용하고, 바이어스 파워(Bias Power)를 0W보다 크고, 100W보다 작게하여 실시한다.Referring to FIG. 2B, a second etching process may be performed to etch exposed sidewalls of the semiconductor substrate 100 in the active region a. Specifically, the second etching process isotropically etched by using a dry etching method, and in order to prevent the recessed device isolation layer 108a from being etched, the second etching process may be performed more than the device isolation layer 108a of the device isolation region b. An etching recipe having a high etching selectivity with respect to the semiconductor substrate 100 in the active region a is used. Preferably, the second etching process is performed using Cl 2 , SF 6 , HBr, O 2, or a combination thereof as a reaction gas, with a bias power greater than 0 W and less than 100 W.

이로써, 활성 영역(a)의 반도체 기판(100)의 노출된 측벽이 등방성 식각됨으로써 3차원 구조를 갖게 되어 활성 영역(a)의 면적이 기존의 2차원 구조를 갖을때에 비해 증가된다. 이로 인해, 후속한 공정에서 형성될 터널 절연막(미도시)의 길이를 증가시켜 채널 길이가 증가됨에 따라 단채널 효과를 개선할 수 있다. 따라서, 소오스/드레인 간 펀치스루에 기인한 누설 전류를 줄일 수 있으므로 40nm 이하의 소자 제작이 가능하며, 수율 향상 및 소자의 동작의 신뢰성을 향상시킬 수 있다.As a result, the exposed sidewalls of the semiconductor substrate 100 of the active region a are isotropically etched to have a three-dimensional structure, thereby increasing the area of the active region a as compared with a conventional two-dimensional structure. Thus, the short channel effect can be improved as the channel length is increased by increasing the length of the tunnel insulating film (not shown) to be formed in a subsequent process. Therefore, since the leakage current due to the source / drain punchthrough can be reduced, a device of 40 nm or less can be manufactured, and the yield can be improved and the reliability of the operation of the device can be improved.

한편, 활성 영역(a)의 반도체 기판(100) 식각 시 버퍼 산화막(102)도 소정 두께만큼 식각될 수 있다.Meanwhile, when the semiconductor substrate 100 is etched in the active region a, the buffer oxide layer 102 may also be etched by a predetermined thickness.

도 2c를 참조하면, 질화막(104) 및 버퍼 산화막(102)을 제거한다. 질화막(104)은 인산(H3PO4) 용액을 이용하여 제거할 수 있으며, 질화막(104) 식각 과정에서 버퍼 산화막(102)도 함께 제거될 수 있다.Referring to FIG. 2C, the nitride film 104 and the buffer oxide film 102 are removed. The nitride layer 104 may be removed using a phosphoric acid (H 3 PO 4 ) solution, and the buffer oxide layer 102 may also be removed during the etching process of the nitride layer 104.

도 2d를 참조하면, 활성 영역(a)의 등방성 식각된 반도체 기판(100)의 표면을 따라 터널 절연막(110)을 형성한다. 터널 절연막(110)은 실리콘 산화막(SiO2)으로 형성하며, 이 경우 산화(Oxidation) 공정으로 실시한다. 이렇듯, 등방성 식각되어 3차원 구조를 갖는 활성 영역(a)의 반도체 기판(100) 표면을 따라 터널 절연막(110)을 형성할 경우 기존의 2차원 구조를 갖는 활성 영역의 반도체 기판에 비해 터널 절연막(110)의 길이가 증가되게 된다.Referring to FIG. 2D, a tunnel insulating layer 110 is formed along the surface of the isotropically etched semiconductor substrate 100 in the active region a. The tunnel insulating film 110 is formed of a silicon oxide film (SiO 2 ), and in this case, is performed by an oxidation process. As such, when the tunnel insulating film 110 is formed along the surface of the semiconductor substrate 100 of the active region a having isotropic etching and is three-dimensional, the tunnel insulating film ( 110) is to be increased in length.

도 2e를 참조하면, 터널 절연막(110) 상에 플로팅 게이트용 전하 저장막(미도시)을 형성한 후 마스크(미도시)을 이용한 식각 공정으로 1차 패터닝하고, 그 상부에 유전체막(114) 및 컨트롤 게이트용 도전막(미도시)을 형성한다. Referring to FIG. 2E, after forming a floating gate charge storage layer (not shown) on the tunnel insulating layer 110, first patterning is performed by an etching process using a mask (not shown), and the dielectric layer 114 is formed thereon. And a control film conductive film (not shown).

여기서, 플로팅 게이트용 전하 저장막은 폴리실리콘막, 금속막, 폴리실리콘막과 금속막의 적층막 또는 질화막으로 형성할 수 있다. 플로팅 게이트용 전하 저장막 일반적인 비휘발성 메모리 소자의 경우에는 폴리실리콘막으로 형성하고, 소노스(Silicon-Oxide-Nitride-Oxide-Silicon; SONOS) 메모리 소자의 경우에는 질화막으로 형성한다. 유전체막(114)은 산화막-질화막-산화막(Oxide-Nitride-Oxide; ONO)의 적층 구조로 형성할 수 있다. 컨트롤 게이트용 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.The charge storage film for the floating gate may be formed of a polysilicon film, a metal film, a laminated film of a polysilicon film and a metal film, or a nitride film. Charge storage film for floating gate A general non-volatile memory device is formed of a polysilicon film, and in the case of a Sonos (Silicon-Oxide-Nitride-Oxide-Silicon; SONOS) memory device, a nitride film is formed. The dielectric film 114 may be formed in a stacked structure of oxide-nitride-oxide (ONO). The conductive film for the control gate can be formed of a polysilicon film, a metal film, or a laminated film thereof, preferably a polysilicon film.

이후, 통상적인 공정으로 컨트롤 게이트용 도전막, 유전체막(114) 및 플로팅 게이트용 전하 저장막을 순차적으로 패터닝한다. 이로써, 플로팅 게이트(112) 및 컨트롤 게이트(116)가 형성되며, 반도체 기판(100) 상에 터널 절연막(110), 플로팅 게이트(112), 유전체막(114) 및 컨트롤 게이트(116)로 이루어지는 게이트가 형성된다.Subsequently, the control film conductive film, the dielectric film 114 and the floating gate charge storage film are sequentially patterned in a conventional process. As a result, the floating gate 112 and the control gate 116 are formed, and the gate including the tunnel insulating film 110, the floating gate 112, the dielectric film 114, and the control gate 116 is formed on the semiconductor substrate 100. Is formed.

본 발명은 상기에서 서술한 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예들은 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but can be implemented in various forms, and the above embodiments make the disclosure of the present invention complete and complete the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the scope of the present invention should be understood by the claims of the present application.

본 발명은 활성 영역 상부의 반도체 기판을 등방성 식각하여 활성 영역의 면적을 넓혀 채널(channel)의 길이(length)를 증가시킴으로써 셀의 고집적화에 따른 단채널 효과(short channel effect)를 개선하여 소오스/드레인 간의 펀치스루(punchthrough)에 기인한 누설 전류(leakage current)를 줄일 수 있다.The present invention is to isotropically etch the semiconductor substrate over the active region to increase the area of the active region to increase the length of the channel, thereby improving the short channel effect due to the high integration of the cells, thereby reducing the source / drain. Leakage current due to liver punchthrough can be reduced.

또한, 본 발명은 소오스/드레인 간의 펀치스루에 기인한 누설 전류를 줄임으로써, 40nm 이하의 소자 제작이 가능하며, 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, the present invention can reduce the leakage current caused by the punch-through between the source and drain, it is possible to manufacture a device of 40nm or less, and there is an effect that can improve the process yield and the reliability of device operation.

Claims (14)

활성 영역에는 식각 마스크가 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having an etch mask formed in the active region and a device isolation layer formed in the device isolation region; 상기 소자 분리막이 식각되면서 노출되는 상기 반도체 기판의 측벽이 함께 등방성 식각되도록 상기 소자 분리막 및 상기 반도체 기판의 식각 공정을 실시하는 단계;Performing an etching process of the device isolation layer and the semiconductor substrate so that sidewalls of the semiconductor substrate exposed while the device isolation layer is etched are isotropically etched together; 상기 식각 마스크를 제거하는 단계; 및 Removing the etch mask; And 상기 반도체 기판의 표면에 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. And forming an insulating film on the surface of the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막은 HDP 산화막으로 형성되는 반도체 소자의 제조 방법.The device isolation film is a method of manufacturing a semiconductor device formed of an HDP oxide film. 제 1 항에 있어서,The method of claim 1, 상기 등방성 식각은 습식 식각 방식으로 실시되는 반도체 소자의 제조 방법.The isotropic etching is a method of manufacturing a semiconductor device performed by a wet etching method. 제 3 항에 있어서,The method of claim 3, wherein 상기 식각 공정은 상기 반도체 기판과 상기 소자 분리막의 식각 선택비를 0.2:1 내지 1:1로 설정하여 실시하는 반도체 소자의 제조 방법.The etching process is performed by setting the etching selectivity of the semiconductor substrate and the device isolation layer from 0.2: 1 to 1: 1. 제 4 항에 있어서,The method of claim 4, wherein 상기 식각 공정은 HF/NH4F/Etylene Glycol의 혼합 용액 또는 HF/NH4F/IPA의 혼합 용액을 사용하여 실시하는 반도체 소자의 제조 방법.The etching process is a semiconductor device manufacturing method using a mixture solution of HF / NH 4 F / Etylene Glycol or a mixture solution of HF / NH 4 F / IPA. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막의 목표 식각 두께는 10Å 내지 1000Å인 반도체 소자의 제조 방법.The target etching thickness of the device isolation layer is a semiconductor device manufacturing method of 10 ~ 1000Å. 제 1 항에 있어서, The method of claim 1, 상기 절연막을 형성하는 단계 이후에 플로팅 게이트용 전하 저장막, 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a floating gate charge storage film, a dielectric film, and a control gate conductive film after forming the insulating film. 활성 영역에는 식각 마스크가 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having an etch mask in the active region and a device isolation layer in the device isolation region; 상기 소자 분리막의 상부가 식각되어 상기 반도체 기판의 측벽이 노출되도록 제1 식각 공정을 실시하는 단계;Performing a first etching process to etch an upper portion of the device isolation layer to expose sidewalls of the semiconductor substrate; 상기 반도체 기판의 노출된 측벽이 식각되도록 제2 식각 공정을 실시하는 단계;Performing a second etching process to etch exposed sidewalls of the semiconductor substrate; 상기 식각 마스크를 제거하는 단계; 및 Removing the etch mask; And 상기 반도체 기판의 표면에 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. And forming an insulating film on the surface of the semiconductor substrate. 제 8 항에 있어서,The method of claim 8, 상기 소자 분리막은 HDP 산화막으로 형성하는 반도체 소자의 제조 방법.The device isolation layer is a semiconductor device manufacturing method of forming an HDP oxide film. 제 8 항에 있어서,The method of claim 8, 상기 제1 식각 공정은 상기 반도체 기판과 상기 소자 분리막의 식각 선택비가 20:1 내지 100:1인 식각 레시피를 이용한 습식 식각 공정으로 실시하는 반도체 소자의 제조 방법.The method of claim 1, wherein the first etching process is performed by a wet etching process using an etching recipe having an etching selectivity of 20: 1 to 100: 1 between the semiconductor substrate and the device isolation layer. 제 10 항에 있어서,The method of claim 10, 상기 제1 식각 공정은 BOE 또는 HF를 이용하여 실시하는 반도체 소자의 제조 방법.The first etching process is a semiconductor device manufacturing method performed using BOE or HF. 제 8 항에 있어서,The method of claim 8, 상기 제2 식각 공정 시 Cl2, SF6, HBr, O2 또는 이들을 조합한 가스를 반응 가스를 사용하고, 0W보다 크고, 100W보다 작은 바이어스 파워를 인가하는 반도체 소자의 제조 방법.Cl 2 , SF 6 , HBr, O 2 or a combination thereof in the second etching process using a reaction gas, and applying a bias power greater than 0W, less than 100W. 제 8 항에 있어서,The method of claim 8, 상기 소자 분리막의 목표 식각 두께는 10Å 내지 1000Å인 반도체 소자의 제조 방법.The target etching thickness of the device isolation layer is a semiconductor device manufacturing method of 10 ~ 1000Å. 제 8 항에 있어서, The method of claim 8, 상기 절연막을 형성하는 단계 이후에 플로팅 게이트용 전하 저장막, 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a floating gate charge storage film, a dielectric film, and a control gate conductive film after forming the insulating film.
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