KR100518605B1 - Method of fabricating integrated circuit device having recessed channel transistors - Google Patents
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Abstract
리세스 채널 트랜지스터를 포함하는 집적 회로 소자의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 의한 집적 회로 소자의 제조방법은 먼저, 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의하고, 이 활성 영역의 일부 및 그에 인접한 트렌치 소자 분리 영역을 노출시키는 라인 타입의 마스크 패턴을 실리콘 산화물로 형성한다. 그리고, 상기한 활성 영역보다 노출된 트렌치 소자 분리 영역이 리세스되도록 트렌치 소자 분리 영역 및 마스크 패턴을 희석화된 불화수소 또는 완충 산화막 식각액 등을 사용하여 습식 식각한 다음, 마스크 패턴의 측벽에 스페이서를 형성한다. 그리고, 상기한 마스크 패턴과 스페이서를 식각 마스크로 사용하여 게이트 트렌치를 형성하도록 활성 영역을 식각한 다음에, 형성된 게이트 트렌치를 매립하는 리세스 게이트를 형성한다.A method of manufacturing an integrated circuit device including a recess channel transistor is disclosed. In the method for fabricating an integrated circuit device according to an embodiment of the present invention, first, a trench device isolation region is formed on an integrated circuit board to define an active region, and a line exposing a portion of the active region and a trench device isolation region adjacent thereto. Type mask pattern is formed of silicon oxide. The trench isolation region and the mask pattern are wet-etched using dilute hydrogen fluoride or a buffer oxide etchant to expose the trench isolation region exposed to the active region, and then a spacer is formed on the sidewall of the mask pattern. do. The active region is etched using the mask pattern and the spacer as an etch mask to form a gate trench, and then a recess gate is formed to fill the formed gate trench.
Description
본 발명은 집적 회로 소자의 제조방법에 관한 것으로, 보다 구체적으로는 리세스 채널 트랜지스터를 구비하는 집적 회로 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing an integrated circuit device, and more particularly, to a method for manufacturing an integrated circuit device having a recess channel transistor.
집적 회로 소자의 집적도가 증가하면서 많은 해결 과제가 생겨났다. 그 중의 하나가 트랜지스터의 단채널화이다. 평면형 트랜지스터의 경우, 집적도가 증가하면서 트랜지스터의 채널 길이도 그 만큼 줄어들고, 그 결과 단채널 효과(short channel effect, SCE)가 빈번하게 발생하였다. 단채널 효과로 인하여 소오스와 드레인간에 펀치스로우가 발생할 뿐만이 아니라, 집적 회로 소자의 신뢰성을 떨어뜨리고 오동작이 초래될 수 있다. Increasing integration of integrated circuit devices has led to many challenges. One of them is the short channelization of transistors. In the case of planar transistors, as the degree of integration increases, the channel length of the transistors decreases by that amount, and as a result, a short channel effect (SCE) frequently occurs. The short channel effect not only causes punch throw between the source and drain, but also lowers the reliability of the integrated circuit device and may cause malfunction.
단채널 효과를 방지하기 위하여 현재까지 여러 가지 방법들이 제시되고 있다. 예를 들어, 벌크 기판 대신에 SOI기판을 사용하는 방법, 트랜지스터를 FinFET(Fin Field Effect Transistor) 형으로 제조하는 방법 등이 있으며, 트랜지스터를 입체형으로 제조하여 리세스된 채널을 가지는 트랜지스터(이하, '리세스 채널 트랜지스터(recess channel transistor)'라 한다) 형으로 제조하는 방법도 그 중 하나의 방법이다.Various methods have been proposed to prevent the short channel effect. For example, there is a method of using an SOI substrate instead of a bulk substrate, a method of manufacturing a transistor in a FinFET (Fin Field Effect Transistor) type, and a transistor having a recessed channel by manufacturing the transistor in a three-dimensional shape (hereinafter, ' One of them is a method of manufacturing a recess channel transistor 'type.
도 1은 리세스 채널 트랜지스터 형성을 위한 활성 영역 패턴(A/P) 및 게이트 패턴(G)의 레이아웃도이다. 그리고, 도 2a 내지 도 2c는 도 1의 레이아웃을 사용하여 형성된 종래 기술에 따른 리세스 채널 트랜지스터를 나타내는 단면도들로서, 각각 도 1의 A-A'선, B-B'선 및 C-C'선을 따라서 자른 것이다.1 is a layout diagram of an active region pattern A / P and a gate pattern G for forming a recess channel transistor. 2A through 2C are cross-sectional views illustrating recess channel transistors according to the related art, which are formed using the layout of FIG. 1, respectively, taken along lines A-A ', B-B', and C-C ', respectively. It was cut along.
도 2a, 도 2b 및 도 2c를 참조하면, 실리콘 기판(10)은 트렌치 격리 영역(40a) 및 상기 트렌치 격리 영역(40a)에 의해 정의된 활성 영역으로 구분된다. 활성 영역 내에는 게이트 트렌치(90)가 형성되어 있다. 게이트 트렌치(90)에 매립된 리세스 게이트(98)와 상기 리세스 게이트(98) 양측에 형성되어 있는 소오스/드레인 영역(50)이 리세스 채널 트랜지스터를 구성한다. 리세스 채널 트랜지스터의 채널은 -도 2a에 경우 채널은 좌우로 형성되고, 도 2c의 경우 채널은 전후로 형성됨- 게이트 트렌치(90)의 외주면을 따라서 형성된다. 그러므로, 리세스 채널 트랜지스터는 채널 길이가 평면형 트랜지스터보다 길며, 그 결과 단채널 효과로 인한 문제를 해결하거나 또는 최소화할 수 있는 장점이 있다.2A, 2B and 2C, the silicon substrate 10 is divided into a trench isolation region 40a and an active region defined by the trench isolation region 40a. The gate trench 90 is formed in the active region. A recess gate 98 buried in the gate trench 90 and a source / drain region 50 formed at both sides of the recess gate 98 form a recess channel transistor. The channel of the recess channel transistor is formed along the outer circumferential surface of the gate trench-in FIG. 2A, the channel is formed left and right, and in FIG. 2C, the channel is formed back and forth. Therefore, the recess channel transistor has an advantage that the channel length is longer than that of the planar transistor, and as a result, the problem due to the short channel effect can be solved or minimized.
그런데, 종래의 리세스 채널 트랜지스터는 도 2c에 점선 원으로 표시되어 있는 바와 같이 트렌치 격리 영역(40a)의 측벽과 게이트 트렌치(90)의 측벽 사이에 실리콘 기판(10)의 일부가 잔류하는 문제가 발생한다. 트렌치의 하부 가장자리에는 잔류 실리콘 기판에 의하여 실리콘 펜스(silicon fence)가 만들어진다.However, the conventional recess channel transistor has a problem in that a part of the silicon substrate 10 remains between the sidewall of the trench isolation region 40a and the sidewall of the gate trench 90, as indicated by a dotted circle in FIG. 2C. Occurs. At the lower edge of the trench is a silicon fence made of residual silicon substrate.
실리콘 펜스는 트렌치 격리 영역(40a)의 경계면에서의 수직 프로파일이 소정의 기울기를 가지고 있기 때문에 발생한다. 트렌치 격리 영역(40a)에 의해 정의되는 활성 영역 패턴(P/A)은 그 상부의 폭(d1)이 그 하부의 폭(d2)보다 더 작은데, 이러한 프로파일은 건식 식각 공정의 한계상 불가피하게 생긴다. 즉, 트렌치 격리 영역(40a)을 형성하는 과정에서 진행되는 트렌치 식각 공정에서 상기 기울기는 불가피하게 생긴다. 그리고, 트렌치 격리 영역(40a)이 소정의 기울기를 가지고 있는 경우에는, 게이트 트렌치(90)를 형성하기 위하여 실리콘 기판을 최대한 수직으로 이방성 건식 식각하더라도, 활성 영역의 하부 가장자리에는 불가피하게 실리콘 기판의 일부가 잔류하여 실리콘 펜스를 남길 수 밖에 없다.The silicon fence occurs because the vertical profile at the interface of the trench isolation region 40a has a predetermined slope. The active region pattern P / A defined by the trench isolation region 40a has a width d 1 of its upper portion smaller than a width d 2 of its lower portion, which profile is inevitable due to the limitation of the dry etching process. It looks like That is, in the trench etching process performed in the process of forming the trench isolation region 40a, the slope is inevitable. When the trench isolation region 40a has a predetermined slope, even if the silicon substrate is anisotropic dry etched as vertically as possible to form the gate trench 90, a portion of the silicon substrate is inevitable at the lower edge of the active region. Will remain, leaving the silicon fence.
실리콘 펜스가 잔류하게 되는 경우, 리세스 채널 트랜지스터의 채널 길이는 활성 영역 패턴의 중심 영역(도 2a 참조)에서와 활성 영역 패턴의 가장자리 영역(도 2b 참조)에서 서로 달라지게 된다. 실리콘 펜스로 인하여 활성 영역 패턴의 가장자리 영역에서의 채널 길이가 중심영역에서의 채널 길이보다 짧아지게 된다. 트랜지스터에서 채널 길이가 특별하게 짧은 영역이 존재하게 되면, 그 영역으로 인하여 트랜지스터의 문턱전압이 감소할 뿐만이 아니라, 그 영역을 통하여 서브스레시홀드 누설 전류(subthreshold leakage current)가 증가하여 집적 회로 소자의 오동작을 유발시킬 수가 있다. 더군다나, 실리콘 펜스가 잔류하는 곳이 소오스/드레인 영역(50) 내일 경우에는, 소오스/드레인간에 단락이 발생하는 문제점이 발생할 수 있다.When the silicon fence remains, the channel length of the recess channel transistor is different in the center region of the active region pattern (see FIG. 2A) and in the edge region of the active region pattern (see FIG. 2B). The silicon fence causes the channel length in the edge region of the active region pattern to be shorter than the channel length in the central region. The presence of a region with a particularly short channel length in the transistor not only reduces the threshold voltage of the transistor, but also increases the subthreshold leakage current through the region, thereby increasing the It may cause malfunction. In addition, when the silicon fence remains in the source / drain region 50, a short circuit may occur between the source and the drain.
본 발명이 이루고자 하는 기술적 과제는 게이트 트렌치의 밑면을 실질적으로 평평하게 만들 수 있고, 아울러 활성 영역의 상부 가장자리에 손상이 생기는 것을 방지할 수 있는 집적 회로 소자의 리세스 채널 트랜지스터의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a recess channel transistor of an integrated circuit device, which can make the bottom surface of the gate trench substantially flat, and can prevent damage to the upper edge of the active region. have.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 집적 회로 소자의 리세스 채널 트랜지스터 제조방법은 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의한 다음, 게이트 트렌치를 형성하기 전에 트렌치 소자 분리 영역이 상기 게이트 트렌치가 형성될 예정인 활성 부분보다 리세스가 되도록 소정의 깊이만큼 상기 트렌치 소자 분리 영역을 식각하는 공정을 먼저 진행한다. 그리고, 상기 리세스된 트렌치 소자 분리 영역보다 돌출되어 있는 상기 활성 영역을 식각함으로써 게이트 트렌치를 형성한 다음, 상기 게이트 트렌치를 매립하는 리세스 게이트를 형성한다.In order to achieve the above technical problem, a method of manufacturing a recess channel transistor of an integrated circuit device according to the present invention forms a trench isolation region in an integrated circuit substrate to define an active region, and then forms a trench isolation region before forming a gate trench. The process of etching the trench isolation region by a predetermined depth is performed first so that the gate trench is recessed than the active portion where the gate trench is to be formed. In addition, a gate trench is formed by etching the active region protruding from the recessed trench isolation region, and then a recess gate filling the gate trench is formed.
상기한 본 발명의 일 측면에 따르면, 상기 게이트 트렌치를 형성하는 단계는 이방성 건식 식각법을 사용하여 수행할 수가 있다. 이 경우 활성 영역이 돌출되도록 적어도 활성 영역에 인접한 트렌치 소자 분리 영역이 리세스 되어 있기 때문에, 이방성 건식 식각 공정의 결과 상기 리세스된 트렌치 소자 분리 영역에 인접하는 상기 활성 영역의 가장자리 영역이 상기 활성 영역의 중심 영역보다 더 깊은 식각 프로파일을 가지도록 식각이 진행된 다음, 계속적으로 식각을 진행하면 상기 활성 영역의 중심 영역과 상기 리세스된 트렌치 소자 분리 영역에 인접하는 상기 활성 영역의 가장자리 영역이 실질적으로 평평한 식각 프로파일을 가지도록 식각이 진행된다.According to one aspect of the present invention, the step of forming the gate trench may be performed using an anisotropic dry etching method. In this case, since at least the trench element isolation region adjacent to the active region is recessed so that the active region protrudes, the edge region of the active region adjacent to the recessed trench element isolation region is the active region as a result of the anisotropic dry etching process. Etching is performed to have an etching profile deeper than that of the central region of the substrate, and then the etching is continuously performed, whereby the central region of the active region and the edge region of the active region adjacent to the recessed trench isolation region are substantially flat. The etching proceeds to have an etching profile.
상기한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 집적 회로 소자의 리세스 채널 트랜지스터 제조방법은 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의한 다음, 상기 활성 영역에 게이트 트렌치를 형성하기 위한 마스크 패턴을 형성한다. 그리고, 게이트 트렌치를 형성하기 위한 식각 공정을 진행하기 전에 상기 마스크 패턴을 식각 마스크로 사용하여 상기 활성 영역보다 상기 트렌치 소자 분리 영역이 더 리세스되도록 상기 트렌치 소자 분리 영역을 식각하는 공정을 먼저 진행한다. 상기 트렌치 소자 분리 영역을 리세스시키기 위한 식각 공정에서는 이방성 건식 식각이나 등방성 습식 식각 공정을 사용할 수 있다. 그리고, 마스크 패턴은 트렌치 소자 분리 영역에 대하여 식각 선택비가 큰 물질로 형성된 패턴을 포함할 수도 있고, 트렌치 소자 분리 영역을 형성하는 물질과 동일한 물질로 형성할 수도 있다. 그리고 계속해서, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 활성 영역에 게이트 트렌치를 형성한 다음, 상기 게이트 트렌치를 매립하는 리세스 게이트를 형성한다. In the method of manufacturing a recess channel transistor of an integrated circuit device according to an embodiment of the present invention, a trench isolation region is formed on an integrated circuit board to define an active region, and then a gate trench is formed in the active region. To form a mask pattern for forming. Before the etching process for forming the gate trench is performed, the trench element isolation region may be etched using the mask pattern as an etching mask so that the trench isolation region is recessed more than the active region. . In the etching process for recessing the trench isolation region, an anisotropic dry etching or an isotropic wet etching process may be used. The mask pattern may include a pattern formed of a material having a high etching selectivity with respect to the trench isolation region, or may be formed of the same material as the material forming the trench isolation region. Subsequently, a gate trench is formed in the active region using the mask pattern as an etch mask, and then a recess gate to fill the gate trench is formed.
마스크 패턴에 트레치 소자 격리 영역에 대하여 식각 선택비가 큰 물질로 된 패턴이 포함된 경우에는, 물질간의 식각 선택비를 이용함으로써 트렌치 소자 분리 영역에서만 식각이 진행되도록 하여, 트렌치 소자 분리 영역을 리세스시킨다. 이 경우에 마스크 패턴의 두께는 후속 공정인 게이트 트렌치 형성 공정에서 식각 마스크로서의 역할을 할 수 있는 두께 이상이면 충분하다. 반면, 트렌치 소자 분리 영역을 형성하는 물질과 동일한 물질로 마스크 패턴을 형성할 경우에는, 마스크 패턴의 두께를 리세스될 트렌치 소자 격리 영역의 깊이에 비하여 더 두껍게 형성하는 것이 바람직하다. 즉, 마스크 패턴의 두께는 트렌치 소자 분리 영역이 리세스되는 깊이와 후속 게이트 트렌치 식각 공정의 식각 마스크로서의 역할을 할 수 있는 두께 이상은 되어야 한다.When the mask pattern includes a pattern made of a material having a large etching selectivity with respect to the trench isolation region, etching is performed only in the trench isolation region by using the etching selectivity between materials, thereby recessing the trench isolation region. Let's do it. In this case, the thickness of the mask pattern is more than the thickness that can serve as an etch mask in the gate trench formation process, which is a subsequent process. On the other hand, when the mask pattern is formed of the same material as the material forming the trench isolation region, it is preferable to form the thickness of the mask pattern thicker than the depth of the trench isolation region to be recessed. That is, the thickness of the mask pattern should be greater than the depth at which the trench isolation region is recessed and can serve as an etch mask for subsequent gate trench etching processes.
상기한 실시예의 일 측면에 의하면, 상기 마스크 패턴은 라인 타입의 패턴일 수 있는데, 이 마스크 패턴에 의하여 게이트 트렌치가 형성될 활성 영역 및 이에 인접한 트렌치 소자 격리 영역이 노출된다. 이 경우 상기 마스크 패턴은 게이트 라인이 연장된 방향과 동일한 방향으로 연장되어 있을 수 있다.In example embodiments, the mask pattern may be a line type pattern, and the mask pattern exposes an active region in which a gate trench is to be formed and a trench isolation region adjacent thereto. In this case, the mask pattern may extend in the same direction as the direction in which the gate line extends.
상기한 실시예의 다른 측면에 의하면, 상기 마스크 패턴을 형성하는 단계에서는 먼저, 상기 활성 영역이 정의된 상기 집적 회로 기판 상에 산화막, 폴리실리콘막 및 포토레지스트막을 순차적으로 형성한 다음, 상기 포토레지스트막을 노광 및 현상하여 상기 게이트 트렌치를 형성하기 위한 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 폴리실리콘막 및 상기 산화막을 식각하여 폴리실리콘막 패턴 및 산화막 패턴을 형성한 다음에 상기 포토레지스트 패턴을 제거하여 상기 마스크 패턴을 완성한다. 그리고, 이 경우에 상기 게이트 트렌치를 형성하는 단계에서는 상기 마스크 패턴에 의하여 노출되어 있는 상기 활성 영역을 식각함과 동시에 상기 폴리실리콘막 패턴도 식각되도록 할 수 있는데, 이 경우 산화막 패턴이 식각 저지막으로서의 역할을 한다.According to another aspect of the above embodiment, in the forming of the mask pattern, first, an oxide film, a polysilicon film, and a photoresist film are sequentially formed on the integrated circuit substrate on which the active region is defined, and then the photoresist film is formed. The photoresist pattern for forming the gate trench is formed by exposure and development. The polysilicon layer and the oxide layer are etched using the photoresist pattern as an etching mask to form a polysilicon layer pattern and an oxide layer pattern, and then the photoresist pattern is removed to complete the mask pattern. In this case, in the forming of the gate trench, the active region exposed by the mask pattern may be etched and the polysilicon layer pattern may be etched. In this case, the oxide layer pattern may serve as an etch stop layer. Play a role.
상기한 실시예의 또 다른 측면에 의하면, 상기 마스크 패턴을 형성하는 단계에서는 먼저, 상기 활성 영역이 정의된 상기 집적 회로 기판 상에 산화막 및 포토레지스트막을 순차적으로 형성한 다음, 상기 포토레지스트막을 노광 및 현상하여 상기 게이트 트렌치를 형성하기 위한 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화막을 식각하여 산화막 패턴을 형성하고, 포토레지스트 패턴을 제거함으로써 마스크 패턴을 완성한다. 이 경우, 상기 산화막의 두께는 후속 공정을 고려하여 결정하는데, 즉 트렌치 소자 분리 영역이 리세스되는 깊이보다 더 두꺼우며, 아울러 게이트 트렌치 식각 공정에서도 산화막 패턴이 식각 마스크 역할을 할 수 있는 두께로 형성하여야 한다. 그리고, 상기 산화막 패턴의 폭은 후속 공정인 등방성 식각 공정에서 폭이 커지는 것을 고려하여 게이트 트렌치의 폭보다 좁게 형성하는 것이 바람직하다. 그러나, 상기 산화막 패턴의 폭은 게이트 트렌치의 폭과 동일한 크기로 형성할 수 있는데, 이 경우 산화막 패턴의 측벽에 스페이서를 형성하는 공정을 추가하는 것이 바람직하다. 이 때, 스페이서는 실리콘산화물 또는 실리콘질화물로 형성할 수 있다.According to still another aspect of the above embodiment, in the forming of the mask pattern, first, an oxide film and a photoresist film are sequentially formed on the integrated circuit substrate on which the active region is defined, and then the photoresist film is exposed and developed. The photoresist pattern for forming the gate trench is formed. The oxide pattern is etched using the photoresist pattern as an etch mask to form an oxide film pattern, and the mask pattern is completed by removing the photoresist pattern. In this case, the thickness of the oxide layer is determined in consideration of the subsequent process, that is, the trench element isolation region is thicker than the recessed depth, and the oxide layer pattern is formed to have a thickness that can serve as an etching mask in the gate trench etching process. shall. In addition, the width of the oxide layer pattern may be formed to be narrower than the width of the gate trench in consideration of the increase in the width in the subsequent isotropic etching process. However, the width of the oxide pattern may be formed to the same size as the width of the gate trench, in which case it is preferable to add a process for forming a spacer on the sidewall of the oxide pattern. In this case, the spacer may be formed of silicon oxide or silicon nitride.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것들이다. 도면에 있어서, 층의 두께 및/또는 영역들의 크기 등은 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided by way of example so that the technical spirit of the present invention can be thoroughly and completely disclosed, and to fully convey the spirit of the present invention to those skilled in the art. In the drawings, the thickness of layers and / or the size of regions are exaggerated for clarity. Like numbers refer to like elements throughout.
도 3a 및 도 3b 내지 도 15a 및 도 15b는 본 발명의 일 실시예에 따른 집적 회로 소자의 리세스 채널 트랜지스터의 제조방법을 나타내는 도면들이다. 각 도면에서 A-A' 및 C-C'는 각각 도 1의 A-A' 및 C-C'를 따라 자른 단면도임을 표시한다.3A and 3B to 15A and 15B are diagrams illustrating a method of manufacturing a recess channel transistor of an integrated circuit device according to an exemplary embodiment of the present invention. In the drawings, A-A 'and C-C' indicate cross-sectional views taken along the lines A-A 'and C-C' of FIG. 1, respectively.
도 3a 및 도 3b를 참조하면, 집적 회로 기판(100), 예컨대 실리콘 기판 상에 산화막(104)과 질화막(108)을 순차적으로 형성하여 패드 절연막(110)을 형성한다. 이어서, 패드 절연막(110) 상에 유기 반사 방지막(Anti Reflection Coating, ARC)(미도시) 및 포토레지스트(112)를 도포한다. 산화막(104)은 기판(100)과 질화막(108) 사이의 응력을 감소시키기 위해 형성하는 것으로, 예컨대 100Å 정도의 두께로 형성한다. 질화막(108)은 STI 영역 형성을 위한 식각 공정 시에 식각 마스크로 쓰이는 것으로, 예를 들어, 실리콘 질화물을 약 800 내지 850Å 정도의 두께로 증착하여 형성한다. 3A and 3B, an oxide film 104 and a nitride film 108 are sequentially formed on the integrated circuit board 100, for example, a silicon substrate, to form a pad insulating film 110. Subsequently, an organic reflection coating (ARC) (not shown) and a photoresist 112 are coated on the pad insulating layer 110. The oxide film 104 is formed to reduce the stress between the substrate 100 and the nitride film 108, and is formed to have a thickness of about 100 GPa, for example. The nitride film 108 is used as an etching mask in an etching process for forming an STI region. For example, the nitride film 108 is formed by depositing silicon nitride in a thickness of about 800 to 850 Å.
도 4a 및 도 4b를 참조하면, 활성 영역을 정의하는 포토레지스트 패턴(112a)을 형성한다. 이후, 포토레지스트 패턴(112a)을 마스크로 하여 건식 식각 방법으로 패드 절연막을 패터닝하여 질화막 패턴(108a)과 열산화막 패턴(104a)으로 이루어진 패드 마스크(110a)를 형성한다. 질화막(108)을 식각할 때에는 불화 탄소계 가스를 사용한다. 예를 들면, CxFy계, CaHbFc계 가스, 예를 들면 CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4, C2H2, C4 F6 등과 같은 가스 또는 이들의 혼합가스를 사용한다. 이 때, 분위기 가스로는 Ar가스를 사용할 수 있다.4A and 4B, a photoresist pattern 112a defining an active region is formed. Thereafter, the pad insulating layer is patterned by a dry etching method using the photoresist pattern 112a as a mask to form a pad mask 110a including the nitride layer pattern 108a and the thermal oxide layer pattern 104a. When etching the nitride film 108, a fluorocarbon gas is used. For example, C x F y system, C a H b F c gas, such as CF 4 , CHF 3 , C 2 F 6 , C 4 F 8 , CH 2 F 2 , CH 3 F, CH 4 , Gas such as C 2 H 2 , C 4 F 6 or a mixture thereof is used. At this time, Ar gas can be used as an atmospheric gas.
도 5a 및 도 5b를 참조하면, 포토레지스트 패턴(112a)을 제거한 다음, 패드 마스크(110a)를 식각 마스크로 사용하여 노출된 기판(100)을 이방성 건식 식각하여 활성영역을 한정하는 트렌치(116)를 형성한다. 포토레지스트 패턴(112a)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에슁한 다음 유기 스트립으로 제거할 수 있다. 트렌치(116)는 후속 공정에서 절연막으로 매립할 때에 보이드가 형성되지 않는 종횡비(aspect ratio)로 형성하는 것이 바람직하다. 예를 들어, HDP(High Density Plasma) 산화막으로 트렌치를 매립한다면, 트렌치(116)는 3.0보다 작은 종횡비를 가지도록 형성하는 것이 바람직하다.5A and 5B, after removing the photoresist pattern 112a, the trench 116 may be anisotropically dry-etched to expose the exposed substrate 100 using the pad mask 110a as an etching mask to define the active region. To form. Photoresist pattern 112a may be etched using conventional methods such as oxygen plasma and then removed with an organic strip. The trench 116 is preferably formed at an aspect ratio in which voids are not formed when filling the insulating film in a subsequent process. For example, if the trench is filled with an HDP (High Density Plasma) oxide film, the trench 116 is preferably formed to have an aspect ratio smaller than 3.0.
도 6a 및 도 6b를 참조하면, 트렌치(116)가 형성된 결과물 전면에 절연막(120)을 형성하여 트렌치(116) 내벽을 보호한다. 절연막(120)은 산화막의 단일막이거나 산화막/질화막/산화막의 복합막일 수 있다. 이어서, 트렌치(116) 내부를 절연물로 매립한다. USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중에서 트렌치(116)를 매립하는데는 HDP 산화막(140)이 적합하다. HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내로 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판이 로딩되어 있는 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스 이온은 증착된 실리콘 산화막을 스퍼터링한다. 이러한 방식에 의하여 증착과정이 진행되기 때문에 HDP산화막(140) 상부 표면이 도시한 바와 같은 모양이 된다.6A and 6B, an insulating film 120 is formed on the entire surface of the resultant trench 116 to protect the inner wall of the trench 116. The insulating film 120 may be a single film of an oxide film or a composite film of an oxide film / nitride film / oxide film. Subsequently, the trench 116 is filled with an insulator. An insulating film selected from the group consisting of a USG film, an HDP oxide film, a TEOS film formed using a PECVD method, an oxide film formed using a PECVD method, and a combination thereof can be used. Among them, the HDP oxide film 140 is suitable for filling the trench 116. The HDP CVD process combines the CVD and the sputtering etching method, and not only the deposition gas for depositing the material film is supplied into the chamber, but also the sputtering gas that can etch the deposited material film by the sputtering method into the chamber. Supplied. Thus, SiH 4 and O 2 are supplied into the chamber as the deposition gas, and an inert gas (eg Ar gas) is supplied into the chamber as the sputtering gas. Some of the supplied deposition gas and sputtering gas are ionized by the plasma induced in the chamber by the high frequency power. On the other hand, since biased high frequency power is applied to the wafer chuck (eg, electrostatic chuck) in the chamber in which the substrate is loaded, the ionized deposition gas and the sputtering gas are accelerated to the surface of the substrate. Accelerated deposition gas ions form a silicon oxide film, and accelerated sputtering gas ions sputter the deposited silicon oxide film. Since the deposition process proceeds in this manner, the upper surface of the HDP oxide layer 140 is shaped as shown.
도 7a 및 도 7b를 참조하면, 절연막(140)을 패드 마스크(110a)의 상부표면과 실질적으로 동일한 레벨로 평탄화한다. 예를 들어, HDP 산화막(140)은 화학적 기계적 연마(CMP) 또는 에치백(etch back)을 사용하여 평탄화할 수 있다. 상기 평탄화 공정에서는 질화막 패턴(108a)을 평탄화 정지막으로 사용한다. 예를 들어, CMP를 사용하여 HDP 산화막(140)을 평탄화할 경우, 질화막 패턴(108a)은 CMP 스토퍼로 기능한다. CMP에서 사용되는 슬러리는 질화막 패턴(108a)보다 HDP 산화막(140)을 더 빨리 식각할 수 있는 것을 선택하는 것이 바람직하다. 따라서, 세리아 계열의 연마제를 포함하는 슬러리를 사용할 수 있다.7A and 7B, the insulating layer 140 is planarized to substantially the same level as the upper surface of the pad mask 110a. For example, the HDP oxide layer 140 may be planarized using chemical mechanical polishing (CMP) or etch back. In the planarization process, the nitride film pattern 108a is used as the planarization stop film. For example, when the HDP oxide film 140 is planarized using CMP, the nitride film pattern 108a functions as a CMP stopper. The slurry used in the CMP is preferably selected to be able to etch the HDP oxide film 140 faster than the nitride film pattern 108a. Therefore, a slurry containing a ceria-based abrasive may be used.
도 8a 및 도 8b를 참조하면, 패드 마스크(110a)를 제거하여 STI(140a)를 형성한다. 패드 마스크(110a) 중 질화막 패턴(108a)은 인산 스트립을 적용하여 제거하고, 열산화막 패턴(104a)은 HF나 완충 산화막 식각액(Buffered oxide etchant, BOE)을 이용하여 제거한다. 이어서, STI(104a)가 완성된 기판(100) 전면에 기판(100)과 다른 도전형의 불순물, 예컨대 N형의 불순물을 주입하여 소오스/드레인 영역(150)을 형성한다.8A and 8B, the pad mask 110a is removed to form the STI 140a. The nitride layer pattern 108a of the pad mask 110a is removed by applying a phosphate strip, and the thermal oxide layer pattern 104a is removed using HF or a buffered oxide etchant (BOE). Subsequently, the source / drain region 150 is formed by implanting impurities of another conductivity type, for example, N type impurities, into the entire surface of the substrate 100 on which the STI 104a is completed.
도 9a 및 도 9b를 참조하면, 소오스/드레인 영역(150)이 형성된 기판(100) 전면에 마스크 패턴을 형성하기 위한 절연막(170)을 형성한다. 절연막(170)은 실리콘산화물로 형성할 수 있는데, 예컨대 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막 및 이들의 조합으로 이루어지는 군에서 선택된 복합 산화막 등일 수 있다. 식각 정지막으로서의 기능을 고려할 때, 절연막(164)으로는 SiH4, Si2H 6및 N2O 가스를 반응가스로 사용하여 형성한 중온산화(Middle Temperature Oxide, MTO)막이 적합하다.절연막(170)을 산화막으로 형성하게 되면, 세정 공정과 연계하여 습식 식각 공정을 사용하여 STI(140a)를 리세스시킬 수가 있는데, 이에 대해서는 후술한다. 그리고, 본 단계에서 형성되는 절연막(170)의 두께(h1)는 마스크 패턴으로서의 역할 및 습식 식각 공정에서의 식각량을 고려하여 두껍게 형성하는 것이 바람직하다. 예를 들어, 절연막(170)은 약 400Å 내지 약 700Å 정도의 두께로 형성할 수 있다. 이어서, 절연막(170) 상에 유기 ARC막(미도시)과 포토레지스트(180)를 도포한다.9A and 9B, an insulating film 170 for forming a mask pattern is formed on the entire surface of the substrate 100 on which the source / drain regions 150 are formed. The insulating film 170 may be formed of silicon oxide, for example, a composite oxide film selected from the group consisting of a USG film, an HDP oxide film, a TEOS film formed using a PECVD method, and a combination thereof. In consideration of its function as an etch stop film, a middle temperature oxide (MTO) film formed by using SiH 4 , Si 2 H 6, and N 2 O gas as a reaction gas is suitable as the insulating film 164. When 170 is formed of an oxide film, the STI 140a may be recessed using a wet etching process in conjunction with a cleaning process, which will be described later. In addition, the thickness h 1 of the insulating layer 170 formed in this step is preferably formed thick in consideration of the role of the mask pattern and the etching amount in the wet etching process. For example, the insulating film 170 may be formed to a thickness of about 400 kPa to about 700 kPa. Subsequently, an organic ARC film (not shown) and a photoresist 180 are coated on the insulating film 170.
도 10a 및 도 10b를 참조하면, 노광 및 현상 공정을 이용하여 게이트 트렌치를 정의하는 포토레지스트 패턴(180a)을 형성한다. 이 경우에, 포토레지스트 패턴(180a)은 일방향 예컨대 후속 공정에서 형성될 게이트 전극이 연장되는 방향(C-C'방향)으로 길게 연장되는 라인 타입의 패턴일 수 있다. 그리고, 포토레지스트 패턴(180a)의 폭(w1)은 후속 공정에서 형성될 게이트 트렌치(도 13a의 190)의 폭보다 좁게 형성할 수도 있지만, 종래와 같이 게이트 트렌치의 폭과 동일한 크기로 형성할 수도 있다. 본 도면에서는 후자의 경우에 대하여 도시하였다. 포토레지스트 패턴(180a)의 폭(w1)을 게이트 트렌치의 폭과 동일 또는 유사한 크기로 형성하면, 후술하는 바와 같은 스페이서 형성 공정이 필요하다. 이 경우, 마스크 패턴(170a)에 의해 정의되는 게이트 트렌치의 폭(w1)은 약 50 내지 100nm 정도가 되도록 한다. 반면, 포토레지스트 패턴(180a)의 폭(w1)을 게이트 트렌치의 폭보다 좁게 형성하면, 스페이서 형성 공정이 필요없지만 노광 공정의 한계상 공정이 복잡해질 수 있다. 이후, 포토레지스트 패턴(180a)을 마스크로 하여 이방성 건식 식각 방법으로 절연막(170)을 패터닝하여 마스크 패턴(170a)을 형성한다. 마스크 패턴(170a)도 C-C'방향으로 길게 연장되는 라인 타입의 패턴이다.10A and 10B, a photoresist pattern 180a defining a gate trench is formed using an exposure and development process. In this case, the photoresist pattern 180a may be a line type pattern extending in one direction, for example, a direction in which the gate electrode to be formed in a subsequent process extends (C-C 'direction). In addition, the width w 1 of the photoresist pattern 180a may be formed to be narrower than the width of the gate trench (190 of FIG. 13A) to be formed in a subsequent process. It may be. In this figure, the latter case is illustrated. When the width w 1 of the photoresist pattern 180a is formed to be the same as or similar to the width of the gate trench, a spacer forming process as described later is required. In this case, the width w 1 of the gate trench defined by the mask pattern 170a is about 50 to 100 nm. On the other hand, when the width w 1 of the photoresist pattern 180a is formed to be smaller than the width of the gate trench, the spacer forming process is not required, but the process may be complicated due to limitations of the exposure process. Subsequently, the mask pattern 170a is formed by patterning the insulating layer 170 using the anisotropic dry etching method using the photoresist pattern 180a as a mask. The mask pattern 170a is also a line type pattern extending in the C-C 'direction.
도 11a 및 도 11b를 참조하면, 포토레지스트 패턴(180a)을 제거한 다음, 등방성 식각 공정 예를 들어, 화학적 건식 식각(Chemical Dry Etch, CDE) 또는 습식 식각 공정을 사용하여 마스크 패턴(170a)에 의하여 노출된 STI(140a) 즉 소자 분리 영역을 식각하여 리세스된 STI(140b)를 형성한다. 리세스된 STI(140b)에 의하여 활성 영역은 STI(140b)보다 상부로 돌출되는 구조로 된다. 이 경우, 마스크 패턴(170a)이 STI(140a)와 동일하거나 식각 선택비가 작은 물질인 경우에는 마스크 패턴(170a)도 STI가 리세스 되는 깊이(h3) 만큼, 마스크 패턴(170b)도 식각된다. 그리고, 등방성 공정이기 때문에 마스크 패턴(170a)의 폭(w2)도 식각 깊이(h3)의 2배만큼 더 커진다. 그 결과, 잔류하는 마스크 패턴(140b)의 높이(h2)는 마스크 패턴(140a)의 최초 높이(h1)에서 STI(140a)의 리세스 깊이(h3)를 뺀 것과 같다. 습식 식각 공정에는 LAL이나 DOE 등을 사용할 수 있다. 그 결과, 마스크 패턴(170b) 및 리세스된 STI(140b)에 의하여 게이트 트렌치가 형성될 활성 영역(100a)의 옆면도 일부가 노출된다. 이와 같이, 습식 식각과 같은 등방성 식각 공정을 이용하면, 돌출된 활성 영역의 가장자리 즉 리세스된 STI(140b)에 인접한 부분이 물리적인 충격에 의하여 손상이 발생하지 않는 장점이 있다.11A and 11B, the photoresist pattern 180a is removed, and then the mask pattern 170a is removed using an isotropic etching process, for example, a chemical dry etching (CDE) or wet etching process. The exposed STI 140a, that is, the isolation region, is etched to form a recessed STI 140b. The recessed STI 140b has a structure in which the active region protrudes above the STI 140b. In this case, when the mask pattern 170a is the same as the STI 140a or a material having a small etching selectivity, the mask pattern 170a is also etched by the depth h 3 through which the STI is recessed. . In addition, because of the isotropic process, the width w 2 of the mask pattern 170a is also larger by twice the etching depth h 3 . As a result, the height h 2 of the remaining mask pattern 140b is equal to the initial height h 1 of the mask pattern 140a minus the recess depth h 3 of the STI 140a. LAL or DOE may be used for the wet etching process. As a result, a portion of the side surface of the active region 100a where the gate trench is to be formed by the mask pattern 170b and the recessed STI 140b is exposed. As such, when an isotropic etching process such as wet etching is used, the edge of the protruding active region, that is, the portion adjacent to the recessed STI 140b may not be damaged by physical impact.
상기한 리세스된STI(140b) 형성 공정에서 STI에 대한 식각 깊이는 후속 공정에서 형성될 게이트 트렌치(도 13a 및 도 13b의 참조번호 190)의 깊이와 그것의 밑면에서의 식각 프로파일을 고려하여 결정하는 것이 바람직하다. 예컨대, 게이트 트렌치를 약 1500Å 정도의 깊이로 형성하는 경우에는 절연막은 약 300 내지 500Å 정도의 깊이로 식각하는 것이 바람직한데, 그 이유는 후술한다.The etching depth for the STI in the recessed STI 140b forming process is determined in consideration of the depth of the gate trench to be formed in the subsequent process (reference numeral 190 in FIGS. 13A and 13B) and the etching profile at the bottom thereof. It is desirable to. For example, when the gate trench is formed to a depth of about 1500 mW, the insulating film is preferably etched to a depth of about 300 mW to 500 mW, which will be described later.
도 12a 및 도 12b를 참조하면, 마스크 패턴(170b)의 측벽에 스페이서(175)를 형성한다. 전술한 바와 같이, 본 단계의 스페이서(175) 형성 공정은, 등방성 식각 공정에 의하여 넓어진 마스크 패턴(170b)의 폭(w2)이 게이트 트렌치(도 13a의 190)의 폭보다 넓어진 경우에만 실시하는 임의적인 공정이다. 스페이서(175)는 실리콘 기판(100a)에 대하여 식각 선택비가 큰 물질로 형성하는 것이 바람직하다. 예를 들어, 실리콘 산화물이나 실리콘 질화물 등의 절연물질을 사용하여 형성할 수 있다. 그리고, 스페이서(175)의 두께(t)는 후속 공정에서 형성될 게이트 트렌치의 폭을 고려하여 결정한다. 즉, 마스크 패턴(170b) 및 스페이서(175)에 의하여 한정되는 폭(w3)이 게이트 트렌치(도 13a의 190)의 폭이 되도록 한다.12A and 12B, spacers 175 are formed on sidewalls of the mask pattern 170b. As described above, the process of forming the spacer 175 in this step is performed only when the width w 2 of the mask pattern 170b widened by the isotropic etching process is wider than the width of the gate trench 190 (FIG. 13A). Is an optional process. The spacer 175 may be formed of a material having a large etching selectivity with respect to the silicon substrate 100a. For example, it may be formed using an insulating material such as silicon oxide or silicon nitride. The thickness t of the spacer 175 is determined in consideration of the width of the gate trench to be formed in a subsequent process. That is, the width w 3 defined by the mask pattern 170b and the spacer 175 is the width of the gate trench 190 (FIG. 13A).
도 13a 및 도 13b를 참조하면, 마스크 패턴(170b) 및 스페이서(175)를 식각 마스크로 사용하여 노출된 기판(100)을 이방성 건식 식각하여 게이트 트렌치(190)를 형성한다. 게이트 트렌치(190)는 소오스/드레인 영역(150) 보다 깊게 형성한다. 바람직하기로는 전술한 바와 같이 약 1500Å 정도의 깊이로 게이트 트렌치(190)를 형성할 수 있다. 게이트 트렌치(190) 형성 공정에서는 마스크 패턴(170b) 및 스페이서(175)에 대하여 식각 선택비가 큰 폴리실리콘 및 실리콘 식각 가스, 예컨대, HBr, Cl2, CClF3, CCl4또는 SF6를 사용하는 반응성 이온 식각(RIE)법을 사용할 수 있다. 이 중에서 HBr과 Cl2의 혼합가스를 사용하는 것이 바람직하다.13A and 13B, the gate trench 190 is formed by anisotropic dry etching the exposed substrate 100 using the mask pattern 170b and the spacer 175 as an etching mask. The gate trench 190 is formed deeper than the source / drain regions 150. Preferably, as described above, the gate trench 190 may be formed to a depth of about 1500 GPa. In the gate trench 190 forming process, a polysilicon and silicon etching gas having a high etching selectivity with respect to the mask pattern 170b and the spacer 175, such as HBr, Cl 2 , CClF 3 , CCl 4, or SF 6 , is used. Ion etching (RIE) can be used. Among them, it is preferable to use a mixed gas of HBr and Cl 2 .
전술한 바와 같이, 본 발명에서는 리세스된 STI(140b)에 의하여 기판(100a)의 일부가 돌출되어 기판(100a)의 상부 측면의 일부도 노출되어 있다. 그 결과, 게이트 트렌치(190) 형성을 위한 이방성 건식 식각 공정에서는 돌출되어 있는 기판(100)의 상면 및 노출된 측면에서 식각이 동시에 진행된다. 즉, 종래 기술에 의하면, 기판(100a)의 상면에서만 수직 방향으로만 식각이 일어났다. 반면, 본 발명에 의하면, 기판(100a) 상부의 노출된 측면에서도 식각이 진행된다. 그 결과, 게이트 트렌치(190) 형성을 위한 식각 공정의 초기 단계에서는 게이트 트렌치(190)의 측벽과 STI(140b)의 측벽의 경계 영역(도 13b의 점선 원 영역)이 게이트 트렌치(190)의 중심 영역보다 더 깊이 식각되는 식각 프로파일을 보여준다. 그리고, 계속적으로 식각 공정을 진행하면, 기판(100a)의 높이는 그 주위의 리세스된 STI(140b)의 높이보다 낮게 식각이 진행되고 식각 공정을 소정의 기간 동안 진행하고 나면, 게이트 트렌치(190)의 저면 프로파일이 실질적으로 평평하게 된다.As described above, in the present invention, a portion of the substrate 100a is protruded by the recessed STI 140b to expose a portion of the upper side surface of the substrate 100a. As a result, in the anisotropic dry etching process for forming the gate trench 190, etching is simultaneously performed on the top surface and the exposed side of the protruding substrate 100. That is, according to the prior art, etching occurred only in the vertical direction only on the upper surface of the substrate 100a. On the other hand, according to the present invention, the etching proceeds even on the exposed side of the substrate 100a. As a result, in the initial stage of the etching process for forming the gate trench 190, the boundary region (the dotted circle region of FIG. 13B) of the sidewall of the gate trench 190 and the sidewall of the STI 140b is the center of the gate trench 190. Show an etch profile that is etched deeper than the region. After the etching process continues, the height of the substrate 100a is lower than the height of the recessed STI 140b and the gate trench 190 after the etching process is performed for a predetermined period. The bottom profile of is substantially flat.
이와 같이, 게이트 트렌치(190)의 저면 프로파일이 실질적으로 평평해질 때, 식각을 멈추면 게이트 트렌치(190)의 측벽과 STI(140b) 측벽 사이에 잔류하는 기판 영역 즉 실리콘 펜스가 생기지 않을 뿐만이 아니라, 게이트 트렌치(190)의 저면도 실질적으로 평평해져서 채널 길이가 게이트 트렌치(190)의 전 부분에 걸쳐서 균일하게 된다. 그리고, 타겟으로 하는 게이트 트렌치(190)의 깊이(전술한 예에서 1500Å)에서 저면의 식각 프로파일이 실질적으로 평행하게 될 수 있도록 리세스된 STI(140b) 형성 공정에서 습식 식각 공정으로 제거하는 STI(140b)의 깊이(전술한 예에서 300 내지 500Å)가 결정된다.As such, when the bottom profile of the gate trench 190 becomes substantially flat, not only does the substrate area remaining between the sidewall of the gate trench 190 and the sidewall of the STI 140b, that is, the silicon fence, stop when the etching stops, The bottom of the gate trench 190 is also substantially flat such that the channel length is uniform across the entire portion of the gate trench 190. Then, the STI (removed by wet etching in the recessed STI 140b forming process so that the etching profile of the bottom surface becomes substantially parallel at the depth of the target gate trench 190 (1500 kPa in the above-described example) is obtained. 140b) is determined (300 to 500 kPa in the example above).
도 14a 및 도 14b를 참조하면, 잔류하는 마스크 패턴(170)을 제거한 후, 게이트 산화막(192)을 형성한다. 마스크 패턴(170)을 제거하는 공정에서는 희석화된 HF 또는 BOE 등과 같은 세정액을 사용하여 수행할 수 있다. 게이트 산화막(192)은 예컨대 약 40Å 이하의 두께로 형성하는 것이 바람직하다. 게이트 산화막은 1000 내지 1100℃ 온도에서 산소 가스를 이용한 건식 산화, 1000 내지 1100℃ 온도에서 수증기 분위기를 사용하는 습식 산화, O2 가스와 HCl 가스의 혼합 가스를 사용하는 HCl 산화, O2 가스와 C2H3Cl3가스의 혼합 가스를 사용하는 산화, O2 가스와 C2H2Cl2 가스의 혼합 가스를 사용하는 산화 등으로 형성한다. 이어서, 게이트 전극용 도전막(194)을 형성하여 게이트 트렌치(190)를 매립한다. 게이트 전극용 도전막(194)은 도우프된 폴리실리콘막 또는 금속막만으로 형성하거나, 도우프된 폴리실리콘막과 금속막을 차례대로 적층하여 형성하거나, 도우프된 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성한다. 금속막으로는 텅스텐막, 코발트막, 니켈막 등으로 형성할 수 있으며, 금속 실리사이드막으로는 텅스텐실리사이드막, 코발트 실리사이드막 등이 적합하다. 현재 널리 사용되는 도우프된 폴리실리콘막은 SiH2Cl2와 PH3가스를 사용하여 LPCVD로 형성한다. 텅스텐 실리사이드막은 SiH2Cl2 와 WF6가스를 사용하여 LPCVD로 형성할 수 있다. 그리고, 게이트 전극용 도전막(194) 위에는 질화막(196)을 형성하고, 질화막(196) 상에는 ARC(미도시)와 게이트 전극을 정의하는 포토레지스트 패턴(210)을 형성한다.Referring to FIGS. 14A and 14B, a gate oxide film 192 is formed after removing the remaining mask pattern 170. In the process of removing the mask pattern 170 may be performed using a cleaning solution such as diluted HF or BOE. The gate oxide film 192 is preferably formed to a thickness of about 40 kPa or less, for example. The gate oxide film is composed of dry oxidation using oxygen gas at temperatures of 1000 to 1100 ° C, wet oxidation using steam atmosphere at temperatures of 1000 to 1100 ° C, HCl oxidation using a mixture of O 2 gas and HCl gas, O 2 gas and C It is formed by oxidation using a mixed gas of 2H 3 Cl 3 gas, oxidation using a mixed gas of O 2 gas and C 2 H 2 Cl 2 gas, and the like. Subsequently, a gate electrode conductive layer 194 is formed to fill the gate trench 190. The gate electrode conductive film 194 may be formed of only a doped polysilicon film or a metal film, or may be formed by stacking a doped polysilicon film and a metal film in order, or a doped polysilicon film and a metal silicide film in order. It is formed by laminating. The metal film may be formed of a tungsten film, a cobalt film, a nickel film, or the like. A tungsten silicide film, a cobalt silicide film, or the like is suitable as the metal silicide film. Doped polysilicon films currently widely used are formed by LPCVD using SiH 2 Cl 2 and PH 3 gases. The tungsten silicide film can be formed by LPCVD using SiH 2 Cl 2 and WF 6 gas. A nitride film 196 is formed on the gate electrode conductive film 194, and a photoresist pattern 210 defining an ARC (not shown) and a gate electrode is formed on the nitride film 196.
계속해서, 도 14a 및 도 14b를 참조하면, 상기 포토레지스트 패턴(210)을 식각 마스크로 사용하여 ARC, 질화막(196) 및 게이트 전극용 도전막(194)을 차례대로 건식 식각으로 식각하여 게이트전극(194a, 196a)을 완성한 후, 포토레지스트 패턴(210)을 제거한다.14A and 14B, using the photoresist pattern 210 as an etch mask, the ARC, the nitride film 196 and the conductive film for the gate electrode 194 are sequentially etched by dry etching to form a gate electrode. After completing 194a and 196a, the photoresist pattern 210 is removed.
이후, 통상적인 집적 회로 소자 공정을 실시하여 집적 회로 소자를 완성한다.Thereafter, a conventional integrated circuit device process is performed to complete the integrated circuit device.
본 발명에 의하면, 리세스 채널 트랜지스터의 게이트 트렌치에 실리콘 펜스가 잔류하는 현상을 방지할 수가 있다. 따라서, 본 발명에 의하면, 리세스 채널 트랜지스터의 채널 길이가 위치에 상관없이 거의 균일하다. 따라서, 실리콘 펜스로 인하여 채널의 일부분이 단채널화되어, 리세스 채널 트랜지스터 문턱전압이 감소하고, 서브스레시홀드 누설전류가 증가하는 문제점을 해결할 수 있다.According to the present invention, it is possible to prevent the silicon fence from remaining in the gate trench of the recess channel transistor. Therefore, according to the present invention, the channel length of the recess channel transistor is almost uniform regardless of the position. As a result, a portion of the channel is shortened due to the silicon fence, thereby reducing the recess channel transistor threshold voltage and increasing the subthreshold leakage current.
또한, 본 발명에 따른 집적 회로 소자의 리세스 채널 트랜지스터의 제조방법에 의하면, 습식 식각과 같은 등방성 식각 공정을 사용하여 활성 영역보다 낮은 높이로 STI를 리세스시키기 때문에, STI에 인접한 활성 영역에 물리적인 충격에 의한 손상이 발생하지 않아서 트랜지스터의 신뢰도를 향상시킬 수가 있다. 또한, 습식 식각 공정을 세정 공정과 결합시킬 수가 있기 때문에 공정의 단순화도 가능하다. In addition, according to the method of manufacturing a recess channel transistor of an integrated circuit device according to the present invention, an isotropic etching process such as wet etching is used to recess the STI to a height lower than the active region, thereby physically storing the active region adjacent to the STI. Since damage due to phosphorus impact does not occur, the reliability of the transistor can be improved. In addition, since the wet etching process can be combined with the cleaning process, the process can be simplified.
도 1은 리세스 채널 트랜지스터의 레이아웃을 보여주는 도면이다.1 is a diagram illustrating a layout of a recess channel transistor.
도 2a, 도 2b 및 도 2c는 각각 도 1에 도시된 레이아웃을 가지는 종래 기술에 따른 리세스 채널 트랜지스터에 대하여 A-A', B-B' 및 C-C'선을 따라 자른 단면도들이다.2A, 2B, and 2C are cross-sectional views taken along lines A-A ', B-B', and C-C 'of a recess channel transistor according to the related art having the layout shown in FIG. 1, respectively.
도 3a 및 도 3b 내지 도 15a 및 도 15b는 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 제조방법을 공정 순서에 따라 도시한 단면도이다.3A and 3B to 15A and 15B are cross-sectional views illustrating a method of manufacturing a recess channel transistor according to an exemplary embodiment of the present invention in a process sequence.
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