KR20050079548A - Isolation film in semiconductor device and method for forming the same - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 및 이의 형성 방법에 관한 것으로, 본 발명은 셀로우 트렌치 아이솔레이션공정을 통한 소자 분리막 형성시 발생하는 터널 산화막의 스마일링 현상을 방지할 수 있고, 트렌치 형성후, 저온산화를 통해 제 1 측벽 산화막을 형성하고, 고온 산화를 통해 제 2 측벽산화막을 형성함으로써, 식각에 의한 데이지를 보상하고, 필드 산화막 증착시 충분한 보호막 역할을 할 수 있는 반도체 소자의 소자 분리막 및 이의 형성 방법을 제공한다. The present invention relates to a device isolation film of a semiconductor device and a method of forming the same, and the present invention can prevent the phenomenon of the tunnel oxide film generated when forming the device isolation film through a shallow trench isolation process, and after the trench formation, low temperature oxidation Forming the first sidewall oxide film through the second sidewall oxide film and forming the second sidewall oxide film through the high temperature oxidation, thereby compensating the daisy due to etching and acting as a sufficient protective film when depositing the field oxide film and a method of forming the same. To provide.
Description
본 발명은 반도체 소자의 소자 분리막 및 이의 형성 방법에 관한 것으로, 특히 낸드 플래시 소자의 자기정렬 셀로우 트렌치 패턴 형성 방법에 관한 것으로, 터널 산화막의 스마일링 형상을 방지할 수 있는 소자 분리막의 제조 방법을 제공한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation film of a semiconductor device and a method of forming the same, and more particularly, to a method of forming a self-aligned trench trench pattern of a NAND flash device, and a method of manufacturing a device isolation film capable of preventing a smile shape of a tunnel oxide film. to provide.
일반적으로 반도체 기판 상에 트랜지스터를 형성하기 위하여 반도체 기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하는 소자분리영역(Isolation Region)을 형성한다. 소자 분리 영역은 반도체 기판의 일부를 식각하고, 이를 매립하여 소자 분리막을 형성한다. In general, in order to form a transistor on a semiconductor substrate, an isolation region is formed in the semiconductor substrate to prevent electrically conduction from an electrically conductable active region and to isolate devices from each other. The device isolation region etches a portion of the semiconductor substrate and fills it to form a device isolation film.
종래에는 자기 정렬 셀로우 트렌치 아이솔레이션(Self-Aligned Shallow Trench Isolation) 공정을 통해 소자 분리용 트렌치를 형성하게 된다. 이때, 트렌치를 형성을 위한 식각에 의한 손상을 보상하기 위해 800℃ 이상의 고온에서 측벽 산화를 실시하게 된다. Conventionally, a device isolation trench is formed through a self-aligned shallow trench isolation process. At this time, sidewall oxidation is performed at a high temperature of 800 ° C. or higher to compensate for the damage due to etching for forming the trench.
도 1은 종래의 측벽 산화의 문제점을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a problem of conventional sidewall oxidation.
도 1을 참조하면, 반도체 기판(10)의 필드영역에 소자 분리용 트렌치(50)가 형성되고, 활성영역에 터널 산화막(20) 및 폴리 실리콘막(30)이 패터닝된다. 패터닝시 마스크로 하드 마스크막(40)을 형성할 수도 있다. 그 후, 상술한 고온 측벽 산화를 실시할 경우, 소자 분리막 형성시 노출된 터널 산화막(20)도 함께 산화되어 스마일링(Smiling) 현상이 발생하게 된다. 터널 산화막(20)의 스마일링 현상은 터널 산화막(20)의 막질을 떨어뜨려, 게이트 산화막의 신뢰성을 악화시키는 문제를 유발하게 된다. Referring to FIG. 1, an isolation trench 50 is formed in a field region of a semiconductor substrate 10, and a tunnel oxide layer 20 and a polysilicon layer 30 are patterned in an active region. The hard mask layer 40 may be formed as a mask during patterning. Subsequently, when the above-described high temperature sidewall oxidation is performed, the tunnel oxide film 20 exposed when the device isolation layer is formed is also oxidized to generate a smiling phenomenon. The smiling phenomenon of the tunnel oxide film 20 degrades the film quality of the tunnel oxide film 20, causing a problem of deteriorating the reliability of the gate oxide film.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 저온 산화공정을 통해 제 1 측벽 산화막을 형성하고, 트렌치 식각시 발생한 손상에 대해 충분한 케어링이 될 수 있도록 고온산화를 통해 제 2 측벽 산화막을 형성하여 터널 산화막의 스마일링 현상을 방지할 수 있는 반도체 소자의 소자 분리막 및 이의 형성 방법을 제공한다. Therefore, in order to solve the above problems, the present invention forms a first sidewall oxide film through a low temperature oxidation process, and forms a second sidewall oxide film through high temperature oxidation to provide sufficient care for damage caused during trench etching. Provided are a device isolation film of a semiconductor device and a method of forming the same, which can prevent the phenomenon of smiling of a tunnel oxide film.
본 발명에 따른 반도체 기판 상에 터널 산화막, 도전막 및 하드 마스크막을 순차적으로 형성하는 단계와, 상기 하드 마스크막, 상기 도전막, 터널 산화막 및 반도체 기판을 패터닝하여 소자 분리용 트렌치를 형성하는 단계와, 저온 산화공정을 실시하여 상기 트렌치 내부에 제 1 측벽 산화막을 형성하는 단계와, 고온 산화공정을 실시하여 상기 제 1 측벽 산화막 상에 제 2 측벽 산화막을 형성하는 단계 및 전체 구조상에 필드 산화막을 증착하여 상기 트렌치를 매립하고, 상기 하드 마스크막을 정지막으로 하는 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 제공한다. Sequentially forming a tunnel oxide film, a conductive film, and a hard mask film on the semiconductor substrate according to the present invention; patterning the hard mask film, the conductive film, the tunnel oxide film, and a semiconductor substrate to form a trench for device isolation; Performing a low temperature oxidation process to form a first sidewall oxide film in the trench; a high temperature oxidation process to form a second sidewall oxide film on the first sidewall oxide film; and depositing a field oxide film on the entire structure. And filling the trench and forming a device isolation layer by performing a planarization process of using the hard mask layer as a stop layer to form a device isolation layer.
바람직하게, 상기 저온 산화막은 100 내지 400℃의 온도하에서 플라즈마 소스를 이용하여 다운 스트림 방식으로 진행하되, 반응 가스로 CFx 계열의 가스 및 O2 가스의 조합으로 진행하여 100 내지 300Å 두께의 상기 제 1 측벽 산화막을 형성하는 것이 바람직하다.Preferably, the low temperature oxide film is carried out in a downstream manner using a plasma source at a temperature of 100 to 400 ℃, proceed as a combination of a gas of CF x series and O 2 gas as a reaction gas of 100 to 300 Å thickness It is preferable to form one sidewall oxide film.
바람직하게, 상기 고온 산화막은 트렌치 식각시 발생된 식각 데미지를 보상하기 위해 800 내지 1100℃의 온도하에서 건식 또는 습식 산화를 실시하여 1 내지 50Å 두께의 상기 제 2 측벽 산화막을 형성하는 것이 바람직하다. Preferably, the high temperature oxide film is dry or wet oxidized at a temperature of 800 to 1100 ° C. in order to compensate for the etching damage generated during the trench etching, to form the second sidewall oxide film having a thickness of 1 to 50 kPa.
또한, 반도체 기판내에 소자간의 분리를 위해 형성된 트렌치와, 상기 트렌치 측벽에 저온 산화공정을 통해 형성된 제 1 측벽 산화막과, 상기 제 1 측벽 산화막 상에 고온 산화공정을 통해 상기 트렌치의 데미지를 보상하기 위한 제 2 측벽 산화막 및 상기 제 1 및 제 2 측벽 산화막이 형성된 상기 트렌치를 매립하여 소자간의 전기적 분리를 위한 필드 산화막을 포함하는 반도체 소자의 소자 분리막을 제공한다. In addition, a trench formed for isolation between devices in the semiconductor substrate, a first sidewall oxide film formed on the trench sidewall through a low temperature oxidation process, and a high temperature oxidation process on the first sidewall oxide film to compensate for the damage of the trench. A device isolation layer of a semiconductor device includes a trench formed with a second sidewall oxide layer and the first and second sidewall oxide layers, and a field oxide layer for electrical separation between devices.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
본 발명에 따른 반도체 소자의 소자 분리막은 반도체 기판과, 반도체 기판을 패터닝하여 형성된 트렌치와, 트렌치 측벽에 저온 산화공정을 통해 형성된 제 1 측벽 산화막과, 제 1 측벽 산화막 상에 고온 산화공정을 통해 트렌치의 데미지를 보상하기 위한 제 2 측벽 산화막과, 제 1 및 제 2 측벽 산화막이 형성된 트렌치를 매립하여 소자간의 전기적 분리를 위한 HDP 산화막을 포함한다.A device isolation film of a semiconductor device according to the present invention includes a semiconductor substrate, a trench formed by patterning the semiconductor substrate, a first sidewall oxide film formed on the trench sidewalls through a low temperature oxidation process, and a trench formed on the first sidewall oxide film through a high temperature oxidation process. And a second sidewall oxide film for compensating for damage, and an HDP oxide film for electrically separating the devices by filling trenches in which the first and second sidewall oxide films are formed.
도 2a 내지 도 2c는 본 발명에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다. 2A to 2C are cross-sectional views illustrating a method of forming an isolation layer according to the present invention.
도 2a를 참조하면, 웰과 문턱 전압 조절 이온층이 형성된 반도체 기판(110) 상에 터널 산화막(120), 도전막(130) 및 하드 마스크막(140)을 형성한다. Referring to FIG. 2A, a tunnel oxide layer 120, a conductive layer 130, and a hard mask layer 140 are formed on a semiconductor substrate 110 on which a well and a threshold voltage control ion layer are formed.
반도체 기판(110)에 소정이 이온주입 마스크를 형성한 다음, 웰과 문턱 전압 조절을 위한 이온주입을 실시하여 웰과 문턱전압 조절 이온층(미도시)을 형성한다. 웰은 트리플웰, N웰 및 P웰을 형성하는 것이 바람직하다.After a predetermined ion implantation mask is formed on the semiconductor substrate 110, an ion implantation for adjusting the well and the threshold voltage is performed to form the well and the threshold voltage adjusting ion layer (not shown). The wells preferably form triple wells, N wells and P wells.
터널 산화막(120) 증착전에 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시할 수 있다.SC-1 (Standard Cleaning-1) consisting of DHF (Dilute HF) and NH 4 OH, H 2 O 2 and H 2 O with 50: 1 mixture ratio of H 2 O and HF before tunnel oxide deposition Pre-cleaning process using SC-1 consisting of BOE (Buffered Oxide Etch) with NH 4 F and HF mixing ratio of 100: 1 to 300: 1 and NH 4 OH, H 2 O 2 and H 2 O Can be carried out.
세정 공정 후 터널 산화막(120)을 건식 또는 습식 산화방식으로 750 내지 850℃의 온도에서 70 내지 100Å두께로 형성하는 것이 바람직하다. 터널 산화막(120) 형성후, 900 내지 910℃의 온도범위에서 N2O가스를 이용하여 10 내지 20분간 어닐(Anneal)을 진행하고 연속으로 N2가스를 이용한 어닐을 추가 진행하여 반도체 기판(110)과의 계면 결함밀도를 최소화 하는 것이 바람직하다.After the cleaning process, the tunnel oxide film 120 may be formed to a thickness of 70 to 100 Pa by dry or wet oxidation at a temperature of 750 to 850 ° C. After the tunnel oxide film 120 is formed, annealing is performed for 10 to 20 minutes using N 2 O gas at a temperature range of 900 to 910 ° C., and annealing using N 2 gas is continuously performed to further advance the semiconductor substrate 110. It is desirable to minimize the interface defect density with).
도전막(130)은 후속 공정을 통해 플로팅 게이트의 일부로 사용될 폴리 실리콘막을 사용하는 것이 바람직하다. 도전막(130)은 500 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식으로 SiH4 가스 또는 Si2H6 가스를 이용하여 도핑되지 않은 비정질 실리콘박막을 250 내지 500Å 두께로 형성하는 것이 바람직하다.The conductive film 130 may be a polysilicon film to be used as a part of the floating gate through a subsequent process. The conductive film 130 may be formed by chemical vapor deposition (CVD), low pressure chemical vapor deposition (LPCVD), plasma enhanced chemical vapor deposition (CVD) under a temperature of 500 to 550 ° C. and a pressure of 0.1 to 3.0 torr. It is preferable to form an undoped amorphous silicon thin film having a thickness of 250 to 500 kPa using SiH 4 gas or Si 2 H 6 gas by Plasma Enhanced CVD (PECVD) or Atmospheric Pressure CVD (APCVD) method.
하드 마스크막(140)은 질화막 계열의 물질막 및/또는 산화막 계열의 물질막을 사용하여 후속 트렌치 식각시 하부의 구조물을 보호하도록 하는 것이 바람직하다. 하드 마스크막(140)으로 Si3N4막, SiON막, 및 SiO2막 중 적어도 어느하나의 막을 사용하여 900 내지 1200Å 두께로 형성하는 것이 바람직하다. 하드 마스크막(140)을 폴리 실리콘막을 보호하기 위한 버퍼막(미도시)과 후속 평탄화 공정의 정지막으로 사용될 패드막(미도시)으로 구성하는 것이 바람직하다. 이때, 버퍼막으로 산화막을 사용하여 패드막으로 질화막 및/또는 산화막을 사용하는 것이 효과적이다. The hard mask layer 140 may be formed of a nitride layer-based material layer and / or an oxide layer-based material layer to protect the underlying structure during subsequent trench etching. The hard mask film 140 is preferably formed to a thickness of 900 to 1200 Å using at least one of a Si 3 N 4 film, a SiON film, and a SiO 2 film. It is preferable to configure the hard mask film 140 with a buffer film (not shown) for protecting the polysilicon film and a pad film (not shown) to be used as a stop film for the subsequent planarization process. At this time, it is effective to use the nitride film and / or the oxide film as the pad film by using the oxide film as the buffer film.
도 2b를 참조하면, 하드 마스크막(140), 도전막(130), 터널 산화막(120) 및 반도체 기판(110)을 패터닝하여 소자 분리용 트렌치(150)를 형성한다. 저온 산화공정을 실시하여 트렌치 내부에 제 1 측벽 산화막(160)을 형성한다. Referring to FIG. 2B, the hard mask layer 140, the conductive layer 130, the tunnel oxide layer 120, and the semiconductor substrate 110 are patterned to form a trench 150 for device isolation. A low temperature oxidation process is performed to form the first sidewall oxide layer 160 inside the trench.
패터닝은 3000 내지 10000Å 두께의 감광막을 도포한 다음, 소자 분리용 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴을 형성하는 것이 바람직하다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 하드 마스크막(140), 도전막(130), 터널 산화막(120) 및 반도체 기판(110)을 순차적으로 식각하는 것이 바람직하다. In the patterning, it is preferable to form a photoresist pattern by applying a photoresist with a thickness of 3000 to 10000 kPa and then performing a photolithography process using a device separation mask. It is preferable to sequentially etch the hard mask film 140, the conductive film 130, the tunnel oxide film 120, and the semiconductor substrate 110 by performing an etching process using the photoresist pattern as an etching mask.
상기에서 트렌치(150)는 소정 각도의 슬루프(80 내지 88°)를 갖도록 형성하는 것이 바람직하다. 트렌치(150) 상부 코너 부위에 100 내지 200Å 정도의 폭을 갖는 경사각을 주는 것이 바람직하다.In the above, the trench 150 may be formed to have a slop 80 to 88 ° at a predetermined angle. It is preferable to give an inclination angle having a width of about 100 to about 200 mm to the upper corner portion of the trench 150.
저온 산화공정은 플라즈마를 이용하여 100 내지 400℃의 온도에서, O2 가스를 이용하여 실시하는 것이 바람직하다. 저온 산화공정은 플라즈마 소스를 이용하여 다운 스트림 방식으로 진행하되, 반응 가스로는 CFx 계열의 가스 및 O2 가스의 조합으로 진행한다. CFx 계열의 가스 반을 촉진용으로 사용하고, CFx 계열의 가스가 전체 가스 플로우(Total Gas Flow)에서 10%이하(1 내지 10%)가 되도록 하는 것이 바람직하다. 상술한 저온 산화공정에 의해 형성된 제 1 측벽 산화막(160)은 100 내지 300Å 두께로 형성하는 것이 바람직하다.The low temperature oxidation step is preferably carried out using O 2 gas at a temperature of 100 to 400 ° C. using plasma. The low temperature oxidation process is performed in a downstream manner using a plasma source, but the reaction gas is a combination of a CF x series gas and an O 2 gas. It is preferable to use the CF x- based gas half for promotion and to make the CF x- based gas less than 10% (1 to 10%) in the total gas flow. The first sidewall oxide film 160 formed by the low temperature oxidation process described above is preferably formed to a thickness of 100 to 300 Å.
이와 같이 저온 산화공정을 통해 제 1 측벽 산화막(160)을 형성함으로 인해 후속 필드 산화막의 증착시 보호막 역할을 할 수 있고, 터널 산화막(120)의 스마일링 현상을 방지할 수 있게 된다. As such, since the first sidewall oxide layer 160 is formed through the low temperature oxidation process, the first sidewall oxide layer 160 may serve as a protective layer during deposition of the subsequent field oxide layer, and may prevent the smiling phenomenon of the tunnel oxide layer 120.
도 2c를 참조하면, 고온 산화공정을 실시하여 제 1 측벽 산화막(160) 상에 제 2 측벽 산화막(170)을 형성한다. 전체 구조상에 필드 산화막을 증착하여 트렌치를 매립하고, 하드 마스크막(140)을 정지막으로 하는 평탄화 공정을 실시하여 소자 분리막(180)을 형성한다. 소정의 식각공정을 실시하여 잔류하는 하드 마스크막(140)을 식각한다. Referring to FIG. 2C, a high temperature oxidation process is performed to form a second sidewall oxide film 170 on the first sidewall oxide film 160. A field oxide film is deposited on the entire structure to fill the trench, and a planarization process using the hard mask film 140 as a stop film is performed to form the device isolation film 180. The remaining hard mask layer 140 is etched by performing a predetermined etching process.
고온 산화공정은 트렌치(150) 식각시 발생된 식각 데미지를 보상하기 위해 800 내지 1100℃의 온도하에서 건식 또는 습식 산화를 실시하여 1 내지 50Å 두께의 제 2 측벽 산화막(170)을 형성하는 것이 바람직하다. 제 2 측벽 산화막(170)은 식각시 발생한 데이지를 제거하기 위함을 그 목적으로 하기 때문에 10 내지 40Å 두께범위 내에서 형성하는 것이 가장 바람직하다. 고온 산화공정시 미리 형성된 제 1 측벽 산화막(160)에 의해 터널 산화막(120) 스마일링 현상을 방지할 수 있다. 고온 산화공정을 통해 기 주입된 도판트들의 아웃 디퓨전(Out Diffusion)을 제어하며 트렌치(150) 상부 코너 라운딩을 할 수 있다. 저온 산화공정과 고온 산화공정은 인시츄로 실시할 수 있다. In the high temperature oxidation process, to compensate for the etching damage generated during the etching of the trench 150, dry or wet oxidation may be performed at a temperature of 800 to 1100 ° C. to form a second sidewall oxide layer 170 having a thickness of 1 to 50 μm. . The second sidewall oxide film 170 is most preferably formed within a thickness range of 10 to 40 microseconds because the second sidewall oxide film 170 is intended to remove daisy generated during etching. In the high temperature oxidation process, the tunnel oxide film 120 may be prevented from smiling by the first sidewall oxide film 160 formed in advance. The upper corner of the trench 150 may be rounded by controlling out diffusion of the dopants pre-injected through a high temperature oxidation process. The low temperature oxidation process and the high temperature oxidation process can be carried out in situ.
필드 산화막은 트렌치(150)가 형성된 전체 구조 상부에 후속 평탄화 공정의 마진을 고려하여 4000 내지 6000Å 두께의 HDP 산화막을 증착하되, 트렌치(150) 내부에 빈공간이 형성되지 않도록 매립하는 것이 바람직하다. 평탄화 공정은 하드 마스크막(140)을 정지막으로 하는 화학 기계적 연마(Chemical Mechanical Polishing)를 실시하는 것이 바람직하다. 이때 평탄화 공정의 평탄화 타겟을 조절하여 소자 분리막(180)의 높이를 조절할 수 있다. The field oxide film is deposited on the entire structure where the trench 150 is formed in consideration of the margin of the subsequent planarization process to deposit an HDP oxide film having a thickness of 4000 to 6000 Å, but is buried so as not to form an empty space inside the trench 150. In the planarization step, it is preferable to perform chemical mechanical polishing using the hard mask film 140 as a stop film. In this case, the height of the device isolation layer 180 may be adjusted by adjusting the planarization target of the planarization process.
상술한 바와 같이, 본 발명은 셀로우 트렌치 아이솔레이션공정을 통한 소자 분리막 형성시 발생하는 터널 산화막의 스마일링 현상을 방지할 수 있다. As described above, the present invention can prevent a phenomenon in which the tunnel oxide film is generated when the device isolation layer is formed through the shallow trench isolation process.
또한, 트렌치 형성후, 저온산화를 통해 제 1 측벽 산화막을 형성하고, 고온 산화를 통해 제 2 측벽산화막을 형성함으로써, 식각에 의한 데이지를 보상하고, 필드 산화막 증착시 충분한 보호막 역할을 할 수 있다. In addition, after the trench is formed, the first sidewall oxide film is formed through low temperature oxidation and the second sidewall oxide film is formed through high temperature oxidation, thereby compensating for the daisy caused by etching and serving as a sufficient protective film when depositing the field oxide film.
또한, 터널 산화막의 막질을 안정화 시켜 소자의 신뢰성을 향상시킬 수 있다. In addition, it is possible to improve the reliability of the device by stabilizing the film quality of the tunnel oxide film.
도 1은 종래의 측벽 산화의 문제점을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a problem of conventional sidewall oxidation.
도 2a 내지 도 2c는 본 발명에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다. 2A to 2C are cross-sectional views illustrating a method of forming an isolation layer according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 110 : 반도체 기판 20, 120 : 터널 산화막10, 110: semiconductor substrate 20, 120: tunnel oxide film
30, 130 : 폴리 실리콘막 40, 140 : 하드 마스크막30, 130: polysilicon film 40, 140: hard mask film
50, 150 : 소자 분리막 60, 160, 170 : 측벽 산화막50, 150: device isolation layer 60, 160, 170: sidewall oxide film
180 : 필드 산화막 180: field oxide film
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