KR100885787B1 - Method of manufacturing a non-volatile memory device - Google Patents

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Abstract

본 발명은 비휘발성 메모리 소자(non-volatile memory device)에 관한 것으로, 보다 자세하게는 플로팅 게이트(Floating Gate)용 제1 도전막 식각 전 하드 마스크막의 임계치수(Critical Dimension; CD)를 줄여 제1 도전막의 일부분만 식각한 후 스페이서를 식각 마스크로 하여 제1 도전막, 터널 절연막 및 반도체 기판을 식각하여 '

Figure 112006079819206-pat00001
'형태의 플로팅 게이트를 형성함으로써, X축 방향으로 플로팅 게이트 간 거리를 넓힘과 동시에 Y축 방향으로 플로팅 게이트 간 마주보는 면적(gate to gate)을 줄여 X축 방향 및 Y축 방향으로의 간섭 커패시터(Interference Capacitor)를 감소시켜 인접한 워드 라인 간 간섭 효과를 최소화하고, 플로팅 게이트와 컨트롤 게이트(Control Gate) 간 커플링 비(Coupling Ratio)를 증가시켜 동작전압을 낮추거나 프로그램/소거 속도를 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile memory device, and more particularly, to reduce a critical dimension (CD) of a hard mask layer before etching a first conductive layer for floating gate. After etching a portion of the film, the first conductive film, the tunnel insulating film and the semiconductor substrate are etched using the spacer as an etching mask.
Figure 112006079819206-pat00001
By forming the floating gate of the shape of ", the distance between the floating gates in the X-axis direction is increased, and the gate to gate of the floating gates is reduced in the Y-axis direction, thereby reducing the interference capacitors in the X-axis direction and the Y-axis direction ( Reduce the interference capacitor to minimize the effect of interference between adjacent word lines, and increase the coupling ratio between the floating gate and the control gate (lower operating voltage) or to increase the program / erase speed A method of manufacturing a nonvolatile memory device.

플로팅 게이트, 셀 간섭(cell interference), 커플링 비 Floating gate, cell interference, coupling ratio

Description

비휘발성 메모리 소자의 제조 방법{Method of manufacturing a non-volatile memory device}Method of manufacturing a non-volatile memory device

도 1은 종래의 낸드 플래시 메모리 소자를 도시한 사시도이다.1 is a perspective view illustrating a conventional NAND flash memory device.

도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.2A through 2J are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판 210 : 터널 절연막200 semiconductor substrate 210 tunnel insulating film

220 : 제1 도전막 230 : 하드 마스크막220: first conductive film 230: hard mask film

232 : 버퍼 산화막 234 : 제1 질화막      232: buffer oxide film 234: first nitride film

236 : 산화막 238 : 폴리실리콘막      236: oxide film 238: polysilicon film

240 : 아모퍼스 카본막 242 : 제2 질화막      240: amorphous carbon film 242: second nitride film

250 : 스페이서 255 : 트렌치250: spacer 255: trench

260 : 소자분리막 270 : 유전체막      260 device isolation film 270 dielectric film

280 : 플로팅 게이트 290 : 컨트롤 게이트      280: floating gate 290: control gate

본 발명은 비휘발성 메모리 소자(non-volatile memory device)에 관한 것으로, 특히 플로팅 게이트(Floating Gate)의 모양을 변형시켜 X축 방향 및 Y축 방향으로의 간섭 커패시터(Interference Capacitor)는 감소시키면서 커플링 비(Coupling Ratio)는 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile memory device, and in particular, to modify the shape of the floating gate to reduce the interference capacitor in the X-axis direction and the Y-axis direction coupling. Ratio (Coupling Ratio) relates to a method for manufacturing a nonvolatile memory device that can be improved.

비휘발성 메모리 소자의 셀에 저장된 정보는 전원이 차단될지라도 소멸되지 않는다. 이러한 비휘발성 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막(tunnel oxide), 플로팅 게이트 및 컨트롤 게이트(control gate)와 두 게이트 사이를 격리시키는 절연체로 이루어진다.The information stored in the cells of the nonvolatile memory device is not destroyed even when the power is cut off. The nonvolatile memory device is formed of a thin film of tunnel oxide, a floating gate, and a control gate formed on a silicon substrate, and an insulator separating the two gates from each other.

도 1은 종래의 낸드 플래시 메모리 소자를 도시한 사시도이다.1 is a perspective view illustrating a conventional NAND flash memory device.

도 1을 참조하면, STI(Shallow Trench Isolation) 공정에 의해 형성되어 소자분리 영역과 활성 영역을 정의하는 소자분리막(110)이 형성된 반도체 기판(100) 상부에 터널 산화막(120)이 형성되고, 터널 산화막(120) 상부에는 제1 도전막(130a) 및 제2 도전막(130b)으로 적층되며 소자분리막(110)의 가장 자리와 중첩되는 플로팅 게이트(130)가 형성된다. Referring to FIG. 1, a tunnel oxide layer 120 is formed on a semiconductor substrate 100 formed by a shallow trench isolation (STI) process to define a device isolation region and an active region, and to form a tunnel oxide layer 120. A floating gate 130 is formed on the oxide film 120 to be stacked with the first conductive film 130a and the second conductive film 130b and overlaps the edge of the device isolation film 110.

플로팅 게이트(130)와 그 사이의 소자 분리막(110) 상부에는 ONO(Oxide-Nitride-Oxide) 유전체막(140)과 컨트롤 게이트(150)가 적층 구조로 형성된다. An oxide-nitride-oxide (ONO) dielectric layer 140 and a control gate 150 are formed in a stacked structure on the floating gate 130 and the device isolation layer 110 therebetween.

이때, Y축 방향으로의 인접한 워드 라인 간의 거리가 가깝고, 각각의 워드 라인 사이에서 인접한 플로팅 게이트 간에 마주보는 면적(gate to gate)이 증가하여 간섭 커패시터(CFGY)가 발생하게 된다. 또한, X축 방향으로의 플로팅 게이트(130) 간 거리가 가까워 간섭 커패시터(CFGX)가 발생하게 된다. 이러한 X축 방향 및 Y축 방향으로의 간섭 커패시터로 인해 간섭 효과(interference effect)가 심화되어 문턱 전압(Threshold Voltage; Vth) 쉬프트(shift) 발생 등으로 인해 정상적인 셀 동작이 어려워진다.At this time, the distance between adjacent word lines in the Y-axis direction is close, and an interfacing capacitor C FGY is generated by increasing a gate to gate between adjacent floating gates between each word line. In addition, the distance between the floating gate 130 in the X-axis direction is close to generate the interference capacitor (C FGX ). Due to the interference capacitors in the X-axis and Y-axis directions, interference effects are intensified, and normal cell operation is difficult due to a threshold voltage (Vth) shift.

본 발명은 플로팅 게이트의 모양을 변화시켜 X축 방향 및 Y축 방향으로의 간섭 커패시터를 감소시킴으로써 인접한 워드 라인 간 간섭 효과를 극복하고, 플로팅 게이트와 컨트롤 게이트 간 커플링 비를 증가시킬 수 있다. The present invention can overcome the interference effect between adjacent word lines by changing the shape of the floating gate to reduce the interference capacitor in the X-axis direction and the Y-axis direction, and increase the coupling ratio between the floating gate and the control gate.

상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판 상에 터널 절연막, 도전막 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계, 감광막 패턴을 식각 마스크로 하여 상기 하드 마스크막의 일부 영역을 식각하는 단계, 식각된 하드 마스크막 하부가 리세스되도록 식각된 하드 마스크막 하부의 일부 영역을 식각하는 단계, 리세스 영역 상부의 하드 마스크막이 제거되도록 식각하는 단계, 리세스된 하드 마스크막을 식각 마스크로 하여 하 부의 하드 마스크막 및 상기 도전막의 일부 영역을 일부 두께만큼 식각하는 단계, 상기 하드 마스크막 및 도전막의 측벽에 스페이서를 형성하는 단계, 및 상기 하드 마스크막 및 스페이서를 식각 마스크로 하여 잔류된 도전막, 터널 절연막 및 반도체 기판을 일부 영역 식각하는 단계를 포함한다.In order to achieve the above object, a method of manufacturing a nonvolatile memory device according to the present invention comprises the steps of sequentially forming a tunnel insulating film, a conductive film and a hard mask film on a semiconductor substrate, by using a photosensitive film pattern as an etching mask Etching a portion of the mask layer, etching a portion of the lower portion of the hard mask layer etched to recess the lower portion of the etched hard mask layer, etching to remove the hard mask layer on the recess region, and Etching the lower hard mask film and a portion of the conductive film by a partial thickness using the hard mask film as an etching mask, forming a spacer on sidewalls of the hard mask film and the conductive film, and etching the hard mask film and the spacer. The conductive film, tunnel insulating film, and semiconductor substrate remaining as a mask are partially Back etching.

또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판 상에 터널 절연막, 도전막 및 버퍼 산화막, 제1 질화막, 산화막, 폴리실리콘막, 아포퍼스 카본막 및 제2 질화막으로 적층된 하드 마스크막을 순차적으로 형성하는 단계, 상기 하드 마스크막의 제2 질화막, 아모퍼스 카본막 및 폴리실리콘막의 일부 영역을 식각하는 단계, 식각된 아모퍼스 카본막 하부에 리세스 영역이 발생하도록 상기 폴리실리콘막을 식각하는 단계, 상기 아모퍼스 카본막을 제거하는 단계, 리세스된 폴리실리콘막을 식각 마스크로 하여 하드 마스크막의 산화막, 제1 질화막 및 버퍼 산화막의 일부 영역을 식각하는 단계, 상기 리세스된 폴리실리콘막 및 버퍼 산화막, 제1 질화막 및 산화막이 적층된 하드 마스크막을 식각 마스크로 하여 상기 도전막을 일부 두께만큼 식각하는 단계, 상기 도전막 및 버퍼 산화막, 제1 질화막 및 산화막이 적층된 하드 마스크막의 측벽에 스페이서를 형성하는 단계, 및 트렌치가 형성되도록 상기 스페이서 및 하드 마스크막을 식각 마스크로 하여 잔류된 도전막, 터널 절연막 및 반도체 기판의 일부 영역을 식각하는 단계를 포함한다.In addition, in order to achieve the above object, a method of manufacturing a nonvolatile memory device according to the present invention includes a tunnel insulating film, a conductive film and a buffer oxide film, a first nitride film, an oxide film, a polysilicon film, an amorphous carbon film on a semiconductor substrate, Sequentially forming a hard mask film stacked with a second nitride film, etching a portion of the second nitride film, the amorphous carbon film, and the polysilicon film of the hard mask film, and forming a recess region under the etched amorphous carbon film. Etching the polysilicon film so as to be generated, removing the amorphous carbon film, etching a portion of the oxide film, the first nitride film, and the buffer oxide film of the hard mask film using the recessed polysilicon film as an etch mask, the li A hard mask film in which the recessed polysilicon film, the buffer oxide film, the first nitride film and the oxide film are stacked is used as an etching mask. Etching the conductive layer to a certain thickness, forming a spacer on sidewalls of the hard mask layer on which the conductive layer and the buffer oxide layer, the first nitride layer, and the oxide layer are stacked, and etching the spacer and the hard mask layer to form a trench. Etching the remaining conductive film, the tunnel insulating film, and a portion of the semiconductor substrate.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, and those skilled in the art It is preferred that the present invention be interpreted as being provided to more fully explain the present invention.

도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.2A through 2J are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(200) 상부에 터널 절연막(210), 플로팅 게이트용 제1 도전막(220) 및 하드 마스크막(230)을 순차적으로 적층하여 형성한다. 터널 절연막(210)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정에 의해 형성할 수 있다. Referring to FIG. 2A, the tunnel insulating layer 210, the floating conductive first conductive layer 220, and the hard mask layer 230 are sequentially stacked on the semiconductor substrate 200. The tunnel insulating layer 210 may be formed of a silicon oxide layer (SiO 2 ), and in this case, may be formed by an oxidation process.

플로팅 게이트용 제1 도전막(220)은 폴리실리콘막(poly silicon layer), 금속막 또는 이들의 적층막으로 형성할 수 있다. 바람직하게, 상기 제1 도전막(220)은 표면 접착성이 우수한 폴리실리콘막으로 형성한다. 제1 도전막(220)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 물리기상증착(Physical Vapor Deposition; PVD) 방법으로 증착하여 형성할 수 있으며, 바람직하게 저압화학기상증착(Low Pressure CVD; LPCVD) 방법으로 형성한다.The first conductive layer 220 for the floating gate may be formed of a polysilicon layer, a metal layer, or a stacked layer thereof. Preferably, the first conductive film 220 is formed of a polysilicon film having excellent surface adhesion. The first conductive layer 220 may be formed by depositing by Chemical Vapor Deposition (CVD) or Physical Vapor Deposition (PVD), and preferably, Low Pressure CVD (LPCVD). ) To form.

하드 마스크막(230)은 버퍼 산화막(Buffer Oxide layer; 232), 제1 질화막(234), 산화막(236), 폴리실리콘막(238), 아모퍼스 카본막(amorphous carbon; 240) 및 제2 질화막(242)을 순차적으로 적층하여 형성한다. 제1 질화막(234) 및 제2 질화막(242)은 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)과 같은 질화물 계열의 물질로 형성한다. 이때, 제1 질화막(234)은 후속한 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정에서 식각정지막으로 사용된다. 한편, 버퍼 산화막(232)은 후속 공정의 제1 질화막(234)을 식각하는 과정에서 제1 도전막(220)의 손실(loss)을 방지하기 위하여 형성되며, 실리콘 산화막(SiO2)으로 형성될 수 있다. 그리고, 산화막(236)은 실리콘 산화막(SiO2)으로 형성할 수 있다. 버퍼 산화막(232), 제1 질화막(234), 산화막(236), 폴리실리콘막(238), 아모퍼스 카본막(240) 및 제2 질화막(242)은 CVD 방법으로 형성할 수 있다.The hard mask layer 230 may include a buffer oxide layer 232, a first nitride layer 234, an oxide layer 236, a polysilicon layer 238, an amorphous carbon layer 240, and a second nitride layer. 242 are sequentially stacked to form. The first nitride film 234 and the second nitride film 242 are formed of a nitride-based material such as silicon nitride film (SixNy) or silicon oxynitride film (SiON). In this case, the first nitride film 234 is used as an etch stop film in a subsequent chemical mechanical polishing (CMP) process. Meanwhile, the buffer oxide layer 232 is formed to prevent loss of the first conductive layer 220 in the process of etching the first nitride layer 234 in a subsequent process, and may be formed of a silicon oxide layer SiO 2 . Can be. The oxide film 236 may be formed of a silicon oxide film SiO 2 . The buffer oxide film 232, the first nitride film 234, the oxide film 236, the polysilicon film 238, the amorphous carbon film 240, and the second nitride film 242 may be formed by a CVD method.

도 2b를 참조하면, 감광막 패턴(미도시)을 식각 마스크로 하여 하드 마스크막(230)의 제2 질화막(242), 아모퍼스 카본막(240) 및 폴리실리콘막(238)의 일부 영역을 식각한다. 하드 마스크막(230)의 제1 질화막(234), 아모퍼스 카본막(240) 및 폴리실리콘막(238)의 식각은 건식 식각(dry etch) 방법으로 실시하며, 이 과정에서 제2 질화막(242)도 일부 두께만큼 식각된다. 이로써, 제2 질화막 패턴(242a), 아모퍼스 카본막 패턴(240a) 및 폴리실리콘막 패턴(238a)이 형성되며, 이들을 포함하는 하드 마스크막 패턴(230a)이 형성된다.Referring to FIG. 2B, a portion of the second nitride film 242, the amorphous carbon film 240, and the polysilicon film 238 of the hard mask film 230 is etched using the photoresist pattern (not shown) as an etching mask. do. Etching of the first nitride film 234, the amorphous carbon film 240, and the polysilicon film 238 of the hard mask film 230 is performed by a dry etching method, and in this process, the second nitride film 242 is etched. ) Is also etched by some thickness. As a result, the second nitride film pattern 242a, the amorphous carbon film pattern 240a, and the polysilicon film pattern 238a are formed, and the hard mask film pattern 230a including them is formed.

도 2c를 참조하면, 아모퍼스 카본막 패턴(240a) 하부에 리세스(recess) 영역이 형성되도록 하드 마스크막 패턴(230a)의 폴리실리콘막 패턴(238a)을 일부 식각한다. 리세스 영역은 아모퍼스 카본막 패턴(240a), 폴리실리콘막 패턴(238a) 및 산화막(236) 간 서로 다른 선택비를 이용한 습식 식각(wet etch) 또는 건식 식각 방 법으로 폴리실리콘막 패턴(238a)을 식각하여 형성한다. 이로써, 리세스된 폴리실리콘막 패턴(238b)이 형성된다. 여기서, 리세스된 폴리실리콘막 패턴(238b)은 플로팅 게이트용 제1 도전막(220)을 식각하기 전에 하드 마스크막(230)의 임계치수(Critical Dimension; CD)를 줄여 후속한 플로팅 게이트용 제1 도전막(220) 식각 공정 시 제1 도전막(220)의 상부 폭을 줄일 수 있다. Referring to FIG. 2C, the polysilicon layer pattern 238a of the hard mask layer pattern 230a is partially etched to form a recess region under the amorphous carbon layer pattern 240a. The recess region may be a polysilicon layer pattern 238a by wet etching or dry etching using different selectivities between the amorphous carbon layer pattern 240a, the polysilicon layer pattern 238a, and the oxide layer 236. ) Is formed by etching. As a result, the recessed polysilicon film pattern 238b is formed. Here, the recessed polysilicon layer pattern 238b is formed by reducing the critical dimension (CD) of the hard mask layer 230 before etching the first conductive layer 220 for the floating gate. During the etching process of the first conductive layer 220, the upper width of the first conductive layer 220 may be reduced.

한편, 폴리실리콘막 패턴(238a) 식각 과정에서 잔류된 제2 질화막 패턴(242a)이 제거되어 버퍼 산화막(232), 제1 질화막(234), 산화막(236), 리세스된 폴리실리콘막 패턴(238b) 및 아모퍼스 카본막 패턴(240a)을 포함하는 하드 마스크막 패턴(230b)이 형성된다.Meanwhile, the second nitride film pattern 242a remaining during the polysilicon film pattern 238a etching process is removed to remove the buffer oxide film 232, the first nitride film 234, the oxide film 236, and the recessed polysilicon film pattern ( A hard mask film pattern 230b including 238b and an amorphous carbon film pattern 240a is formed.

도 2d 및 도 2e를 참조하면, 하드 마스크막 패턴(230b)의 아모퍼스 카본막 패턴(240a)을 제거한다. 이 경우, 아모퍼스 카본막 패턴(240a)은 플라즈마(Plasma)를 이용한 에싱(Ashing)으로 제거할 수 있다. 이후, 하드 마스크막 패턴(230c)의 리세스된 폴리실리콘막 패턴(238b)을 식각 마스크로 하여 산화막(236), 제1 질화막(234) 및 버퍼 산화막(232)의 일부 영역을 식각한다. 식각 과정에서 리세스된 폴리실리콘막 패턴(238b)도 일부 두께만큼 식각되며, 이로써 산화막 패턴(236a), 제1 질화막 패턴(234a) 및 버퍼 산화막 패턴(232a)이 형성되며, 이들 패턴을 포함하는 하드 마스크막 패턴(230d)이 형성된다.2D and 2E, the amorphous carbon film pattern 240a of the hard mask film pattern 230b is removed. In this case, the amorphous carbon film pattern 240a may be removed by ashing using plasma. Subsequently, a portion of the oxide film 236, the first nitride film 234, and the buffer oxide film 232 is etched using the recessed polysilicon film pattern 238b of the hard mask film pattern 230c as an etching mask. The polysilicon layer pattern 238b recessed in the etching process is also etched by a part of thickness, thereby forming an oxide layer pattern 236a, a first nitride layer pattern 234a, and a buffer oxide layer pattern 232a. The hard mask film pattern 230d is formed.

도 2f를 참조하면, 하드 마스크막 패턴(230d)을 식각 마스크로 하여 플로팅 게이트용 제1 도전막(220)을 일부 두께만큼 식각한다. 바람직하게, 제1 도전막(220)은 절반 정도의 두께가 되도록 식각한다. 이로써, 제1 도전막 패턴(220a)이 형성되며, 제1 도전막 패턴(220a)은 돌출부를 갖는다. 이렇듯, 제1 도전막 패턴(220a)은 돌출부가 형성된 상부 폭이 하드 마스크막용 폴리실리콘막 패턴(238a)이 리세스된 영역만큼 하부 폭보다 작게 형성된다. 따라서, 제1 도전막 패턴(220a)의 돌출부가 형성된 영역은 X축 방향으로 폴리실리콘막 패턴(238a)이 리세스된 영역만큼 제1 도전막 패턴(220a) 사이의 거리가 넓어지고, Y축 방향으로 제1 도전막 패턴(220a)의 마주보는 면적이 감소된다.Referring to FIG. 2F, the first conductive layer 220 for the floating gate is etched by a partial thickness using the hard mask layer pattern 230d as an etching mask. Preferably, the first conductive layer 220 is etched to have a thickness of about half. As a result, the first conductive film pattern 220a is formed, and the first conductive film pattern 220a has a protrusion. As such, the upper width of the first conductive layer pattern 220a is formed to be smaller than the lower width of the first conductive layer pattern 220a by the region where the polysilicon layer pattern 238a for hard mask layer is recessed. Therefore, the distance between the first conductive film pattern 220a is wider in the region where the protrusion of the first conductive film pattern 220a is formed in the X-axis direction by the region where the polysilicon film pattern 238a is recessed, and the Y axis The area facing the first conductive film pattern 220a in the direction is reduced.

한편, 제1 도전막(220)을 식각하는 과정에서 하드 마스크막 패턴(230d)의 리세스된 폴리실리콘막 패턴(238b)이 제거되고, 산화막 패턴(236a)도 일부 두께만큼 제거되어 하드 마스크막 패턴(230e)이 형성된다.Meanwhile, in the process of etching the first conductive layer 220, the recessed polysilicon layer pattern 238b of the hard mask layer pattern 230d is removed, and the oxide layer pattern 236a is also removed by a portion of the hard mask layer. The pattern 230e is formed.

도 2g를 참조하면, 제1 도전막 패턴(220a) 및 하드 마스크막 패턴(230e)의 측벽에 스페이서(spacer; 250)를 형성한다. 스페이서(250)는 측벽 산화막(wall oxide layer)(미도시) 및 라이너 산화막(liner oxide layer)(미도시)의 적층 구조, 측벽 산화막 및 라이너 질화막(미도시)의 적층 구조 또는 측벽 산화막, 산화막 및 질화막의 적층구조로 형성할 수 있다. 여기서, 측벽 산화막은 하드 마스크막(230) 및 돌출부를 갖는 제1 도전막 패턴(220a)이 식각 공정으로부터 발생한 손상(damage)을 치유하기 위하여 산화 공정을 실시하여 실리콘 산화막(SiO2)으로 형성할 수 있다. 라이너 산화막은 실리콘 산화막(SiO2)으로 형성할 수 있고, 라이너 질화막은 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)으로 형성할 수 있다. 산화막은 실리콘 산화막(SiO2)으로 형성할 수 있고, 질화막은 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)으로 형성할 수 있다.Referring to FIG. 2G, spacers 250 are formed on sidewalls of the first conductive layer pattern 220a and the hard mask layer pattern 230e. The spacer 250 may include a stacked structure of a wall oxide layer (not shown) and a liner oxide layer (not shown), a stacked structure of a sidewall oxide film and a liner nitride film (not shown), or a sidewall oxide film, an oxide film, and the like. It can be formed in a laminated structure of a nitride film. Here, the sidewall oxide layer may be formed of a silicon oxide layer (SiO 2 ) by performing an oxidation process to heal damage caused by the etching process of the hard mask layer 230 and the first conductive layer pattern 220a having the protrusions. Can be. The liner oxide layer may be formed of a silicon oxide layer (SiO 2 ), and the liner nitride layer may be formed of a silicon nitride layer (SixNy) or a silicon oxynitride layer (SiON). The oxide film may be formed of a silicon oxide film (SiO 2 ), and the nitride film may be formed of a silicon nitride film (SixNy) or a silicon oxynitride film (SiON).

도 2h를 참조하면, 스페이서(250) 및 하드 마스크막 패턴(230e)를 식각 마스크로 하여 제1 도전막 패턴(220a), 터널 절연막(210) 및 반도체 기판(200)의 일부 영역을 식각한다. 따라서, 스페이서(250) 사이 하부의 제1 도전막 패턴(220a), 터널 절연막(210) 및 반도체 기판(200)의 일부 영역이 식각되어 터널 절연막 패턴(210a)이 형성되고, 반도체 기판(200) 내에 트렌치(255)가 형성된다. 이렇게, 트렌치(255)는 반도체 기판(200)에 SA-STI(Self Align-Shallow Trench Isolation) 공정을 실시하여 형성하는 것이 바람직하다. 한편, 제1 도전막 패턴(220a), 터널 절연막(210) 및 반도체 기판(200)을 식각하는 과정에서 하드 마스크막 패턴(230e)의 산화막 패턴(236a) 및 스페이서(250)도 일부 제거된다. Referring to FIG. 2H, a portion of the first conductive layer pattern 220a, the tunnel insulating layer 210, and the semiconductor substrate 200 may be etched using the spacer 250 and the hard mask layer pattern 230e as an etch mask. Accordingly, the first conductive layer pattern 220a, the tunnel insulation layer 210, and a portion of the semiconductor substrate 200 are etched between the spacers 250 to form the tunnel insulation layer pattern 210a, thereby forming the semiconductor substrate 200. Trench 255 is formed within. As such, the trench 255 may be formed by performing a self alignment-shallow trench isolation (SA-STI) process on the semiconductor substrate 200. Meanwhile, the oxide pattern 236a and the spacer 250 of the hard mask layer pattern 230e are partially removed in the process of etching the first conductive layer pattern 220a, the tunnel insulation layer 210, and the semiconductor substrate 200.

도 2i를 참조하면, 트렌치(255)를 절연 물질로 채워 소자 분리 영역에 소자분리막(260)을 형성한다. 바람직하게, 소자분리막(260)은 후속한 공정에서 형성되는 유전체막과의 표면적을 증가시켜 컨트롤 게이트와의 커플링 비를 향상시키기 위해 제1 도전막 패턴(220a)의 외벽의 일부를 노출시키도록 형성한다.Referring to FIG. 2I, the isolation layer 260 is formed in the isolation region by filling the trench 255 with an insulating material. Preferably, the device isolation film 260 exposes a portion of the outer wall of the first conductive film pattern 220a to increase the surface area with the dielectric film formed in a subsequent process to improve the coupling ratio with the control gate. Form.

보다 자세하게, 트렌치(255)를 포함한 전체 구조 상부에 트렌치(255)를 갭 필링(gap filling)하도록 절연 물질을 채워 절연막(미도시)을 형성한 후 하드 마스크막 패턴(230e)의 제1 질화막 패턴(234a)의 표면이 노출되는 시점까지 CMP 공정으로 연마한 다음 절연막을 제1 도전막 패턴(220a) 하부까지 제거하여 소자 분리 영역의 트렌치(255) 상에 소자분리막(260)을 형성한다. 절연막은 SOG(Spin On Glass), USG(Undoped Silicate Galss), BPSG(Boron-Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ortho Silicate Glass) 및 IPO(Inter Poly Oxide) 중에서 선택되는 어느 하나를 이용하여 CVD 방법으로 형성할 수 있다. 이때, CMP 후 제1 도전막 패턴(220a)의 외벽의 일부를 노출시키도록 절연막을 일부 두께만큼 제거하는 과정에서 스페이서(250)가 제거된다. 이후, 하드 마스크막 패턴(230e)의 제1 질화막 패턴(234a), 버퍼 산화막 패턴(232a)을 제거한다. 이렇게 돌출부를 갖는 제1 도전막 패턴(220a)의 외벽의 일부를 노출시킴으로써, 후속 공정에서 형성될 컨트롤 게이트와의 커플링 비를 증가시킬 수 있다. In more detail, an insulating film (not shown) is formed by filling an insulating material to gap fill the trench 255, including the trench 255, to form a first nitride layer pattern of the hard mask layer pattern 230e. The device isolation layer 260 is formed on the trench 255 in the device isolation region by polishing the C234 by a CMP process until the surface of the surface 234a is exposed, and then removing the insulating layer to the lower portion of the first conductive layer pattern 220a. The insulating film is selected from among SOG (Spin On Glass), USG (Undoped Silicate Galss), BPSG (Boron-Phosphorus Silicate Glass), PSG (Phosphorus Silicate Glass), PETEOS (Plasma Enhanced Tetra Ortho Silicate Glass) and IPO (Inter Poly Oxide) It can be formed by the CVD method using any one. At this time, the spacer 250 is removed in the process of removing the insulating film by a part thickness so as to expose a part of the outer wall of the first conductive film pattern 220a after the CMP. Thereafter, the first nitride film pattern 234a and the buffer oxide film pattern 232a of the hard mask film pattern 230e are removed. By exposing a portion of the outer wall of the first conductive film pattern 220a having the protrusion, the coupling ratio with the control gate to be formed in the subsequent process can be increased.

도 2j를 참조하면, 제1 도전막 패턴(220a)을 포함한 소자분리막(260) 상부에 유전체막(270)을 형성한다. 유전체막(270)은 산화막-질화막-산화막(Oxide-Nitride-Oxide)으로 형성한다. 유전체막(270)은 CVD 방법에 의해 형성할 수 있으며, 바람직하게 LPCVD 방법에 의해 형성할 수 있다.Referring to FIG. 2J, a dielectric layer 270 is formed on the device isolation layer 260 including the first conductive layer pattern 220a. The dielectric film 270 is formed of an oxide film, a nitride film, or an oxide film. The dielectric film 270 can be formed by the CVD method, preferably by the LPCVD method.

이어서, 유전체막(270) 상부에 컨트롤 게이트용 제2 도전막을 형성한다. 제2 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 제2 도전막은 CVD 또는 PVD 방법에 의해 형성할 수 있다.Subsequently, a second conductive film for the control gate is formed on the dielectric film 270. The second conductive film can be formed of a polysilicon film, a metal film or a laminated film thereof. The second conductive film can be formed by a CVD or PVD method.

이후, 통상적인 공정으로 제2 도전막, 유전체막(270) 및 제1 도전막 패턴(220a)을 순차적으로 패터닝한다. 이로써, 제1 도전막 패턴(220a)으로 이루어진 '

Figure 112006079819206-pat00002
'형태의 플로팅 게이트(280) 및 제2 도전막으로 이루어진 컨트롤 게이트(290)가 형성된다.Thereafter, the second conductive film, the dielectric film 270, and the first conductive film pattern 220a are sequentially patterned by a conventional process. Thus, the first conductive film pattern 220a
Figure 112006079819206-pat00002
A control gate 290 consisting of a floating gate 280 and a second conductive film is formed.

상기한 바와 같이, 플로팅 게이트용 제1 도전막(220) 식각 전 하드 마스크 막(230)의 폴리실리콘막 패턴(238a)을 리세스하여 제1 도전막(220)의 일부분만 식각한 후 스페이서(250)를 식각 마스크로 하여 제1 도전막 패턴(220a), 터널 절연막 (210) 및 반도체 기판(200)을 식각하여 '

Figure 112006079819206-pat00003
'형태의 플로팅 게이트(280)를 형성함으로써, 폴리실리콘막 패턴(238a)의 리세스된 영역만큼 X축 방향으로 플로팅 게이트(280) 간 거리를 넓힘과 동시에 Y축 방향으로 플로팅 게이트(280) 간 마주보는 면적(gate to gate)을 줄여 X축 방향 및 Y축 방향으로의 간섭 커패시터를 감소시킬 수 있다.As described above, after etching the portion of the first conductive layer 220 by etching the polysilicon layer pattern 238a of the hard mask layer 230 before etching the first conductive layer 220 for floating gate, the spacer ( The first conductive layer pattern 220a, the tunnel insulating layer 210, and the semiconductor substrate 200 are etched using 250 as an etching mask.
Figure 112006079819206-pat00003
By forming the floating gate 280 in the 'shape', the distance between the floating gates 280 in the X-axis direction is increased by the recessed region of the polysilicon film pattern 238a and the floating gates 280 in the Y-axis direction at the same time. By reducing the gate to gate, the interference capacitors in the X-axis and Y-axis directions can be reduced.

본 발명에서는 설명의 편의를 위하여 소자분리막 형성 시 스페이서를 제거하는 것으로 설명하였으나 이에 한정되지 않으며, 스페이서를 제거한 후 소자분리막을 형성할 수도 있다. 또한, 소자분리막용 절연막을 증착한 후 잔류된 하드 마스크막의 질화막이 노출되는 시점까지 CMP로 평탄화한 다음 하드 마스크막을 제거하고, 그 후 플로팅 게이트용 도전막의 외벽 일부를 노출시키도록 절연막을 일부 두께만큼 제거하여 소자분리막을 형성할 수도 있다. 이때, 소자분리막 형성을 위한 절연막 제거시 스페이서도 함께 제거된다. In the present invention, for convenience of description, the spacer is removed when the device isolation film is formed. However, the present invention is not limited thereto, and the device isolation film may be formed after the spacer is removed. In addition, after the insulating film for device isolation film is deposited, the planarization is performed by CMP until the nitride film of the remaining hard mask film is exposed, and then the hard mask film is removed, and then the insulating film is partially thicknessed to expose a part of the outer wall of the conductive film for floating gate. It may be removed to form an isolation layer. At this time, the spacer is also removed when the insulating film for forming the device isolation film is removed.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the present invention has been described with respect to the preferred embodiment as described above, the present invention is not limited to this, and those skilled in the art to which the present invention pertains the claims and the detailed description of the invention and attached It is possible to carry out various modifications within the scope of the drawings and this also belongs to the scope of the present invention.

본 발명은 플로팅 게이트용 제1 도전막 식각 전 하드 마스크막의 임계치수를 줄여 제1 도전막의 일부분만 식각한 후 스페이서를 식각 마스크로하여 제1 도전막 패턴, 터널 절연막 및 반도체 기판을 식각하여 '

Figure 112006079819206-pat00004
'형태의 플로팅 게이트를 형성함으로써, X축 방향의 플로팅 게이트 간 거리를 넓힘과 동시에 Y축 방향의 플로팅 게이트 간 마주보는 면적을 줄여 X축, Y축 방향으로의 간섭 커패시터를 감소시켜 인접한 워드 라인 간 간섭 효과를 최소화하여 워드 라인 간의 프로그램 문턱 전압(Vth) 쉬프트를 억제할 수 있다.According to the present invention, a portion of the first conductive layer is etched by reducing the critical dimension of the hard mask layer before the etching of the first conductive layer for the floating gate, and the first conductive layer pattern, the tunnel insulating layer, and the semiconductor substrate are etched using the spacer as an etching mask.
Figure 112006079819206-pat00004
By forming the floating gate in the 'shape', the distance between the floating gates in the X-axis direction is increased, and the area facing each other between the floating gates in the Y-axis direction is reduced, thereby reducing the interference capacitors in the X-axis and Y-axis directions, thereby reducing the distance between adjacent word lines. By minimizing the interference effect, it is possible to suppress the program threshold voltage (Vth) shift between word lines.

본 발명은 플로팅 게이트의 모양을 변형시켜 플로팅 게이트와 콘트롤 게이트의 커플링 비를 증가시킴으로써, 동작전압을 낮추거나 프로그램/소거 효율을 향상시킬 수 있다.The present invention can modify the shape of the floating gate to increase the coupling ratio between the floating gate and the control gate, thereby lowering the operating voltage or improving the program / erase efficiency.

Claims (21)

반도체 기판 상에 터널 절연막, 도전막 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계;Sequentially forming a tunnel insulating film, a conductive film, and a hard mask film on the semiconductor substrate; 감광막 패턴을 식각 마스크로 하여 상기 하드 마스크막의 일부 영역을 식각하는 단계;Etching a portion of the hard mask layer using the photoresist pattern as an etching mask; 상기 식각된 하드 마스크막 중 일부 폭이 좁아지도록 리세스 공정을 실시하는 단계;Performing a recess process to narrow a portion of the etched hard mask layer; 상기 폭이 좁아진 하드 마스크막의 상부에 잔류하는 하드 마스크막을 제거하는 단계;Removing the hard mask film remaining on the narrowed hard mask film; 상기 폭이 좁아진 하드 마스크막을 식각 마스크로 하여 하부의 하드 마스크막을 패터닝하고, 상기 도전막의 일부 영역을 일부 두께만큼 낮추기 위한 제1 식각 공정을 실시하는 단계;Patterning a lower hard mask layer using the narrower hard mask layer as an etch mask, and performing a first etching process to lower a portion of the conductive layer by a partial thickness; 상기 하드 마스크막 및 도전막의 측벽에 스페이서를 형성하는 단계; 및Forming a spacer on sidewalls of the hard mask layer and the conductive layer; And 상기 하드 마스크막 및 스페이서를 식각 마스크로 하여 잔류된 도전막, 터널 절연막 및 반도체 기판에 트렌치를 형성하기 위한 제2 식각 공정을 실시하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법. And performing a second etching process for forming trenches in the remaining conductive film, the tunnel insulating film, and the semiconductor substrate using the hard mask film and the spacer as an etch mask. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크막은 버퍼 산화막, 제1 질화막, 산화막, 폴리실리콘막, 아모퍼스 카본막 및 제2 질화막이 순차적으로 적층되어 형성되는 비휘발성 메모리 소자의 제조 방법.The hard mask film is a method of manufacturing a nonvolatile memory device in which a buffer oxide film, a first nitride film, an oxide film, a polysilicon film, an amorphous carbon film, and a second nitride film are sequentially stacked. 제 2 항에 있어서,The method of claim 2, 상기 리세스 공정은 상기 폴리실리콘막의 폭이 좁아지도록 실시하는 비휘발성 메모리 소자의 제조 방법.And the recess step is performed so that the width of the polysilicon film is narrowed. 제 1 항에 있어서,The method of claim 1, 상기 잔류된 도전막은 凸형태를 갖는 플로팅 게이트로 형성되는 비휘발성 메모리 소자의 제조 방법.And the remaining conductive film is formed of a floating gate having a X-shape. 제 1 항에 있어서,The method of claim 1, 상기 스페이서는 측벽 산화막 및 라이너 산화막의 적층 구조, 측벽 산화막 및 라이너 질화막의 적층 구조 또는 측벽 산화막, 산화막 및 질화막의 적층구조로 형성되는 비휘발성 메모리 소자의 제조 방법.And the spacer is formed of a laminated structure of a sidewall oxide film and a liner oxide film, a laminated structure of a sidewall oxide film and a liner nitride film, or a laminated structure of a sidewall oxide film, an oxide film and a nitride film. 제 2 항에 있어서, 상기 제2 식각 공정을 실시하는 단계 이후에,The method of claim 2, wherein after the performing of the second etching process, 상기 트렌치를 절연 물질로 채워 상기 도전막의 외벽 일부를 노출시키는 소자분리막을 형성하는 단계;Filling the trench with an insulating material to form an isolation layer exposing a portion of an outer wall of the conductive film; 상기 하드 마스크막을 제거하는 단계; 및Removing the hard mask layer; And 상기 도전막을 포함한 전체 구조 상부에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.Forming a dielectric film and a second conductive film on the entire structure including the conductive film. 제 6 항에 있어서, 상기 소자분리막을 형성하는 단계는,The method of claim 6, wherein the forming of the device isolation film, 상기 트렌치를 채우도록 상기 트렌치를 포함하는 상기 반도체 기판 상부에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate including the trench to fill the trench; 상기 하드 마스크막의 상기 제1 질화막이 노출되는 시점까지 상기 절연막을 화학적기계적연마 공정을 실시하여 평탄화하는 단계;Planarizing the insulating film by performing a chemical mechanical polishing process until the first nitride film of the hard mask film is exposed; 상기 도전막의 외벽 일부를 노출시키도록 상기 절연막을 일부 두께만큼 식각하는 단계; 및Etching the insulating film by a part thickness so as to expose a part of the outer wall of the conductive film; And 상기 하드 마스크막을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.And removing the hard mask layer. 제 6 항에 있어서, 상기 소자분리막을 형성하는 단계는,The method of claim 6, wherein the forming of the device isolation film, 상기 트렌치를 채우도록 상기 트렌치를 포함하는 반도체 기판 상부에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate including the trench to fill the trench; 상기 하드 마스크막의 상기 제1 질화막이 노출되는 시점까지 상기 절연막을 화학적기계적연마 공정을 실시하여 평탄화하는 단계;Planarizing the insulating film by performing a chemical mechanical polishing process until the first nitride film of the hard mask film is exposed; 노출된 상기 제1 질화막을 제거하는 단계; 및Removing the exposed first nitride film; And 상기 도전막의 외벽 일부를 노출시키도록 상기 절연막을 일부 두께만큼 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.And etching the insulating film by a part thickness so as to expose a portion of the outer wall of the conductive film. 제 6 항에 있어서,The method of claim 6, 상기 소자분리막 형성 시 상기 스페이서가 제거되는 비휘발성 메모리 소자의 제조 방법.The spacer is removed when the device isolation layer is formed. 제 6 항에 있어서, The method of claim 6, 상기 소자분리막을 형성하는 단계 이전에 상기 스페이서를 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.And removing the spacers before forming the device isolation layer. 반도체 기판 상에 터널 절연막, 도전막 및 버퍼 산화막, 제1 질화막, 산화막, 폴리실리콘막, 아포퍼스 카본막 및 제2 질화막으로 적층된 하드 마스크막을 순차적으로 형성하는 단계;Sequentially forming a hard mask film stacked on the semiconductor substrate with a tunnel insulating film, a conductive film and a buffer oxide film, a first nitride film, an oxide film, a polysilicon film, an amorphous carbon film, and a second nitride film; 상기 하드 마스크막의 제2 질화막, 아모퍼스 카본막 및 폴리실리콘막의 일부 영역을 식각하는 단계;Etching a portion of the second nitride film, the amorphous carbon film, and the polysilicon film of the hard mask film; 식각된 아모퍼스 카본막 하부에 리세스 영역이 발생하도록 상기 폴리실리콘막을 식각하는 단계;Etching the polysilicon film so that a recess region is formed under the etched amorphous carbon film; 상기 아모퍼스 카본막을 제거하는 단계;Removing the amorphous carbon film; 리세스된 폴리실리콘막을 식각 마스크로 하여 하드 마스크막의 산화막, 제1 질화막 및 버퍼 산화막의 일부 영역을 식각하는 단계;Etching a portion of the oxide film, the first nitride film, and the buffer oxide film of the hard mask film using the recessed polysilicon film as an etching mask; 상기 리세스된 폴리실리콘막 및 버퍼 산화막, 제1 질화막 및 산화막이 적층된 하드 마스크막을 식각 마스크로 하여 상기 도전막을 일부 두께만큼 식각하는 단 계;Etching the conductive film by a partial thickness using the hard mask film including the recessed polysilicon film, the buffer oxide film, the first nitride film, and the oxide film as an etching mask; 상기 도전막 및 버퍼 산화막, 제1 질화막 및 산화막이 적층된 하드 마스크막의 측벽에 스페이서를 형성하는 단계; 및 Forming a spacer on sidewalls of the hard mask film on which the conductive film, the buffer oxide film, the first nitride film, and the oxide film are stacked; And 트렌치가 형성되도록 상기 스페이서 및 하드 마스크막을 식각 마스크로 하여 잔류된 도전막, 터널 절연막 및 반도체 기판의 일부 영역을 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.Etching the remaining conductive film, the tunnel insulating film, and a portion of the semiconductor substrate using the spacer and the hard mask film as an etching mask so as to form a trench. 제 11 항에 있어서,The method of claim 11, 상기 리세스 영역은 건식 식각 또는 습식 식각 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.The recessed area may be formed by a dry etching method or a wet etching method. 제 12 항에 있어서,The method of claim 12, 상기 건식 식각 및 습식 식각 방법 각각은 아모퍼스 카본막, 폴리실리콘막 및 산화막이 서로 다른 식각 선택비를 갖는 비휘발성 메모리 소자의 제조 방법.The dry etching method and the wet etching method may each be a method of manufacturing a nonvolatile memory device in which an amorphous carbon film, a polysilicon film, and an oxide film have different etching selectivity. 제 11 항에 있어서,The method of claim 11, 상기 잔류된 도전막은
Figure 112008082682389-pat00006
형태를 갖는 플로팅 게이트로 형성되는 비휘발성 메모리 소자의 제조 방법.The remaining conductive film is
Figure 112008082682389-pat00006
A method of manufacturing a nonvolatile memory device formed of a floating gate having a shape. 제 11 항에 있어서,The method of claim 11, 상기 스페이서는 측벽 산화막 및 라이너 산화막의 적층 구조, 측벽 산화막 및 라이너 질화막의 적층 구조 또는 측벽 산화막, 산화막 및 질화막의 적층구조로 형성되는 비휘발성 메모리 소자의 제조 방법.And the spacer is formed of a laminated structure of a sidewall oxide film and a liner oxide film, a laminated structure of a sidewall oxide film and a liner nitride film, or a laminated structure of a sidewall oxide film, an oxide film and a nitride film. 제 11 항에 있어서, 상기 잔류된 도전막, 터널 절연막 및 반도체 기판의 일부 영역을 식각하는 단계 이후에,The method of claim 11, wherein after etching the remaining conductive film, the tunnel insulating film, and a portion of the semiconductor substrate, 상기 트렌치를 절연 물질로 채워 상기 도전막의 외벽 일부를 노출시키는 소자분리막을 형성하는 단계; Filling the trench with an insulating material to form an isolation layer exposing a portion of an outer wall of the conductive film; 상기 하드 마스크막을 제거하는 단계; 및Removing the hard mask layer; And 상기 도전막을 포함한 전체 구조 상부에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.Forming a dielectric film and a second conductive film on the entire structure including the conductive film. 제 16 항에 있어서, 상기 소자분리막을 형성하는 단계는,17. The method of claim 16, wherein forming the device isolation film, 상기 트렌치를 채우도록 상기 트렌치를 포함하는 반도체 기판 상부에 절연 물질을 증착하여 절연막을 형성하는 단계;Forming an insulating film by depositing an insulating material on the semiconductor substrate including the trench to fill the trench; 상기 하드 마스크막의 제1 질화막이 노출되는 시점까지 상기 절연막을 화학적기계적연마 공정을 실시하여 평탄화하는 단계;Performing a chemical mechanical polishing process to planarize until the first nitride film of the hard mask film is exposed; 상기 도전막의 외벽 일부를 노출시키도록 상기 절연막을 일부 두께만큼 식각하는 단계; 및Etching the insulating film by a part thickness so as to expose a part of the outer wall of the conductive film; And 잔류된 하드 마스크막을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.A method of manufacturing a nonvolatile memory device comprising removing the remaining hard mask film. 제 16 항에 있어서, 상기 소자분리막을 형성하는 단계는,17. The method of claim 16, wherein forming the device isolation film, 상기 트렌치를 채우도록 상기 트렌치를 포함하는 반도체 기판 상부에 절연 물질을 증착하여 절연막을 형성하는 단계;Forming an insulating film by depositing an insulating material on the semiconductor substrate including the trench to fill the trench; 상기 하드 마스크막의 제1 질화막이 노출되는 시점까지 상기 절연막을 화학적기계적연마 공정을 실시하여 평탄화하는 단계;Performing a chemical mechanical polishing process to planarize until the first nitride film of the hard mask film is exposed; 잔류된 하드 마스크막의 제1 질화막을 제거하는 단계; 및Removing the remaining first nitride film of the hard mask film; And 상기 도전막의 외벽 일부를 노출시키도록 상기 절연막을 일부 두께만큼 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.And etching the insulating film by a part thickness so as to expose a portion of the outer wall of the conductive film. 제 16 항에 있어서,The method of claim 16, 상기 소자분리막 형성 시 상기 스페이서가 제거되는 비휘발성 메모리 소자의 제조 방법.The spacer is removed when the device isolation layer is formed. 제 16 항에 있어서, The method of claim 16, 상기 소자분리막을 형성하는 단계 이전에 스페이서를 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.And removing a spacer before forming the device isolation layer. 제 1 항에 있어서,The method of claim 1, 상기 트렌치를 형성한 이후에, 상기 스페이서를 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.After the trench is formed, removing the spacers.
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