KR20110066806A - 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법 - Google Patents
엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법 Download PDFInfo
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Abstract
본 발명은 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법에 관하 것으로, 본 발명에 따른 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법은 어레이부와 어레이 외곽부를 구비한 기판 전면에 보호막을 형성하는 단계와, 상기 어레이부의 보호막 상에 화소전극을 형성하고, 상기 어레이 외곽부에 복수 개의 금속패턴을 형성하는 단계와, 상기 기판의 화소전극 상에 광도전층 및 PIN 광다이오드의 상부전극을 형성하는 단계를 포함한다.
엑스레이 검출기, 광다이오드
Description
본 발명은 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법에 관하 것이다.
현재 의학용으로 널리 사용되고 있는 진단용 엑스레이 검사 방법은 엑스레이 감지 필름을 사용하여 촬영하고, 그 결과를 알기 위해 소정의 필름 인화 시간을 거쳐야 했다.
그러나, 근래에 들어서 반도체 기술의 발전에 힘입어 박막 트랜지스터를 이용한 디지털 엑스레이 검출기가 연구/개발되었다.
엑스레이 검출기는 박막 트랜지스터 어레이 기판을 구비하며, 박막 트랜지스터 어레이 기판에는 복수의 박막 트랜지스터와 PIN 광 다이오드(photo diode)가 형성되어 있다.
PIN 광 다이오드는 광 도전체층과 이 도전체층의 양단에 전압을 인가하기 위한 두 전극을 포함하며, 상기 광 도전체층은 P형의 불순물을 포함하는 P형의 광 도전체층, 불순물을 함유하지 않는 광 도전체층 및 N형의 불순물을 포함하는 N형의 광 도전체층을 포함한다.
이러한 박막 트랜지스터 어레이 기판을 갖는 엑스레이 검출기는 외부로부터 조사되는 엑스레이에 의해 PIN 광다이오드에서 전자가 생성되면, 바이어스 전압을 인가하여 상기 전자를 외부로 전달함으로써 빛을 전기적인 신호로 변환하는 기능을 가진다.
이와 같은 박막트랜지스터 어레이 기판의 어레이부에는 복수의 박막 트랜지스터가 형성되고, 보호막을 사이에 두고 복수의 박막 트랜지스터 상에 PIN 광 다이오드가 형성되고, 어레이 외곽부에는 어레이부의 보호막과, 보호막 상부에 어레이부의 박막트랜지스터, 광다이오드 형성을 위한 포토리소그래피 공정에서 마스크 얼라인에 필요한 얼라인 키가 형성된다.
특히, 상기 보호막이 증착된 이후 PIN 광 다이오드의 하부 전극용 금속이 증착되기 때문에, 보호막의 증착조건인 진공 및 고온의 상태에서 PIN 광다이오드 박막이 증착조건인 대기 및 저온의 상태로의 환경변화에 의해, 상기 보호막과 PIN 광 다이오드의 하부전극용 금속 사이의 계면은 응력에 더욱 취약해지므로 PIN 광다이오드 박막의 뜯김 내지는 들뜸과 같은 버블(bubble) 결함을 유발하게 되는 문제점이 있다.
이와 같은 버블 결함은 상기 포토리소그패리 공정상에서 마스크와 기판을 얼라인하는 얼라인 키가 인식되지 못하도록 하는 장애를 일으키게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 박막 스트레스에 의한 버블 결함이 유발되는 것을 방지할 수 있도록 하는 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법은 어레이부와 어레이 외곽부를 구비한 기판 전면에 보호막을 형성하는 단계와, 상기 어레이부의 보호막 상에 화소전극을 형성하고, 상기 어레이 외곽부에 복수 개의 금속패턴을 형성하는 단계와, 상기 기판의 화소전극 상에 광도전층 및 PIN 광다이오드의 상부전극을 형성하는 단계를 포함한다.
상기 금속패턴은 상기 보호막과 상기 광도전층 사이에서 장력을 유발하기 위해 형성된다.
상기 금속패턴은 한 변의 길이가 50~1000㎛이고, 형성 간격은 2~10㎛이다.
상기 보호막이 형성되기 전에, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 전극에 상응하도록 상기 게이트 절연막 상에 반도체 패턴을 형성하는 단계와, 상기 반도체 패턴 상에 소스 및 드레인 전극을 형성하는 단계를 포함한다.
상기 광도전층은 N형의 불순물을 포함하는 비정질 규소층, 불순물을 포함하지 않은 비정질 규소층 및 P형의 불순물을 포함하는 비정질 규소층으로 형성된다.
이상에서와 같이, 본 발명에 따른 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법은 보호막 상부에 광 다이오드 소자의 형성공정시, 어레이 외곽부에도 금속패턴을 형성함으로써, 박막 스트레스에 의한 버블 결함이 유발되는 것을 방지하여 제품의 불량을 저감 및 방지하여 생산 수율을 확보할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법을 도시한 공정순서도이다.
도 1a에 도시된 바와 같이, 기판(10)상에 게이트 전극(12a), 게이트 라인(12b), 게이트 패드용 제1 패턴(12c)이 형성된다.
한편, 상기 기판(10)은 어레이부(AA)와 어레이 외곽부(NAA)로 크게 구분되고, 어레이부(AA)는 게이트 패드가 형성되는 영역(G-Pad), 데이터 패드가 형성되는 영역(D-Pad), 데이터 라인이 형성되는 영역(D-line), PIN 광 다이오드(PIN), 게이트 라인이 형성되는 영역(G-line), 박막 트랜지스터가 형성되는 영역(TFT)으로 구분 정의되어 있다.
상기 게이트 전극(12a), 게이트 라인(12b), 게이트 패드용 제1 패턴(12c)은 기판(10) 상에 제1 금속층 및 포토 레지스트를 순차적으로 형성하고, 상기 포토 레 지스트에 제1 마스크를 이용한 사진공정을 수행하여 제1 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 제1 금속층을 식각함으로써 형성된다.
이어, 도 1b에 도시된 바와 같이, 게이트 전극(12a), 게이트 라인(12b), 게이트 패드용 제1 패턴(12c)이 형성된 기판(10)상에 게이트 절연막(14)을 형성하고, 상기 게이트 절연막(14)상에 반도체패턴(16)을 형성한다.
이때, 게이트 절연막(14)은 게이트 전극(12a), 게이트 라인(12b), 게이트 패드용 제1 패턴(12c)이 형성된 어레이부(AA) 뿐만 아니라 어레이 외곽부(NAA)상에도 형성된다.
그리고, 반도체 패턴(16)은 게이트 절연막(14)이 형성된 기판(10)상에 반도체층 및 포토레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 제2 마스크를 이용한 사진공정을 수행하여 제2 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 반도체층을 식각함으로써 형성된다.
이어, 도 1c에 도시된 바와 같이, 반도체 패턴(16)이 형성된 기판(10)상에 게이트 패드용 제1 패턴(12c)을 노출하는 제1 콘택홀(18)을 형성한다.
상기 제1 콘택홀(18)은 상기 게이트 절연막(14)상에 포토레지스트를 형성하고, 상기 포토레지스트에 제3 마스크를 이용한 사진공정을 수행하여 제3 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 상기 게이트 절연막(14)을 패터닝함으로써 형성된다.
이어, 도 1d에 도시된 바와 같이, 제1 콘택홀(18)이 형성된 기판(10)상에 소스/드레인 전극(20a, 20b), 게이트 패드용 제2 패턴(20c), 데이터 패드(20d)를 형 성한다.
상기 소스/드레인 전극(20a, 20b), 게이트 패드용 제2 패턴(20c), 데이터 패드(20d)은 기판(10) 상에 제2 금속층 및 포토 레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 제4 마스크를 이용한 사진공정을 수행하여 제4 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 제2 금속층을 식각함으로써 형성된다.
이어, 도 1e에 도시된 바와 같이, 상기 소스/드레인 전극(20a, 20b), 게이트 패드용 제2 패턴(20c), 데이터 패드(20d)가 형성된 기판(10)상에 제1 보호막(22)을 형성하고, 상기 제1 보호막(22)에 상기 드레인 전극(20b)이 노출되는 제2 콘택홀(24)을 형성한다.
이때, 제1 보호막(22)은 질화규소막으로 형성되며, 소스/드레인 전극(20a, 20b), 게이트 패드용 제2 패턴(20c), 데이터 패드(20d)이 형성된 어레이부(AA) 뿐만 아니라 어레이 외곽부(NAA)상에도 형성된다.
상기 제2 콘택홀(24)은 상기 보호막(22)상에 포토레지스트를 형성하고, 상기 포토레지스트에 제5 마스크를 이용한 사진공정을 수행하여 제5 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 상기 보호막(22)을 패터닝함으로써 형성된다.
이어, 도 1f에 도시된 바와 같이, 상기 제2 콘택홀(24)이 형성된 기판(10) 상의 어레이부(AA)에 화소전극(26a)을 형성하고, 기판의 어레이 외곽부(NAA)에 복수 개의 금속패턴(26b)을 형성한다.
상기 화소전극(26a) 및 금속패턴(26b)은 상기 보호막(22)상에 투명금속막인 제3 금속층 및 포토 레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 제6 마스크를 이용한 사진공정을 수행하여 제6 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 제3 금속층을 식각함으로써 형성된다.
상기 화소전극(26a)은 상기 제2 콘택홀(24)을 통해 드레인 전극(20b)와 접촉하고, 이후 형성될 PIN 광 다이오드의 하부전극으로도 사용된다.
상기 금속패턴(26b)은 상기 보호막(22)와 이후에 형성될 광도전체층(도 1g의 28)과의 응력 차이로 인해 광도전체층에 발생되는 버블 결함을 방지하기 위해 형성되는 막으로써, 보호막과 광도전체층 사이에서 장력을 유발하여 광도전체층의 응력을 줄일 수 있게 된다.
이때, 금속패턴(26b)는 직사각형의 형상을 가지며, 보호막과 광도전체층의 두께가 5000Å이하일 때, 한변의 길이가 50~1000㎛이고, 금속패턴(26b)의 간격은 2~10㎛으로 형성된다.
도 1g에 도시된 바와 같이, 상기 화소전극(26a) 및 금속패턴(26b)이 형성된 기판(10)상에 광도전체층(28) 및 PIN 광 다이오드의 상부전극(30)이 형성된다.
상기 광도전체층(28)은 N형의 불순물을 포함하는 비정질 규소층, 불순물을 포함하지 않은 비정질 규소층 및 P형의 불순물을 포함하는 비정질 규소층으로 형성된다.
상기 광도전체층(28) 및 상부전극(30)은 상기 화소전극(26a)이 형성된 기판(10)상에 N형의 불순물을 포함하는 비정질 규소층, 불순물을 포함하지 않은 비정 질 규소층, P형의 불순물을 포함하는 비정질 규소층, 투명 금속막인 제4 금속층 및 포토레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 제7 마스크를 이용한 사진공정을 수행하여 제7 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 N형의 불순물을 포함하는 비정질 규소층, 불순물을 포함하지 않은 비정질 규소층, P형의 불순물을 포함하는 비정질 규소층 및 제4 금속층을 식각함으로써 형성된다.
이로써, 하부전극(26a), 광도전체층(28) 및 상부전극(30)은 PIN 광다이오드를 이룬다.
이어, 도 1h에 도시된 바와 같이, PIN 다이오드가 형성된 기판(10)상에 제2 보호막(32)을 형성하고, 상기 제2 보호막(32)에 제3, 제4 및 제5 콘택홀(34a, 34b, 34c, 34d)을 형성한다.
이때, 제2 보호막(32)은 PIN 다이오드가 형성된 어레이부(AA) 뿐만 아니라 어레이 외곽부(NAA)상에도 형성된다.
상기 제3 콘택홀(34a)은 제1 및 제2 보호막(22, 32)을 관통하여 데이터 패드(20d)를 노출시키고, 제4 콘택홀(34b)은 제1 및 제2 보호막(22, 32)을 관통하여 게이트 패드용 제2 패턴(20c)을 노출시키고, 제5 콘택홀(34c)은 제2 보호막(32)을 관통하여 PIN 다이오드의 최상층(30)을 노출시키고, 제6 콘택홀(34d)는 제1 및 제2 보호막(22, 32)을 관통하여 소스전극(20a)을 노출시킨다.
상기 제3, 제4, 제5 및 제6 콘택홀(34a, 34b, 34c, 34d)은 제2 보호막(32) 상에 포토레지스트를 형성하고, 상기 포토 레지스트에 제8 마스크를 이용한 사진공 정을 수행하여 제8 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 제2 보호막(32) 및 제1 보호막(22)을 식각함으로써 형성된다.
이어, 도 1i에 도시된 바와 같이, 상기 제3, 제4, 제5 및 제6 콘택홀(34a, 34b, 34c, 34d)이 형성된 기판(10)상에 데이터 패드 접촉부(36a), 게이트 패드 접촉부(36b), 바이어스 라인(36c), 리드아웃배선(36d)을 형성한다.
상기 데이터 패드 접촉부(36a), 게이트 패드 접촉부(36b), 바이어스 라인(36c), 리드아웃배선(36d)은 제3, 제4 및 제5 콘택홀(34a, 34b, 34c)이 형성된 제2 보호막(32) 상에 제4 금속층 및 포토레지스트를 순차적으로 형성하고, 상기 포토레지스트에 제9 마스크를 이용한 사진공정을 수행하여 제9 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 제4 금속층을 식각함으로써 형성된다.
이어, 도 1j에 도시된 바와 같이, 데이터 패드 접촉부(36a), 게이트 패드 접촉부(36b), 바이어스 라인(36c), 리드아웃 배선(36d)이 형성된 기판(10)상에 제3 보호막(38)을 형성하고, 제3 보호막(38)에 제7 콘택홀(37a), 제8 콘택홀(37b)을 형성한다.
이때, 제3 보호막(38)은 데이터 패드 접촉부(36a), 게이트 패드 접촉부(36b), 바이어스 라인(36c), 리드아웃 배선(36d)이 형성된 기판(10)이 형성된 어레이부(AA) 뿐만 아니라 어레이 외곽부(NAA)상에도 형성된다.
상기 제7 콘택홀(37a)은 제3 보호막이 제거되어 게이트 패드 제1 접촉부(36b)을 노출하고, 제8 콘택홀(37b)은 제3 보호막이 제거되어 데이터 패드 제1 접촉부(36a)을 노출한다.
상기 제7 콘택홀(37a), 제8 콘택홀(37b)은 제3 보호막(38) 상에 포토레지스트를 형성하고, 상기 포토레지스트에 제10 마스크를 이용한 사진공정을 수행하여 제10 포토 레지스트를 형성하고, 이를 식각 마스크로 제3 보호막을 식각함으로써 형성된다.
이어, 도 1k에 도시된 바와 같이, 노출된 데이터 패드 제1 접촉부(36a) 및 게이트 패드 제1 접촉부(36b) 상에 데이터 패드 제2 접촉부(40a), 게이트 패드 제2 접촉부(40b)을 형성함으로써, 본 공정을 완료한다.
데이터 패드 제2 접촉부(40a), 게이트 패드 제2 접촉부(40b)은 상기 제7 콘택홀(37a), 제8 콘택홀(37b)을 통해 노출된 데이터 패드 제1 접촉부(36a) 및 게이트 패드 제1 접촉부(36b) 상에 투명도전막인 제5 금속층 및 포토레지스트를 순차적으로 형성하고, 상기 포토레지스트에 제11 마스크를 이용한 사진공정을 수행하여 제11 포토레지스트를 형성하고, 이를 식각 마스크로 제5 금속층을 식각함으로써 형성된다.
이와 같이, 본 발명에 따른 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법은 상기 보호막와 이후에 형성될 광도전체층과의 응력 차이로 인해 광도전체층에 발생되는 버블 결함을 방지하기 위해 금속패턴을 형성함으로써, 보호막과 광도전체층 사이에서 장력을 유발하여 광도전체층의 응력을 줄일 수 있게 되어 박막 스트레스에 의한 버블 결함이 유발되는 것을 방지하여 제품의 불량을 저감 및 방지하여 생산 수율을 확보할 수 있게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리범위는 이에 한정되는 것이 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1a 내지 도 1k은 본 발명의 실시예에 따른 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법을 도시한 공정순서도
Claims (5)
- 어레이부와 어레이 외곽부를 구비한 기판 전면에 보호막을 형성하는 단계와,상기 어레이부의 보호막 상에 화소전극을 형성하고, 상기 어레이 외곽부에 복수 개의 금속패턴을 형성하는 단계와,상기 기판의 화소전극 상에 광도전층 및 PIN 광다이오드의 상부전극을 형성하는 단계를 포함하는 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법.
- 제1 항에 있어서, 상기 금속패턴은 상기 보호막과 상기 광도전층 사이에서 장력을 유발하기 위해 형성되는 것을 특징으로 하는 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법.
- 제1 항에 있어서, 상기 금속패턴은한 변의 길이가 50~1000㎛이고, 형성 간격은 2~10㎛인 것을 특징으로 하는 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법.
- 제1 항에 있어서, 상기 보호막이 형성되기 전에,상기 기판 상에 게이트 전극을 형성하는 단계와,상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와,상기 게이트 전극에 상응하도록 상기 게이트 절연막 상에 반도체 패턴을 형 성하는 단계와,상기 반도체 패턴 상에 소스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법.
- 제1 항에 있어서, 상기 광도전층은N형의 불순물을 포함하는 비정질 규소층, 불순물을 포함하지 않은 비정질 규소층 및 P형의 불순물을 포함하는 비정질 규소층으로 형성되는 것을 특징으로 하는 엑스레이 검출기용 박막트랜지스터 어레이기판의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10185042B2 (en) | 2015-12-31 | 2019-01-22 | Lg Display Co., Ltd. | Array substrate of X-ray detector, method for manufacturing array substrate of X-ray detector, digital X-ray detector including the same, and method for manufacturing X-ray detector |
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| KR20090051943A (ko) * | 2007-11-20 | 2009-05-25 | 엘지디스플레이 주식회사 | 액정표시장치용 씰 패턴 |
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-
2009
- 2009-12-11 KR KR1020090123599A patent/KR101939371B1/ko active IP Right Grant
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