KR20110050030A - 반도체 패키지의 제조 방법 - Google Patents
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Abstract
반도체 패키지의 제조 방법은 본딩 패드, 퓨즈 박스 및 상기 본딩 패드와 퓨즈 박스를 노출하는 개구를 갖는 보호막을 갖는 반도체 칩을 형성하는 단계, 상기 반도체 칩의 상면으로부터 하면을 향해 블라인드 비아를 형성하는 단계, 상기 퓨즈 박스 상에 산화막 패턴을 형성하는 단계, 상기 반도체 칩의 상기 상면 및 상기 블라인드 비아에 의하여 형성된 상기 반도체 칩의 내측면 및 바닥면 상에 저온 산화막을 형성하는 단계, 상기 저온 산화막을 에치백 식각하여 상기 내측면 상에 저온 산화막 패턴을 형성하는 단계, 상기 저온 산화막 패턴 상에 금속 씨드막을 형성하는 단계, 상기 금속 씨드막을 이용하여 상기 저온 산화막 패턴 상부에 비아 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 패키지의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 반도체 패키지의 데이터 처리 용량 및 데이터 처리 속도를 보다 향상시키기 위해 적어도 2 개의 반도체 칩들을 적층한 적층 반도체 패키지가 개발되고 있다.
최근 들어, 적층 반도체 패키지의 적층된 반도체 칩들은 도전성 와이어 또는 관통 전극에 의하여 전기적으로 연결된다. 그러나, 반도체 칩들을 관통하는 관통 전극을 이용하여 반도체 칩들이 적층된 적층 반도체 패키지를 제조하기 위해서는 매우 복잡하고 정밀한 제조 공정들이 요구되는 문제점을 갖는다.
본 발명은 제조 공정수를 크게 감소시킨 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지의 제조 방법은, 본딩 패드, 퓨즈 박스 및 상기 본딩 패드와 퓨즈 박스를 노출하는 개구를 갖는 보호막을 갖는 반도체 칩을 형성하는 단계, 상기 반도체 칩의 상면으로부터 하면을 향해 블라인드 비아를 형성하는 단계, 상기 퓨즈 박스 상에 산화막 패턴을 형성하는 단계, 상기 반도체 칩의 상기 상면 및 상기 블라인드 비아에 의하여 형성된 상기 반도체 칩의 내측면 및 바닥면 상에 저온 산화막을 형성하는 단계, 상기 저온 산화막을 에치백 식각하여 상기 내측면 상에 저온 산화막 패턴을 형성하는 단계, 상기 저온 산화막 패턴 상에 금속 씨드막을 형성하는 단계 및 상기 금속 씨드막을 이용하여 상기 저온 산화막 패턴 상부에 비아 전극을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 패키지의 제조 방법은, 상기 비아 전극을 형성하는 단계 후, 상기 반도체 칩의 상기 상면과 대향하는 하면을 가공하여 상기 후면으로부터 상기 비아 전극을 노출시켜 관통 전극을 형성하는 단계를 포함한다.
상기 블라인드 비아를 형성하는 단계는 상기 반도체 칩의 상면 상에 상기 본딩 패드 및 상기 퓨즈 박스를 덮고 상기 반도체 칩의 일부를 노출하는 개구를 갖는 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 이용하여 상기 반도체 칩의 두께보다 얕은 깊이로 홀을 형성하는 단계를 포함한다.
또한, 상기 블라인드 비아를 형성하는 단계는 드릴링 공정에 의하여 수행된다.
상기 산화막 패턴을 형성하는 단계는 상기 퓨즈 박스를 노출하는 개구가 형성된 마스크를 상기 반도체 칩의 상기 상면 상에 배치하는 단계 및 상기 마스크의 상기 개구에 산화막 물질을 채우는 단계를 포함한다.
상기 저온 산화막을 형성하는 단계에서, 상기 저온 산화막은 240℃ 이하의 온도에서 화학적 기상 증착 공정 및 저온 증착 공정 중 어느 하나에 의하여 형성된다.
상기 비아 전극은 상기 금속 씨드막을 이용한 도금 공정에 의하여 형성된다.
본 발명에 따르면, 관통 전극이 형성된 반도체 패키지의 제조 공정수를 보다 간소화시켜 반도체 패키지의 제조 원가를 감소시키는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지의 제조 공정에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1 내지 도 7들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 공정 을 도시한 단면도들이다.
도 1을 참조하면, 순수 실리콘 웨이퍼에 반도체 칩 제조 공정을 수행하여 반도체 칩(10)들이 형성된다. 반도체 칩(10)들은 회로부(12), 본딩 패드(14), 퓨즈 박스(16) 및 보호막(18)을 포함한다. 보호막(18)은 본딩 패드(14), 퓨즈 박스(16) 및 후술될 관통 전극이 형성될 부분을 각각 노출하는 개구(19a,19b,19c)들을 갖는다.
회로부(12)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부를 포함한다. 본딩 패드(14)는 회로부(12)와 전기적으로 연결되며, 퓨즈 박스(16)는 회로부(12)를 리페어 하기 위해 보호막(18)으로부터 개구된다.
도 2를 참조하면, 보호막(18) 상에는 포토레지스트 패턴(20)이 형성된다. 포토레지스트 패턴(20)은 보호막(18)의 개구(19c)와 대응하는 개구(22)를 갖는다.
반도체 칩(10)은 포토레지스트 패턴(20)을 식각 마스크로 이용하여 식각되고, 이로 인해 포토레지스트 패턴(20)의 개구(22)에 의하여 노출된 반도체 칩(10)은 상면(1)으로부터 상면(1)과 대향하는 하면(2)을 향해 블라인드 비아(25)가 형성된다. 블라인드 비아(25)는 건식 식각 공정에 의하여 형성될 수 있고, 블라인드 비아(25)의 깊이는 반도체 칩(10)의 두께보다 얕은 깊이를 갖는다.
블라인드 비아(25)가 반도체 칩(10)에 형성된 후, 포토레지스트 패턴(20)은 애싱 공정 또는 스트립 공정에 의하여 반도체 칩(10)의 상면(1)으로부터 제거된다.
한편, 상기 블라인드 비아(25)는 제조 공정수를 보다 간소화하기 위해 레이 저 드릴링(laser drilling)과 같은 드릴링 공정에 의하여 형성될 수도 있다.
도 3을 참조하면, 반도체 칩(10)에 블라인드 비아(25)가 형성된 후, 반도체 칩(10)의 상면(1) 상에는 마스크(30)가 배치된다. 본 실시예에서, 마스크(30)는 각 퓨즈 박스(16)를 노출하는 개구(32)를 갖는다.
마스크(30)가 반도체 칩(10)의 상면(1) 상에 배치된 후, 마스크(30)로는 화학 기상 증착 공정 또는 진공 증착 공정에 의하여 산화물이 제공되고, 이로 인해 마스크(30)의 개구(32)에 의하여 노출된 퓨즈 박스(16) 상에는 선택적으로 산화막 패턴(40)이 형성된다. 이와 다르게, 마스크(30)가 반도체 칩(10)의 상면(1) 상에 배치된 후, 실크 스크린 공정에 의하여 마스크(30)의 개구(32)에 의하여 노출된 퓨즈 박스(16) 상에 산화막 패턴(40)을 형성하여도 무방하다.
도 4를 참조하면, 퓨즈 박스(16) 상에 산화막 패턴(40)이 형성된 후, 마스크(30)는 반도체 칩(10)의 상면(1)으로부터 제거되고, 약 240℃ 이하의 공정 환경에서 화학 기상 증착 공정 또는 저온 증착 공정에 의하여 반도체 칩(10)의 상면(1) 및 블라인드 비아(25)에 의하여 형성된 반도체 칩(10)의 내측면(5) 및 바닥면(6)에는 저온 산화막(50)이 형성된다.
본 실시예에서, 도 3에 도시된 마스크(30)를 이용한 산화막 패턴(40) 및 저온 산화막(50)은 동일 챔버에서 인-시튜 방식으로 형성될 수 있다.
도 5를 참조하면, 반도체 칩(10)에 저온 산화막(50)이 형성된 후, 저온 산화막(50)은 건식 에치 백 공정에 의하여 식각되어 반도체 칩(10)의 상면(1) 및 블라인드 비아(25)에 의하여 형성된 반도체 칩(10)의 내측면(6) 상에 배치된 저온 산화 막(50)은 반도체 칩(10)으로부터 제거되고, 블라인드 비아(25)에 의하여 형성된 반도체 칩(10)의 내측면(6) 상에만 선택적으로 저온 산화막 패턴(55)이 형성된다.
이어서, 반도체 칩(10)의 상면(1) 및 블라인드 비아(25)에 의하여 형성된 반도체 칩(10)의 내측면(5) 상에 형성된 저온 산화막 패턴(55) 및 바닥면(6) 상에는 금속 씨드막(60)이 형성된다. 금속 씨드막(60)으로서 사용될 수 있는 물질의 예로서는 티타늄, 코발트, 니켈 및 구리 등을 들 수 있고, 금속 씨드막(60)은 적어도 2 개의 층으로 형성될 수 있다.
도 6을 참조하면, 금속 씨드막(60)이 반도체 칩(10) 상에 형성된 후, 금속 씨드막(60) 상에는 포토레지스트 패턴(70)이 형성된다. 포토레지스트 패턴(70)은 블라인드 비아(25)와 대응하는 위치에 형성된 개구(75)를 포함한다.
포토레지스트 패턴(70)이 형성된 후, 포토레지스트 패턴(70)을 도금 마스크로 이용하여 금속 씨드막(60) 상에 비아 전극(80)이 형성된다.
이어서, 포토레지스트 패턴(70)은 금속 씨드막(60)으로부터 제거되고, 노출된 잔여 금속 씨드막(60)은 에칭 공정 등에 의하여 반도체 칩(10)으로부터 제거된다.
도 7을 참조하면, 비아 전극이 형성된 후, 반도체 칩(10)의 후면(2)은 상기 후면(2)으로부터 상기 비아 전극이 노출될 때까지 가공, 즉, 연마 또는 식각되어, 관통 전극(82)이 형성되며, 이 결과로, 반도체 패키지(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 관통 전극이 형성된 반도체 패키지의 제조 공정수를 보다 간소화시켜 반도체 패키지의 제조 원가를 감소시키는 효과 를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 7은 본 발명의 일실시예에 따른 반도체 패키지의 제조 공정을 도시한 단면도들이다.
Claims (7)
- 본딩 패드, 퓨즈 박스 및 상기 본딩 패드와 퓨즈 박스를 노출하는 개구를 갖는 보호막을 갖는 반도체 칩을 형성하는 단계;상기 반도체 칩의 상면으로부터 하면을 향해 블라인드 비아를 형성하는 단계;상기 퓨즈 박스 상에 산화막 패턴을 형성하는 단계;상기 반도체 칩의 상기 상면 및 상기 블라인드 비아에 의하여 형성된 상기 반도체 칩의 내측면 및 바닥면 상에 저온 산화막을 형성하는 단계;상기 저온 산화막을 에치백 식각하여 상기 내측면 상에 저온 산화막 패턴을 형성하는 단계;상기 저온 산화막 패턴 상에 금속 씨드막을 형성하는 단계; 및상기 금속 씨드막을 이용하여 상기 저온 산화막 패턴 상부에 비아 전극을 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.
- 제1항에 있어서, 상기 비아 전극을 형성하는 단계 후,상기 반도체 칩의 상기 상면과 대향하는 하면을 가공하여 상기 후면으로부터 상기 비아 전극을 노출시켜 관통 전극을 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.
- 제1항에 있어서, 상기 블라인드 비아를 형성하는 단계는상기 반도체 칩의 상면 상에 상기 본딩 패드 및 상기 퓨즈 박스를 덮고 상기 반도체 칩의 일부를 노출하는 개구를 갖는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 이용하여 상기 반도체 칩의 두께보다 얕은 깊이로 홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제1항에 있어서, 상기 블라인드 비아를 형성하는 단계는 드릴링 공정에 의하여 수행되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제1항에 있어서, 상기 산화막 패턴을 형성하는 단계는상기 퓨즈 박스를 노출하는 개구가 형성된 마스크를 상기 반도체 칩의 상기 상면 상에 배치하는 단계; 및상기 마스크의 상기 개구에 산화막 물질을 채우는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제1항에 있어서,상기 저온 산화막을 형성하는 단계에서, 상기 저온 산화막은 240℃ 이하의 온도에서 화학적 기상 증착 공정 및 저온 증착 공정 중 어느 하나에 의하여 형성되 는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제1항에 있어서,상기 비아 전극은 상기 금속 씨드막을 이용한 도금 공정에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220079038A (ko) | 2020-12-04 | 2022-06-13 | 재단법인 녹색에너지연구원 | 클라우드 에너지 저장 장치를 이용한 다중 마이크로그리드 통합 운영 시스템 |
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2009
- 2009-11-06 KR KR1020090106843A patent/KR20110050030A/ko not_active Application Discontinuation
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| KR20220079038A (ko) | 2020-12-04 | 2022-06-13 | 재단법인 녹색에너지연구원 | 클라우드 에너지 저장 장치를 이용한 다중 마이크로그리드 통합 운영 시스템 |
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