KR20110049619A - 반도체소자 가공방법 - Google Patents

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Abstract

본 발명은, 미세 반도체소자의 가공방법에 관한 것으로, 특히, 통상 high-k/메탈 게이트라 불리우는 구조의 소자의 미세화에 적합한 가공방법에 관한 것이다.
Si 기판 위에 형성된 Hf 또는 Zr을 함유하는 절연막과 그 상층 또는 하층 또는 막 중에 존재하는 Mg, Y 또는 Al을 함유하는 퇴적막의 제거를, 드라이 에칭과 웨트 에칭을, 웨트 에칭을 우선으로 하여 적어도 1회 반복하여 행한다.

Description

반도체소자 가공방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체소자의 가공방법에 관한 것으로, 특히, 통상 high-k/메탈 게이트라 불리우는 미세한 구조를 구비한 트랜지스터의 고정밀도 가공방법에 관한 것이다.
특허문헌 1에는, higk-k 절연막의 에칭방법이 기재되어 있다. higk-k 절연막은 트랜지스터의 게이트 절연막으로서 사용되고, 종래부터 사용되고 있는 SiO2막과 비교하여 리크전류를 저감하여 소비전력을 억제하는 효과 등이 기대되고 있다. 그러나, higk-k 절연막의 제거 등 트랜지스터를 제조하는 프로세스 기술이 아직 확립되어 있지 않아, 여러가지 방법이 모색되고 있는 단계에 있다. 특허문헌 1에 기재된 바와 같이, Hf를 함유하는 higk-k 절연막은 BCl3, HBr, O2 또는 플루오로카본 등의 가스를 이용하여 드라이에칭을 행한다. 또, La이나 Al 등을 함유하는 higk-k 절연막은, 플루오르산 및 아민을 함유하는 용액으로 웨트 에칭된다.
[특허문헌 1]
일본국 특개2005-44890호 공보
본 발명은, 트랜지스터의 더욱 고속화를 위해 제안되어 있는 일반적으로 high-k/메탈 게이트라 불리우는 반도체소자의 고정밀도 가공을 대상으로 하고 있다. 이 종류의 메탈 게이트구조의 가공에서는, 게이트의 절연막이 되는 higk-k 절연막, 예를 들면 Hf산화물(HfO)이나 Zr산화물(ZrO) 위에 TiN 또는 TaN과 같은 금속전극을 퇴적하여, 또한 그 위에 poly Si 또는 W나 Mo 등의 고융점 금속을 퇴적시킨 구조를 형성하고, 레지스트를 마스크로 하여 이 퇴적구조를 에칭하는 것이 알려져 있다. 현재 필요하게 되어 있는 가공의 크기(라인 폭)는 65 nm 이하로 되어 있다. 또한, CMOS 트랜지스터에서는, p형과 n형의 트랜지스터의 문턱값 전압을 구비할 필요가 있다. 문턱값 전압은 게이트 계면을 구성하는 물질의 일 함수에 의존한다. 그 때문에, HfO 또는 ZrO로 이루어지는 higk-k 절연막에, 일 함수를 제어하기위하여 Mg, Al, Y를 혼합하거나, 또는 이들 금속이나 그 산화물의 막을 HfO나 ZrO의 상층 또는 하층에 퇴적시키는 것도 있다. 종래 기술에는, 이와 같이 HfO나 ZrO의 higk-k 절연막에 다른 금속이 혼합된 경우, 또는 다층 구조가 된 경우의, 이들 막의 효율적인 제거방법은 개시되어 있지 않다.
본 발명은, HfO나 ZrO의 higk-k 절연막에 Mg, Al, Y가 혼합된 막 또는 다층구조가 된 막(이하, 단지 퇴적막)의 더욱 효율적인 제거방법을 제공하는 것을 목적으로 한다.
본 발명의 대표적인 것의 일례를 나타내면 이하와 같다.
본 발명의 반도체소자 가공방법은, Si 기판 상에 형성된 high-k 절연막과 일 함수를 제어하기 위한 물질을 함유하는 퇴적막 위에, 금속의 전극이 배치된 메탈 게이트구조를 가지는 반도체소자의 가공방법으로서, 상기 high-k 절연막과 상기 일 함수를 제어하기 위한 물질을 함유하는 상기 퇴적막의 제거를 위해, 웨트 에칭과 드라이 에칭을 적어도 1회 행하고, 또한 상기 제거의 공정을 상기 웨트 에칭부터 개시하는 것을 특징으로 한다.
본 발명에 의하면, higk-k 절연막에 웨트 에칭을 실시한 후에 드라이 에칭을 행함으로써, 퇴적막의 제거에 요하는 시간이 짧아져, 스루풋이 향상한다. 또, 드라이 에칭의 횟수나 시간을 저감할 수 있기 때문에, 웨이퍼의 손상도 적어진다.
도 1은 본 발명이 되는 반도체소자 가공방법의 제 1 실시예를 설명하는 플로우차트,
도 2는 제 1 실시예의 각 공정에 대응하는 high-k/메탈 게이트구조의 단면도,
도 3은 본 발명을 실시하기 위한 드라이 에칭장치의 예를 나타내는 종단면도,
도 4는 본 발명을 실시하기 위한 웨트 에칭장치의 예를 나타내는 종단면도,
도 5는 본 발명의 작용, 효과를 설명하기 위한, higk-k 절연막의 원자레벨의 모식도,
도 6은 본 발명의 다른 실시예를 설명하기 위한 high-k/메탈 게이트구조의 단면도이다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
(실시예 1)
도 1 내지 도 5에서, 본 발명이 되는 반도체소자 가공방법의 제 1 실시예를 설명한다. 도 1은, 본 발명이 되는 반도체소자 가공방법을 나타내는 플로우차트이다. 도 2에, 도 1의 플로우차트에 따라 제조되는 high-k/메탈 게이트구조의 단면도를 나타낸다. 도 1에서 미리, Si 기판(201) 위에, higk-k 절연막으로서의 HfO막(202) 및 일 함수 제어를 위해 MgO막(203), 메탈 게이트로서 TiN막(204), 전극재료로서 poly Si막(205), 캡으로서 SiN막(206)을 차례로 퇴적한다. 다음에, 이 SiN 막(206) 위에 반사방지막(207)과 레지스트막(208)을 도포하여, 리소그래피법에 의하여 필요한 패턴을 가공하고, 다층막을 형성한다(도 1의 단계 S1). 또한, 다층막의 형성법은 이 예에 한정되는 것은 아니다.
이 단계 S1에 의해 완성된 high-k/메탈 게이트구조의 다층막의 단면도를, 도 2의 (a)에 나타낸다. 일례로서, 다층막의 각각의 막 두께는, HfO막(202)이 2 nm, MgO막(203)이 1 nm, TiN막(204)이 10 mm, poly Si막(205)이 50 nm, SiN막(206)이 50 nm, 반사 방지막(207)이 80 nm, 레지스트막(208)이 150 nm 이다.
다음에, 이 다층막에 대하여, 드라이 에칭이나 웨트 에칭의 가공을 실시하여, 다층막의 불필요 부분을 제거하고, high-k/메탈 게이트구조를 완성시켰다.
여기서, 본 발명을 실시하기 위한 드라이 에칭장치나 웨트 에칭장치의 예를, 도 3 및 도 4에서 설명한다. 도 3에 일례로서 나타낸 드라이 에칭장치는, 전자스핀공명(ECR)식이라 불리우는 방식의 드라이 에칭장치로서, 플라즈마 전원(301)으로부터 방출된 전자파가 안테나(302)로부터 석영 등의 전자파를 투과하는 창(303)을 통하여 진공챔버(304) 중으로 방출된다. 진공챔버(304) 내는 진공펌프로 배기됨과 동시에, 소정의 에칭가스가 가스 도입관(309)과 가스유량 제어기(310)를 거쳐 도입되고, 일정한 압력으로 유지되어 있다. 웨이퍼(306)를 유지하는 시료대(305)에는, 입사 이온을 가속하기 위한 바이어스 전원(307)이 접속되어 있다. 안테나(302)로부터 방사된 전자파에 의해 에칭가스가 플라즈마화하고, 반응성 이온이 웨이퍼(306)에 입사됨으로써 웨이퍼(306)의 에칭이 진행된다. 이 장치에서는 전자 코일(308)에 의해 챔버(304) 내에 자장을 발생한다. 플라즈마 중의 전자 스핀 주파수와, 플라즈마 전원(301)의 주파수가 일치하도록 자장강도를 설정하면, 전력이 효율적으로 플라즈마에 흡수되어, 저압으로 높은 플라즈마 밀도를 유지할 수 있다. ECR을 일으키는 자장강도는 전자 코일(308)에 흘리는 전류값을 바꿈으로써, 설정할 수 있다.
다음에, 도 4는 매엽식 웨트 에칭장치의 일례로서, 대기 분위기의 용기(401) 내의 시료대(402)에 웨이퍼(403)가 탑재되어, 약액 공급 노즐(404)로부터 웨트 에칭액이 웨이퍼 표면에 공급되어, 웨이퍼(403)의 웨트 에칭이 진행된다.
도 1의 플로우차트로 되돌아가, 본 발명의 일 실시예가 되는 반도체소자 가공방법에 대하여, 상세하게 설명한다. 이전에도 설명한 바와 같이, 도 2의 (a)는 본 발명에 의하여 가공을 개시하기 전의 초기상태이고, 이 상태의 다층막에 대하여 에칭가공을 실시한다. 일례로서, 반사방지막(207)을 Ar/HBr/02가스로 에칭하고(S2), SiN막(206)을 CF4/CHF3/O2가스로 에칭한다(S3). 또한, Poly Si막(205)의 에칭(S4)에는, 브레이크 스루에 Ar/CF4/CHF3/SF6가스, 메인 에칭에 Ar/Cl2/HBr/O2 가스, 오버 에칭에 HBr 가스를 사용하고 있다. TiN막의 에칭(S5)에는, 브레이크 스루에 CF4가스, 메인 에칭에 Cl2 가스를 사용한다.
도 2의 (b)는, TiN막(204)까지 드라이 에칭한 다층막의 단면도이다. 다음에, high-k 절연막과 일 함수를 제어하는 MgO막을 함유하는 퇴적막을 제거한다. 통상이면 higk-k 절연막을 드라이 에칭하나, 여기서는 본 발명에 따라 먼저 HF수용액을 사용하여 MgO막(203)을 웨트 에칭하고(S6), 도 2의 (c)의 상태로 한다. 일례로서, 이 웨트 에칭에서의 HF 농도는 0.25%, 처리시간은 120 s 이다. 다음에, BCl3/Cl2가스를 사용하여 HfO막(202)을 드라이 에칭한다(S7). 또한, 검사장치(도시 생략)에서 웨이퍼(반도체소자)의 피처리면 위에서의 퇴적막 등의 잔사의 유무를 검사한다(S8). 예를 들면, 주사현미경의 시야에 잔사가 1개라도 있는지의 여부에 의하여, 판정한다. 또는, 피처리면 위에 실질적으로 잔사가 검출되는지의 여부로 판정한다. 잔사가 있다고 판정된 경우는, 웨트 에칭의 처리(S6)로 되돌아가, HF 수용액으로 잔사를 제거하고, 다시 드라이 에칭을 행한다(S7). 이하, 퇴적막에 대한 동일한 처리를 잔사가 없어질 때까지 반복하여, 도 2의 (d)상태의 반도체소자를 얻는다.
본 실시예의 특징은, higk-k 절연막과 일 함수를 제어하기 위한 MgO막을 함유하는 퇴적막의 제거를 위한 드라이 에칭 시에, 반드시, 드라이 에칭에 선행하여 웨트 에칭을 행하는 것에 있다. 도 2에 나타낸 퇴적막은, HfO막(202) 위에 MgO막(203)이 존재하는 예에 대하여 설명하고 있기 때문에, MgO막(203)의 웨트 에칭을 행한 후 HfO막(202)을 드라이 에칭한다는 순서는 아주 자연스러운 순서가 된다. 그러나, 본 실시예에서는, 퇴적막에 Mg가 HfO에 혼합되어 있거나, 또는 MgO막이 HfO막의 하층에 존재하는 경우에도, HF 수용액에 의한 웨트 에칭을 먼저 실시한다.
이에 의하여, 드라이 에칭에 의한 웨이퍼의 손상을 저감하고, 또한, 잔사가 적은 상태에서 드라이 에칭에 의해 higk-k 절연막을 제거할 수 있다.
본 발명의 작용효과에 관하여, 이하, 도 5를 참조하면서 설명한다. 즉, 본 발명은 실험적으로 발견한 방법이기 때문에 명확한 근거는 아직 미해명된 부분도 있으나, 발명자가 추측한 메카니즘을 도 5에서 설명한다. 도 5는, HfO막과 MgO막의 계면을 원자레벨로 확대한 도면이다. 이 퇴적막은, Si기판(201) 위에 MgO막(501), HfO막(502)의 순서로 퇴적한 구조이다. 여기서는, 도 2의 예와는 달리, HfO막(501)의 밑에 MgO막(502)이 퇴적되어 있는 경우에 대하여 설명한다.
퇴적막이 퇴적한 직후는, 도 5의 (a)에 나타내는 바와 같이, Mg 원자와 Hf 원자는 층 형상으로 분리되어 있다. 일반적으로, higk-k 절연막에는 계면상태를 안정시키기 위하여, 도 1의 S1의 단계에서, HfO막과 MgO막의 퇴적 후에 열처리가 가해지고, 그 위에 TiN막이 퇴적된다. 도 5의 (b)는 퇴적막의 열처리 후의 막의 상태를 나타내고, Mg 원자(503)와 Hf 원자가 상호 확산에 의해, 어느 정도 원자가 혼합되어 있다. 이 상태의 퇴적막, 즉 HfO 중에 Mg 원자(503)가 어느 정도 혼합된 막이 되면, BCl3/Cl2가스에서는 에칭의 진행이 지연된다고 생각된다. 한편, HF 수용액을 사용한 웨트 에칭에서는, F 이온이 전하의 치우침이 큰 결합, 즉 MgO 결합을 절단하면서 퇴적막 중으로 들어가, 도 5의 (c)에 나타내는 바와 같이, Mg 원자를 제거한다. 남은 HfO막(504)은 Mg 원자가 빠져 치밀함이 저감하여, BCl3/Cl2가스에 의해 용이하게 드라이 에칭된다.
발명자들의 실험에 의하면, MgO 막이 존재하지 않는 HfO막 2 nm을 드라이 에칭하기 위해서는, BCl3 80 ㎖/min Cl2 20 ㎖/min의 혼합가스, 압력 0.2 Pa의 플라즈마로, 웨이퍼에 인가하는 바이어스 10 W로 20 s, 그 후 연속하여 바이어스 0 W의 조건으로, 60s 필요하다. 한편, 본 발명의 방법에 의거하여, MgO막이 존재하는 HfO막 2 nm에 대하여 최초로 HF 수용액에서 Mg 원자를 제거한 경우는, 바이어스 0 W에서 60 s로 HfO막을 제거할 수 있기 때문에, Mg 원자 제거 후의 HfO막이 드라이 에칭되기 쉬워져 있는 것을 알 수 있다.
또한, 퇴적막에 대하여 HF 웨트 에칭 전에 종래기술과 같이, BCl3/Cl2 가스에 의한 드라이 에칭을 삽입하여, 그 후에 HF 웨트 에칭과 그 후 다시 BCl3/Cl2 가스의 드라이 에칭을 가하여도, higk-k 절연막을 제거할 수 있으나, 처리시간이 길어져 스루풋이 떨어짐과 동시에, 드라이 에칭이 1회 많아지는 만큼 기판의 손상도 많아진다.
또, 본 실시예에는 HfO막의 하층에 MgO막이 존재하는 경우의 에칭방법을 설명하였으나, MgO막이 HfO막의 상층에 있는 경우, 또는 Mg 원자가 HfO막 중에 초기부터 혼합되어 있는 경우도 완전히 동일한 방법으로 제거할 수 있다.
환언하면, 본 실시예에서는, HfO막과 MgO막(막의 상하관계 또는 혼합상태의 여하에 관계없이)의 퇴적막에 대하여, 즉, 도 2의 (b)상태의 퇴적막에 대하여, 먼저, 최초로 HF 수용액을 사용하여 웨트 에칭하고, 다음에, BCl3/Cl2가스를 사용하여 드라이 에칭함으로써, 상기한 효과가 얻어진다.
(실시예 2)
다음에, 도 6에서 본 발명이 되는 반도체소자 가공방법의 제 2 실시예를 설명한다. 도 6은, HfO막(202)의 하층에 Y2O3막(601)이 존재하는 퇴적막에 대하여, TiN막(204)까지 에칭한 상태를 나타낸다. HfO막(202)의 두께는 2 nm이고, Y2O3막(601)의 두께는 1 nm 이다. 이 상태에서 HfO막(202) 및 Y2O3막(601)을 제거하기 위해서는 먼저, HN03수용액으로 Y2O3막(601)의 웨트 에칭을 행한다. HN03 농도는 1.4%이고 시간은 120 s 이다. 다음에, BCl3 80 ㎖/min Cl2 20 ㎖/min의 혼합가스, 압력 0.2 Pa의 플라즈마로, 웨이퍼에 인가하는 바이어스 10 W의 조건으로 20 s, 그 후 연속하여 바이어스 0 W의 조건으로 60 s만큼, 주로 HfO막(202)의 드라이 에칭을 행한다. 그 후, 다시 1.4% HN03로, 120 s만큼 Y2O3막(601)의 웨트 에칭을 행한다. 또한, BCl3 80 ㎖/min Cl2 20 ㎖/min, 압력 0.2 Pa의 플라즈마로, 바이어스 0 W의 조건으로, 60 s만큼, 주로 HfO막(202)의 드라이 에칭을 행한다. 이상의 처리에 의하여 HfO막(102)과 Y2O3막(401)을 제거 가능하다. 실시예 1의 MgO막 제거보다, 웨트 에칭과 드라이 에칭이 1회씩 많은 것은, Y2O3막의 웨트 내성이 강하기 때문이다.
또, 막 두께가 더욱 두꺼운 경우에는, 웨트 에칭과 드라이 에칭의 사이클[도 1의 (S6)∼(S8)]의 수를 증가함으로써 제거 가능하다. 또, 본 방법으로 막을 제거할 수 있는 메카니즘은 실시예 1에서 설명한 MgO막의 경우와 동일하다고 생각한다.
(실시예 3)
다음에, 본 발명이 되는 반도체소자 가공방법의 제 3 실시예로서, HfO막(102)의 밑에 Al2O3막이 존재하는 퇴적막의 경우의 제거방법을 설명한다. 이 재료에서는, 먼저 HF 수용액(0.25%, 12O s)에 의한 Al2O3막의 웨트 에칭을 행한다. 다음에, BCl3 80 ㎖/min Cl2 20 ㎖/min의 혼합가스, 압력 0.2 Pa의 플라즈마로, 웨이퍼에 인가하는 바이어스 10 W로 20 s, 그 후 연속하여 바이어스 0 W의 조건으로 60 s만큼, HfO막(102)의 드라이 에칭을 행한다. 이상의 처리에 의해 퇴적막의 제거가 가능해진다. 완전히 결정화한 Al2O3막은 산에는 녹지 않는 것이 알려져 있으나, 반도체소자의 절연막 등으로 하여 CVD(화학기상성장법) 등으로 성막한 얇은 Al2O3막은 HF로 제거할 수 있다. 막이 제거되는 메카니즘은 실시예 1의 MgO막과 동등하다고 생각된다.
이상과 같이, HfO막에 Mg, Y 또는 Al이 혼합 또는 겹쳐진 퇴적막의 제거는 웨트 에칭과 드라이 에칭을 교대로 반복함으로써 제거할 수 있다. 또 웨트 에칭부터 개시함으로써, 드라이 에칭부터 개시하는 경우보다 단시간 또한 저손상으로 higk-k 절연막의 제거가 가능해진다. 또 HfO막 대신, ZrO막이 된 경우도 BCl3/Cl2가스로 드라이 에칭할 수 있다.
이상의 실시예로 웨트 에칭과 드라이 에칭의 조건이나 그 사이클수는 퇴적막의 두께에 따라 다르고, 각 경우에 최적화할 필요가 있다.
(실시예 4)
다음에, 본 발명이 되는 반도체소자 가공방법의 제 4 실시예로서, 메탈 게이트재료와 그 에칭가스와 higk-k 절연막의 제거의 관계를 설명한다. 이미 설명한 각 실시예에서는, 메탈 게이트가 TiN막인 경우를 설명하였으나, TiN막 대신, TaN, TaSiN, MoN, MoSiN 기타 여러가지 금속 또는 그 질화물 등을 메탈 게이트로서 사용할 수 있다. 이와 같은 메탈 게이트를 에칭하는 가스는 재료에 따라 다르나, higk-k 절연막의 제거를 원활하게 행하기 위해서는, 퇴적성이 적은 가스로 에칭하는 것이 바람직하다. 구체적으로는, TiN의 에칭은 CF4가스에 의한 브레이크 스루 후에 Cl2 또는 그것에 희가스를 첨가한 가스로 에칭하면, 특히 본 발명에서 설명한 방법이 효과를 발휘한다. TaN의 경우도 마찬가지로, Cl2로 에칭하는 것이 좋다. TaSiN 등에서 Si의 함유량이 많은 물질의 경우 CF4 또는 SF6, NF3 등으로 에칭하는 것이 좋다. 또, MoN의 경우는, Cl2에 약간 산소를 혼합한 가스가 좋다. HBr이나 CHF3 등의 퇴적성이 강한 가스를 첨가하면 에칭 후의 higk-k 절연막 표면에 반응생성물의 퇴적이 생겨 다음의 higk-k 절연막의 제거를 방해할 가능성이 있다.
201 : Si기판 202 : HfO막
203 : MgO막 204 : TiN막
205 : poly Si막 206 : SiN막
207 : 반사방지막 208 : 레지스트막
301 : 플라즈마 전원 302 : 안테나
303 : 창 304 : 진공챔버
305 : 시료대 306 : 웨이퍼
307 : 바이어스 전원 308 : 전자 코일
309 : 가스 도입관 310 : 가스유량 제어기
401 : 용기 402 : 시료대
403 : 웨이퍼 404 : 약액 공급 노즐
501 : MgO막 502 : HfO막
503 : 상호 확산한 Mg 원자 601 : Y2O3막

Claims (8)

  1. Si 기판 위에 형성된 high-k 절연막과 일 함수를 제어하기 위한 물질을 함유하는 퇴적막 위에, 금속의 전극이 배치된 메탈 게이트구조를 가지는 반도체소자의 가공방법에 있어서,
    상기 high-k 절연막과 상기 일 함수를 제어하기 위한 물질을 함유하는 상기 퇴적막의 제거를 위해, 웨트 에칭과 드라이 에칭을 적어도 1회 행하고, 또한 상기제거의 공정을 상기 웨트 에칭부터 개시하는 것을 특징으로 하는 반도체소자 가공방법.
  2. 제 1항에 있어서,
    상기 퇴적막의 제거를 위한 웨트 에칭과 드라이 에칭은, 상기 반도체소자의 피처리면 위에서의 잔사가 없어질 때까지 교대로 반복하는 것을 특징으로 하는 반도체소자 가공방법.
  3. 제 1항에 있어서,
    상기 high-k 절연막은, Hf 또는 Zr의 산화물이고, 상기 일 함수를 제어하기 위한 물질은, Mg, Y 또는 Al인 것을 특징으로 하는 반도체소자 가공방법.
  4. 제 1항에 있어서,
    상기 일 함수를 제어하기 위한 물질은, 상기 high-k 절연막에 혼합되어 있는 것을 특징으로 하는 반도체소자 가공방법.
  5. 제 1항에 있어서,
    상기 일 함수를 제어하기 위한 물질을 함유하는 막은, 상기 high-k 절연막의 상층 또는 하층에 퇴적되어 있는 것을 특징으로 하는 반도체소자 가공방법.
  6. 제 1항에 있어서,
    상기 high-k 절연막이 Hf 산화물 또는 Zr 산화물이고, 또한, 상기 일 함수를 제어하는 물질이 Mg 또는 Al인 경우는, 상기 웨트 에칭을 Hf 가스, 상기 드라이 에칭을 BCl3와 Cl2의 혼합가스로 행하는 것을 특징으로 하는 반도체소자 가공방법.
  7. 제 1항에 있어서,
    상기 절연막의 조성이 Hf 산화물 또는 Zr 산화물이고, 상기 일 함수를 제어하는 물질이 Y인 경우는, 상기 웨트 에칭을 HNO3가스, 상기 드라이에칭을 BCl3와 BCl3의 혼합가스로 행하는 것을 특징으로 하는 반도체소자 가공방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 메탈 게이트의 재료가 TiN 또는 TaN인 경우는 Cl2가스로 드라이 에칭을 행하고, TaSiN인 경우는 CF4, SF6 또는 NF3가스로 상기 메탈 게이트의 드라이 에칭을 행하는 것을 특징으로 하는 반도체소자 가공방법.
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