KR20110042797A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 장치는 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및 서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;를 포함하고, 상기 구동부는 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4); 및 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 배치되는 인덕터(Inductor);를 포함할 수 있다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
본 발명은 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널을 포함한다.
플라즈마 디스플레이 패널은 격벽으로 구획된 방전 셀(Cell) 내에 형성된 형광체 층을 포함하고, 아울러 복수의 전극(Electrode)을 포함한다.
플라즈마 디스플레이 패널의 전극에 구동 신호를 공급하면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
본 발명은 서스테인 기간에서 스캔 전극 또는 서스테인 전극으로 서스테인 신호를 공급하는 에너지 회수회로(Energy Recovery Circuit)의 구성을 변경한 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
본 발명에 따른 플라즈마 디스플레이 장치는 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및 서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;를 포함하고, 상기 구동부는 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4); 및 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 배치되는 인덕터(Inductor);를 포함할 수 있다.
또한, 본 발명에 따른 다른 플라즈마 디스플레이 장치는 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및 서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구 동부;를 포함하고, 상기 구동부는 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 인덕터(Inductor); 및 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 인덕터의 사이에 배치되는 제 4 스위치(S4);를 포함할 수 있다.
또한, 상기 제 3 스위치의 내부 다이오드(Inner Diode)와 상기 제 4 스위치의 내부 다이오드는 서로 역방향으로 배치될 수 있다.
또한, 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드는 상기 제 1 전극에 연결될 수 있다.
또한, 상기 제 3 스위치와 상기 제 4 스위치는 함께 턴-온(Turn-On)되거나 혹은 함께 턴-오프(Turn-Off)될 수 있다.
또한, 상기 제 3 스위치 및 상기 제 4 스위치 중 어느 하나가 턴-온(Turn-On)되는 경우 다른 하나는 턴-오프(Turn-Off)되고, 상기 제 3 스위치 및 상기 제 4 스위치 중 어느 하나가 턴-오프되는 경우 다른 하나는 턴-온될 수 있다.
또한, 본 발명에 따른 또 다른 플라즈마 디스플레이 장치는 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및 서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구 동부;를 포함하고, 상기 구동부는 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 배치되는 제 1 인덕터(Inductor1, L1); 및 상기 제 3 스위치와 상기 제 4 스위치의 사이 노드와 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드 사이에서 직렬 배치되는 제 1 다이오드(Diode1, D1)와 제 2 인덕터(Inductor2, L2);를 포함할 수 있다.
또한, 본 발명에 따른 또 다른 플라즈마 디스플레이 장치는 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및 서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;를 포함하고, 상기 구동부는 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 배치되는 제 1 인덕 터(Inductor1, L1); 및 상기 제 4 스위치와 상기 제 1 인덕터의 사이 노드와 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드 사이에서 직렬 배치되는 제 1 다이오드(Diode1, D1)와 제 2 인덕터(Inductor2, L2);를 포함할 수 있다.
또한, 본 발명에 따른 또 다른 플라즈마 디스플레이 장치는 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및 서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;를 포함하고, 상기 구동부는 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치(3)의 사이에 배치되는 제 1 인덕터(Inductor1, L1); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 1 인덕터의 사이에 배치되는 제 4 스위치; 및 상기 제 3 스위치와 상기 제 1 인덕터의 사이 노드와 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드 사이에서 직렬 배치되는 제 1 다이오드(Diode1, D1)와 제 2 인덕터(Inductor2, L2);를 포함할 수 있다.
또한, 상기 제 3 스위치의 내부 다이오드(Inner Diode)와 상기 제 4 스위치의 내부 다이오드는 서로 역방향으로 배치될 수 있다.
또한, 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드는 상기 제 1 전극에 연결될 수 있다.
또한, 상기 제 3 스위치와 상기 제 4 스위치는 함께 턴-온(Turn-On)되거나 혹은 함께 턴-오프(Turn-Off)될 수 있다.
또한, 상기 제 3 스위치 및 상기 제 4 스위치 중 어느 하나가 턴-온(Turn-On)되는 경우 다른 하나는 턴-오프(Turn-Off)되고, 상기 제 3 스위치 및 상기 제 4 스위치 중 어느 하나가 턴-오프되는 경우 다른 하나는 턴-온될 수 있다.
또한, 상기 제 1 다이오드의 캐소드(Cathode)는 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드를 향하는 방향으로 배치될 수 있다.
또한, 상기 제 2 인덕터와 상기 제 1 다이오드는 상기 제 1 인덕터와 병렬일 수 있다.
또한, 상기 제 2 인덕터의 인덕턴스(Inductance)는 상기 제 1 인덕터의 인덕턴스보다 더 작거나, 동일하거나, 더 클 수 있다.
또한, 본 발명에 따른 또 다른 플라즈마 디스플레이 장치는 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및 서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;를 포함하고, 상기 구동부는 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 차례로 배치되는 제 1 인덕터(Inductor1, L1)와 제 2 인덕터(Inductor2, L2); 및 상기 제 4 스위치와 상기 제 1 인덕터의 사이 노드와 상기 제 1 인덕터와 상기 제 2 인덕터의 사이 노드에서 상기 제 1 인덕터와 병렬 배치되는 제 1 다이오드(Diode1, D1);를 포함할 수 있다.
또한, 본 발명에 따른 또 다른 플라즈마 디스플레이 장치는 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및 서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;를 포함하고, 상기 구동부는 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor); 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4); 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 차례로 배치되는 제 1 인덕터(Inductor1, L1)와 제 2 인덕터(Inductor2, L2); 및 상기 제 3 스위치와 상기 제 4 스위치의 사이 노드와 상기 제 1 인덕터와 상기 제 2 인덕터의 사이 노드에서 상기 제 1 인덕터 및 상기 제 4 스위치와 병렬 배치되는 제 1 다이오드(Diode1, D1);를 포함할 수 있다.
또한, 상기 제 1 다이오드의 캐소드(Cathode)는 상기 제 2 인덕터를 향하는 방향으로 배치될 수 있다.
또한, 상기 제 2 인덕터의 인덕턴스(Inductance)는 상기 제 1 인덕터의 인덕턴스보다 작을 수 있다.
본 발명에 따른 플라즈마 디스플레이 장치는 서스테인 기간에서 스캔 전극 또는 서스테인 전극으로 서스테인 신호를 공급하는 에너지 회수회로(Energy Recovery Circuit)의 구성을 변경함으로써, 에너지 회수회로에 사용되는 소자들의 개수를 줄여 구동회로의 크기를 줄이고 제조단가를 저감시키는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 플라즈마 디스플레이 장치 및 그의 구동방법을 상세히 설명한다.
도 1은 플라즈마 디스플레이 장치의 구성에 대해 설명하기 위한 도면이다.
도 1을 살펴보면, 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(110)를 포함할 수 있다.
플라즈마 디스플레이 패널(100)은 제 1 전극, 제 1 전극과 교차하는 제 2 전극을 포함할 수 있다. 아울러, 플라즈마 디스플레이 패널(100)은 복수의 서브필드(Subfield)를 포함하는 프레임(Frame)으로 영상을 구현할 수 있다. 여기서, 제 1 전극은 스캔 전극과 서스테인 전극을 포함할 수 있고, 제 2 전극은 어드레스 전극일 수 있다.
구동부(110)는 플라즈마 디스플레이 패널(100)의 스캔 전극, 서스테인 전극 또는 어드레스 전극 중 적어도 하나로 구동신호를 공급하여, 플라즈마 디스플레이 패널(100)의 화면에 영상이 구현되도록 할 수 있다. 바람직하게는, 구동부(110)는 서브필드(Subfield)의 서스테인 기간에서 제 1 전극에 서스테인 신호를 공급하는 에너지 회수회로(Energy Recovery Circuit)를 포함할 수 있다.
여기, 도 1에서는 구동부(110)가 하나의 보드(Board) 형태로 이루어지는 경우만 도시하고 있지만, 본 발명에서 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 보드 형태로 나누어지는 것도 가능하다. 예를 들면, 구동부(110)는 플라즈마 디스플레이 패널(100)의 스캔 전극을 구동시키는 제 1 구동부(미도시)와, 서스테인 전극을 구동시키는 제 2 구동부와, 어드레스 전극을 구동시키는 제 3 구동부(미도시)로 나누어질 수 있는 것이다.
도 2는 플라즈마 디스플레이 패널의 구조에 대해 설명하기 위한 도면이다.
도 2를 살펴보면, 플라즈마 디스플레이 패널(100)은 복수의 제 1 전극(202(Y), 203(Z))과 교차하는 복수의 제 2 전극(213, X)이 형성되는 후면 기판(211)을 포함할 수 있다.
여기서, 제 1 전극(202, 203)은 서로 나란한 스캔 전극(202, Y)과 서스테인 전극(203, Z)을 포함할 수 있고, 제 2 전극(211)은 어드레스 전극이라고 할 수 있다.
스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성된 전면 기판(201)에는 스캔 전극(202, Y) 및 서스테인 전극(203, Z)의 방전 전류를 제한하며 스캔 전극(202, Y)과 서스테인 전극(203, Z) 간을 절연시키는 상부 유전체 층(204)이 배치 될 수 있다.
상부 유전체 층(204)이 형성된 전면 기판(201)에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성될 수 있다. 이러한 보호 층(205)은 2차 전자 방출 계수가 높은 재질, 예컨대 산화마그네슘(MgO) 재질을 포함할 수 있다.
후면 기판(211) 상에는 어드레스 전극(213, X)이 형성되고, 이러한 어드레스 전극(213, X)이 형성된 후면 기판(211)의 상부에는 어드레스 전극(213, X)을 덮으며 어드레스 전극(213, X)을 절연시키는 하부 유전체 층(215)이 형성될 수 있다.
하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(212)이 형성될 수 있다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R)광을 방출하는 제 1 방전 셀, 청색(Blue : B)광을 방출하는 제 2 방전 셀 및 녹색(Green : G)광을 방출하는 제 3 방전 셀 등이 형성될 수 있다.
격벽(212)은 제 1 격벽(212b)과 제 2 격벽(212a)을 포함하고, 제 1 격벽(212b)의 높이와 제 2 격벽(212a)의 높이가 서로 다를 수 있다.
한편, 방전셀에서는 어드레스 전극(213)이 스캔 전극(202) 및 서스테인 전극(203)과 교차할 수 있다. 즉, 방전셀은 어드레스 전극(213)이 스캔 전극(202) 및 서스테인 전극(203)과 교차하는 지점에 형성되는 것이다.
격벽(212)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워질 수 있다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성될 수 있다. 예를 들면, 적색 광을 발생시키는 제 1 형광체 층, 청색 광을 발생시키는 제 2 형광체 층 및 녹색 광을 발생시키는 제 3 형광체 층이 형성될 수 있다.
또한, 후면 기판(211) 상에 형성되는 어드레스 전극(213)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.
스캔 전극(202), 서스테인 전극(203) 및 어드레스 전극(213) 중 적어도 하나로 소정의 신호가 공급되면 방전셀 내에서는 방전이 발생할 수 있다. 이와 같이, 방전셀 내에서 방전이 발생하게 되면, 방전셀 내에 채워진 방전 가스에 의해 자외선이 발생할 수 있고, 이러한 자외선이 형광체층(214)의 형광체 입자에 조사될 수 있다. 그러면, 자외선이 조사된 형광체 입자가 가시광선을 발산함으로써 플라즈마 디스플레이 패널(100)의 화면에는 소정의 영상이 표시될 수 있는 것이다.
도 3은 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면이다.
도 3을 살펴보면 영상의 계조(Gray Level)를 구현하기 위한 프레임은 복수의 서브필드(Subfield, SF1~SF8)를 포함할 수 있다.
아울러, 복수의 서브필드는 방전셀을 방전이 발생하지 않을 방전셀을 선택하거나 혹은 방전이 발생하는 방전셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)을 포함할 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 예컨대 하나의 프레임은 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 어드레스 기간과 서스테인 기간을 포함할 수 있다.
또는, 프레임의 복수의 서브필드 중 적어도 하나의 서브필드는 초기화를 위한 리셋 기간을 더 포함하는 것도 가능하다.
아울러, 프레임의 복수의 서브필드 중 적어도 하나의 서브필드는 서스테인 기간을 포함하지 않을 수 있다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 가중치를 20으로 설정하고, 제 2 서브필드의 가중치를 21로 설정하는 방법으로 각 서브필드의 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 설정할 수 있다. 이와 같이 각 서브필드에서 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써 다양한 영상의 계조를 구현할 수 있다.
여기, 도 3에서는 하나의 영상 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 영상 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브 필드까지의 12개의 서브필드로 하나의 영상 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 영상 프레임을 구성할 수도 있는 것이다.
또한, 여기 도 3에서는 하나의 영상 프레임에서 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 영상 프레임에서 서브필드들이 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
한편, 프레임에 포함된 복수의 서브필드 중 적어도 하나는 선택적 소거 서브필드(Selective Erase Subfield, SE)이고, 아울러 복수의 서브필드 중 적어도 하나는 선택적 쓰기 서브필드(Selective Write Subfield, SW)인 것도 가능하다.
하나의 프레임이 적어도 하나의 선택적 소거 서브필드와 선택적 쓰기 서브필드를 포함하는 경우에는, 프레임의 복수의 서브필드 중 첫 번째 서브필드 또는 첫 번째 서브필드와 두 번째 서브필드가 선택적 쓰기 서브필드이고, 나머지는 선택적 소거 서브필드인 것이 바람직할 수 있다.
여기서, 선택적 소거 서브필드는 어드레스 기간에서 어드레스 전극에 데이터 신호(Data)가 공급된 방전셀을 어드레스 기간 이후의 서스테인 기간에서 오프(Off)시키는 서브필드이다.
이러한 선택적 소거 서브필드는 오프시킬 방전셀을 선택하기 위한 어드레스 기간과 어드레스 기간에서 선택되지 않은 방전셀에서 서스테인 방전을 발생시키는 서스테인 기간을 포함할 수 있다.
선택적 쓰기 서브필드는 어드레스 기간에서 어드레스 전극에 데이터 신 호(Data)가 공급된 방전셀을 어드레스 기간 이후의 서스테인 기간에서 온(On)시키는 서브필드이다.
이러한 선택적 쓰기 서브필드는 방전셀들을 초기화하기 위한 리셋 기간, 온시킬 방전셀을 선택하기 위한 어드레스 기간 및 어드레스 기간에서 선택된 방전셀에서 서스테인 방전을 발생시키는 서스테인 기간을 포함할 수 있다.
도 4는 플라즈마 디스플레이 장치의 구동방법을 개략적으로 설명하기 위한 도면이다. 이하에서 설명될 구동 파형은 앞선 도 1의 구동부(110)가 공급하는 것이다.
도 4를 살펴보면, 프레임(Frame)의 복수의 서브필드(Sub-Field) 중 적어도 하나의 서브필드의 초기화를 위한 리셋 기간(Reset Period : RP)에서는 스캔 전극(Y)으로 리셋 신호(RS)를 공급할 수 있다. 여기서, 리셋 신호(RS)는 전압이 점진적으로 상승하는 상승 램프 신호(Ramp-Up : RU) 및 전압이 점진적으로 하강하는 하강 램프 신호(Ramp-Down : RD)를 포함할 수 있다.
예를 들면, 리셋 기간의 셋업 기간(SU)에서는 스캔 전극에 상승 램프 신호(RU)가 공급되고, 셋업 기간 이후의 셋다운 기간(SD)에서는 스캔 전극에 하강 램프 신호(RD)가 공급될 수 있다.
스캔 전극에 상승 램프 신호가 공급되면, 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 벽 전하(Wall Charge)의 분포가 균일해질 수 있다.
상승 램프 신호가 공급된 이후, 스캔 전극에 하강 램프 신호가 공급되면, 방 전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류될 수 있다.
리셋 기간 이후의 어드레스 기간(AP)에서는 하강 램프 신호의 최저 전압보다는 높은 전압을 갖는 스캔 기준 신호(Ybias)가 스캔 전극에 공급될 수 있다.
또한, 어드레스 기간에서는 스캔 기준 신호(Ybias)의 전압으로부터 하강하는 스캔 신호(Sc)가 스캔 전극에 공급될 수 있다.
한편, 적어도 하나의 서브필드의 어드레스 기간에서 스캔 전극으로 공급되는 스캔 신호의 펄스폭은 다른 서브필드의 스캔 신호의 펄스폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호의 폭이 앞에 위치하는 서브필드에서의 스캔 신호의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호 폭의 감소는 2.6㎲(마이크로초), 2.3㎲, 2.1㎲, 1.9㎲ 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲, 2.3㎲, 2.3㎲, 2.1㎲......1.9㎲, 1.9㎲ 등과 같이 이루어질 수도 있다.
이와 같이, 스캔 신호가 스캔 전극으로 공급될 때, 스캔 신호에 대응되게 어드레스 전극(X)에 데이터 신호(Dt)가 공급될 수 있다.
이러한 스캔 신호와 데이터 신호가 공급되면, 스캔 신호와 데이터 신호 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.
아울러, 어드레스 방전이 발생하는 어드레스 기간에서 서스테인 전극에는 스 캔 전극과 어드레스 전극 사이에서 어드레스 방전이 효과적으로 발생하도록 하기 위해 서스테인 기준 신호(Zbias)신호를 공급할 수 있다.
어드레스 기간 이후의 서스테인 기간(SP)에서는 스캔 전극 또는 서스테인 전극 중 적어도 하나에 서스테인 신호(SUS)가 공급될 수 있다. 예를 들면, 스캔 전극과 서스테인 전극에 교번적으로 서스테인 신호가 공급될 수 있다.
이러한 서스테인 신호가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호의 서스테인 전압(Vs)이 더해지면서 서스테인 신호가 공급될 때 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다.
도 5 내지 도 14는 서스테인 신호를 공급하기 위한 에너지 회수회로의 구성 및 동작에 대해 설명하기 위한 도면이다.
도 5를 살펴보면, 서스테인 신호(SUS)를 공급하기 위한 구동부의 에너지 회수회로는 커패시터(Capacitor, C), 제 1 스위치(S1), 제 2 스위치(S2), 인덕터(Inductor, L), 제 3 스위치(S3) 및 제 4 스위치(S4)를 포함할 수 있다.
커패시터(C)에는 스캔 전극(Y) 또는 서스테인 전극(Z)의 전압이 회수되어 저장될 수 있고, 아울러 커패시터(C)에 저장된 전압은 서스테인 전극(Z) 또는 스캔 전극(Y)으로 공급될 수 있다.
인덕터(L)는 커패시터(C)와 스캔 전극 또는 서스테인 전극 사이에 배치될 수 있다. 자세하게는, 인덕터(L)는 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 제 4 스위치(S4)의 사이에 배치될 수 있다. 예를 들면, 도 5와 같이 인 덕터(L)는 제 3 노드(n3)와 제 4 노드(n4) 사이에 배치될 수 있다. 여기서, 제 3 노드(n3)는 제 4 스위치(S4)와 인덕터(L)의 사이노드일 수 있다.
이러한 인덕터(L)는 커패시터(C)에 저장된 전압이 스캔 전극 또는 서스테인 전극으로 공급될 때 및 스캔 전극 또는 서스테인 전극의 전압이 커패시터(C)로 회수될 때 공진을 발생시킬 수 있다.
제 1 스위치(S1)와 제 2 스위치(S2)는 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND)의 사이에서 차례로 직렬연결될 수 있다. 아울러, 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드, 즉 제 4 노드(n4)에서 스캔 전극 혹은 서스테인 전극과 연결될 수 있다.
제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)를 고려하면, 커패시터(C)는 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 접지(GND) 사이에 배치되는 것으로 볼 수 있다.
제 1 스위치(S1)는 소정의 스위칭 동작을 통해 스캔 전극 또는 서스테인 전극에 서스테인 전압(Vs)을 공급할 수 있다.
제 2 스위치(S2)는 소정의 스위칭 동작을 통해 스캔 전극 또는 서스테인 전극에 그라운드 레벨(GND)의 전압을 공급할 수 있다.
제 3 스위치(S3)는 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 커패시터(C) 사이에 배치될 수 있다. 자세하게는, 도 5와 같이 제 3 스위치(S3)는 제 1 노드(n1)와 제 2 노드(n2) 사이에 배치될 수 있다. 여기서, 제 1 노드(n1)는 커패시터(C)와 제 3 스위치(S3)의 사이노드이고, 제 2 노드(n2)는 제 3 스위치(S3) 와 제 4 스위치(S4)의 사이노드일 수 있다.
제 4 스위치(S4)는 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 제 3 스위치(S3)의 사이에 배치될 수 있다. 자세하게는, 도 5와 같이 제 4 스위치(S4)는 제 2 노드(n2)와 제 3 노드(n3)의 사이에 배치될 수 있다.
제 3 스위치(S3) 및 제 4 스위치(S4)는 소정의 스위칭 동작을 통해 서스테인 신호(SUS)의 전압이 점진적으로 상승하는 상승기간에서 커패시터(C)에 저장된 전압을 스캔 전극 또는 서스테인 전극으로 공급할 수 있고, 아울러 서스테인 신호(SUS)의 전압이 점진적으로 하강하는 하강기간에서 스캔 전극 또는 서스테인 전극의 전압을 커패시터(C)로 회수할 수 있다.
아울러, 제 3 스위치(S3)와 제 4 스위치(S4)는 직렬로 배치되기 때문에 에너지 회수 경로 및 에너지 공급 경로를 구분하기 위해 제 3 스위치(S3)의 내부 다이오드(Inner Diode)와 제 4 스위치(S4)의 내부 다이오드는 서로 역방향으로 배치되는 것이 바람직할 수 있다.
상기한 에너지 회수회로의 동작의 일례를 살펴보면 아래와 같다.
도 6을 살펴보면, 서스테인 신호(SUS)의 상승기간(rp)에서는 제 1, 2 스위치(S1, S2)는 턴-오프(Turn-Off)된 상태에서 제 3 스위치(S3) 및 제 4 스위치(S4)가 턴-온(Turn-On)될 수 있다.
그러면, 도 7의 (①)과 같이 커패시터(C)에 저장된 전압이 인덕터(L)에 의한 LC 공진을 통해 스캔 전극 또는 서스테인 전극에 공급될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 그라운드 레벨(GND)의 전압으로부터 점진적으로 상승할 수 있다.
이후, 서스테인 신호(SUS)의 전압이 유지되는 유지기간(mp)에서는 제 1 스위치(S1)가 턴-온되고, 제 3, 4 스위치(S3, S4)는 함께 턴오프될 수 있다.
그러면, 도 7의 (②)와 같이 서스테인 전압원이 발생시킨 서스테인 전압(Vs)이 스캔 전극 또는 서스테인 전극으로 공급될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압은 서스테인 전압(Vs)으로 클램핑되어 실질적으로 서스테인 전압(Vs)을 유지할 수 있다.
이후, 서스테인 신호(SUS)의 하강기간(fp)에서는 제 1 스위치(S1)가 턴오프되고, 제 3, 4 스위치(S3, S4)가 턴-온될 수 있다.
그러면, 도 7의 (③)과 같이 스캔 전극 또는 서스테인 전극의 전압이 인덕터(L)에 의한 LC 공진을 통해 커패시터(C)로 회수될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 서스테인 전압(Vs)으로부터 점진적으로 하강할 수 있다.
아울러, 하강기간(fp)의 이후에는 제 2 스위치(S2)가 턴-온될 수 있다.
그러면, 도 7의 (④)와 같이 스캔 전극 또는 서스테인 전극으로부터 제 2 스위치(S2)를 경유하여 접지(GND)로 향하는 전류 경로가 형성될 수 있고, 이에 따라 스캔 전극 또는 서스테인 전극의 전압이 그라운드 레벨(GND)의 전압이 될 수 있다.
상기와 같은 방법을 이용하여 서스테인 신호(SUS)를 스캔 전극 또는 서스테인 전극으로 공급하는 것이 가능하다.
한편, 도 6과 같이 커패시터(C)에 저장된 전압을 스캔 전극 또는 서스테인 전극으로 공급할 때 혹은 스캔 전극 또는 서스테인 전극의 전압을 커패시터(C)로 회수할 때, 제 3 스위치(S3)와 제 4 스위치(S4)는 함께 턴-온(Turn-On)된다. 아울러, 서스테인 신호(SUS)의 유지기간(mp)에서는 제 3 스위치(S3)와 제 4 스위치(S4)가 함께 턴-오프(Turn-Off)된다.
이를 위해, 도 8과 같이 제 3 스위치(S3)와 제 4 스위치(S4)의 게이트(Gate) 단자를 공통으로 연결하고, 게이트 드라이버(800)가 제 3 스위치(S3)와 제 4 스위치(S4)의 게이트(Gate) 단자로 공통으로 제어신호를 공급하는 것이 가능하다. 이러한 경우, 게이트 드라이버(800)는 하나의 제어신호를 이용하여 제 3 스위치(S3)와 제 4 스위치(S4)를 함께 턴-온하거나 혹은 함께 턴-오프하는 것이 가능하다.
이처럼, 제 3 스위치(S3)와 제 4 스위치(S4)의 게이트(Gate) 단자로 공통으로 연결하는 경우는 도 8과 같이 제 3 스위치(S3)와 제 4 스위치(S4)가 인접하여 배치되는 경우에 적용되는 것이 바람직할 수 있다. 아울러, 도 8을 살펴보면 제 3 스위치(S3)의 내부 다이오드(ID1)와 제 4 스위치(S4)의 내부 다이오드(ID2)가 서로 역방향으로 배치되는 것을 알 수 있다.
이하에서는 본 발명과는 다른 제 1 비교예에 따른 에너지 회수회로의 일례를 설명한다. 도 9에는 제 1 비교예에 따른 에너지 회수회로의 구성이 개시되어 있다.
도 9를 살펴보면 제 1 비교예에 따른 에너지 회수회로는 제 10 커패시터(Capacitor10, C10), 제 10 스위치(S10), 제 20 스위치(S20), 제 10 인덕터(Inductor10, L10), 제 30 스위치(S30) 및 제 40 스위치(S40)를 포함할 수 있다.
제 10 커패시터(C10)에는 스캔 전극(Y) 또는 서스테인 전극(Z)의 전압이 회수되어 저장될 수 있고, 아울러 제 10 커패시터(C10)에 저장된 전압은 서스테인 전극(Z) 또는 스캔 전극(Y)으로 공급될 수 있다.
제 10 인덕터(L10)는 커패시터(C)와 스캔 전극 또는 서스테인 전극 사이에 배치될 수 있다. 이러한 제 10 인덕터(L10)는 제 10 커패시터(C10)에 저장된 전압이 스캔 전극 또는 서스테인 전극으로 공급될 때 및 스캔 전극 또는 서스테인 전극의 전압이 제 10 커패시터(C10)로 회수될 때 공진을 발생시킬 수 있다.
제 10 스위치(S10)와 제 20 스위치(S20)는 제 10 인덕터(L10)와 제 10 커패시터(C10) 사이에서 병렬 배치될 수 있다. 즉, 제 10 스위치(S10)와 제 20 스위치(S20)는 제 1 노드(n1)와 제 2 노드(n2)의 사이에서 병렬 배치될 수 있다.
제 10 스위치(S10)는 소정의 스위칭 동작을 통해 서스테인 신호(SUS)의 상승기간에서 제 10 커패시터(C10)에 저장된 전압을 스캔 전극 또는 서스테인 전극으로 공급할 수 있다.
제 20 스위치(S20)는 소정의 스위칭 동작을 통해 서스테인 신호(SUS)의 하강기간에서 스캔 전극 또는 서스테인 전극의 전압을 제 10 커패시터(C10)로 회수할 수 있다.
제 40 스위치(S40)는 스캔 전극 또는 서스테인 전극과 서스테인 전압(Vs)을 공급하는 서스테인 전압원 사이에 배치될 수 있다. 즉, 제 40 스위치(S40)는 제 3 노드(n3)와 서스테인 전압원 사이에 배치되는 것이다.
제 40 스위치(S40)는 소정의 스위칭 동작을 통해 스캔 전극 또는 서스테인 전극에 서스테인 전압(Vs)을 공급하는 것이 가능하다.
제 30 스위치(S30)는 스캔 전극 또는 서스테인 전극과 접지(GND) 사이에 배치될 수 있다. 즉, 제 30 스위치(S40)는 제 3 노드(n3)와 접지(GND)의 사이에 배치되는 것이다.
제 30 스위치(S30)는 소정의 스위칭 동작을 통해 스캔 전극 또는 서스테인 전극에 그라운드 레벨(GND)의 전압을 공급하는 것이 가능하다.
이러한 제 1 비교예에 따른 에너지 회수회로의 동작의 일례를 살펴보면 아래와 같다.
도 10을 살펴보면, 서스테인 신호(SUS)의 상승기간(rp)과 같이 제 20, 30, 40 스위치(S20, S30, S40)는 턴-오프(Turn-Off)된 상태에서 제 10 스위치(S10)가 턴-온(Turn-On)될 수 있다.
그러면, 도 11의 (①)과 같이 제 10 커패시터(C10)에 저장된 전압이 제 10 인덕터(L10)에 의한 LC 공진을 통해 스캔 전극 또는 서스테인 전극에 공급될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 그라운드 레벨(GND)의 전압으로부터 점진적으로 상승할 수 있다.
이후, 서스테인 신호(SUS)의 유지기간(mp)에서는 제 10 스위치(S10)가 턴-온상태를 유지한 상태에서 제 40 스위치(S40)는 턴-온될 수 있다.
그러면, 도 11의 (③)과 같이 서스테인 전압원이 발생시킨 서스테인 전압(Vs)이 스캔 전극 또는 서스테인 전극으로 공급될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압은 서스테인 전압(Vs)으로 클램핑되어 실질적으로 서스 테인 전압(Vs)을 유지할 수 있다.
이후, 서스테인 신호(SUS)의 하강기간(fp)에서는 제 10 스위치(S10)와 제 40 스위치(S40)가 턴-오프될 수 있다.
그러면, 도 11의 (②)와 같이 전극의 전압이 제 10 인덕터(L10)에 의한 LC 공진을 통해 제 10 커패시터(C10)로 회수될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 서스테인 전압(Vs)으로부터 점진적으로 하강할 수 있다.
아울러, 서스테인 신호(SUS)의 하강기간(fp)의 이후에는 제 30 스위치(S30)가 턴-온될 수 있다.
그러면, 도 11의 (④)와 같이 스캔 전극 또는 서스테인 전극으로부터 제 30 스위치(S30)를 경유하여 접지(GND)로 향하는 전류 경로가 형성될 수 있고, 이에 따라 스캔 전극 또는 서스테인 전극의 전압이 그라운드 레벨(GND)의 전압이 될 수 있다.
한편, 도 9와 같이 구성의 제 1 비교예에 따른 에너지 회수회로에서는 제 10 스위치(S10)의 내부 다이오드의 캐소드(Cathode)가 제 10 커패시터(C10)를 향하는 방향으로 배치되기 때문에 제 10 스위치(S10)가 턴-온된 상태에서도 제 2 노드(n2)에서 제 10 스위치(S10)의 내부 다이오드를 통해 제 1 노드(n1)까지 역전류가 흐를 수 있다. 이러한 역전류를 방지하기 위해 제 1 비교예에 따른 에너지 회수회로는 캐소드가 제 2 노드(n2)를 향하도록 배치되는 제 10 다이오드(D10)를 구비하여야 한다.
또한, 도 9와 같이 구성의 제 1 비교예에 따른 에너지 회수회로에서는 제 20 스위치(S20)의 내부 다이오드의 캐소드(Cathode)가 제 2 노드(n2)를 향하는 방향으로 배치되기 때문에 제 20 스위치(S20)가 턴-온된 상태에서도 제 1 노드(n1)에서 제 20 스위치(S20)의 내부 다이오드를 통해 제 2 노드(n2)까지 역전류가 흐를 수 있다. 이러한 역전류를 방지하기 위해 제 1 비교예에 따른 에너지 회수회로는 캐소드가 제 1 노드(n1)를 향하도록 배치되는 제 20 다이오드(D20)를 구비하여야 한다.
반면에, 도 5에 개시된 바와 같은 본 발명에 따른 에너지 회수회로는 커패시터(C)에 저장된 에너지가 스캔 전극 또는 서스테인 전극으로 공급되고 스캔 전극 또는 서스테인 전극의 에너지가 커패시터(C)로 회수되는 경로 상에 내부 다이오드가 역방향인 제 3 스위치(S3)와 제 4 스위치(S4)를 직렬로 배치하였기 때문에 제 1 비교예에서 사용되는 제 10 다이오드(D10) 및 제 20 다이오드(D20)가 생략될 수 있다.
또한, 제 3 스위치(S3)와 제 4 스위치(S4)를 직렬로 배치하였기 때문에 배선이 용이할 수 있다.
이에 따라, 본 발명에 따른 에너지 회수회로를 포함하는 구동부에 사용되는 회로 소자의 개수를 줄여 구동보드의 크기를 줄일 수 있으며, 아울러 제조단가를 낮출 수 있는 것이다.
한편, 본 발명에 따른 에너지 회수회로에서는 도 12와 같이 제 3 스위치(S3)와 제 4 스위치(S4)의 사이에 인덕터(L)를 배치하는 경우도 가능할 수 있다. 즉, 제 2 노드(n2)와 제 3 노드(n3)의 사이에 인덕터(L)가 배치될 수 있는 것이다. 다 르게 표현하면, 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 제 3 스위치(S3)의 사이에 인덕터(L)가 배치되고, 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 인덕터(L)의 사이에 제 4 스위치(S4)가 배치될 수 있는 것이다.
이러한 구조의 에너지 회수회로에서는 제 3 스위치(S3)와 제 4 스위치(S4) 중 어느 하나가 턴-온(Turn-On)되는 경우 다른 하나는 턴-오프(Turn-Off)되고, 제 3 스위치(S3)와 제 4 스위치(S4) 중 어느 하나가 턴-오프되는 경우 다른 하나는 턴-온될 수 있다.
예를 들면, 도 13의 경우와 같이 서스테인 신호(SUS)의 상승기간(rp)에서는 제 4 스위치(S4)가 턴-오프되고 제 3 스위치(S3)가 턴-온될 수 있다.
그러면, 커패시터(C)에 저장된 에너지는 제 3 스위치(S3), 인덕터(L), 제 4 스위치(S4)의 내부 다이오드를 경유하여 스캔 전극 또는 서스테인 전극으로 공급될 수 있다. 이처럼, 제 4 스위치(S4)가 턴-오프되더라도, 제 4 스위치(S4)의 내부 다이오드의 캐소드가 제 4 노드(n4)를 향하는 방향으로 배치되기 때문에, 제 4 스위치(S4)를 통해 커패시터(C)의 에너지가 스캔 전극 또는 서스테인 전극으로 공급될 수 있는 것이다.
또한, 서스테인 신호(SUS)의 하강기간(fp)에서는 제 4 스위치(S4)가 턴-온되고 제 3 스위치(S3)가 턴-오프될 수 있다.
그러면, 스캔 전극 또는 서스테인 전극의 에너지는 제 4 스위치(S4), 인덕터(L), 제 3 스위치(S3)의 내부 다이오드를 경유하여 커패시터(C)로 회수되어 저장될 수 있다. 이처럼, 제 3 스위치(S3)가 턴-오프되더라도, 제 3 스위치(S3)의 내 부 다이오드의 캐소드가 커패시터(C)를 향하는 방향으로 배치되기 때문에, 제 3 스위치(S3)를 통해 스캔 전극 또는 서스테인 전극의 에너지가 커패시터(C)로 회수될 수 있는 것이다.
도 12 내지 도 13과 같이 제 3 스위치(S3)와 제 4 스위치(S4)가 직렬로 배치되더라도 제 3 스위치(S3)와 제 4 스위치(S4)의 내부 다이오드를 역방향으로 배치하게 되면 제 3 스위치(S3)와 제 4 스위치(S4)가 각각 별개로 스위칭(Switching)하는 것이 가능할 수 있다.
이처럼, 제 3 스위치(S3)와 제 4 스위치(S4)를 각각 별개로 스위칭하는 경우는 도 14와 같이 제 3 스위치(S3)의 게이트 단자에 제어신호를 공급하는 제 1 게이트 드라이버(Gate Driver 1, 1400) 제 4 스위치(S4)의 게이트 단자에 제어신호를 공급하는 제 2 게이트 드라이버(Gate Driver 2, 1410)를 구비하는 것이 바람직할 수 있다.
또한, 도 13 내지 도 14와 같이 제 3 스위치(S3)와 제 4 스위치(S4)를 각각 별개로 스위칭하는 경우는 제 3 스위치(S3)와 제 4 스위치(S4)가 이격되어 배치되는 경우, 예를 들면 제 3 스위치(S3)와 제 4 스위치(S4)의 사이에 다른 회로 소자(도 12의 경우에 인덕터(L))가 배치되는 경우에 적용될 수 있다.
만약, 도 8과 같이 제 3 스위치(S3)와 제 4 스위치(S4)가 서로 인접하게 배치되는 경우에는 제 3 스위치(S3)와 제 4 스위치(S4)의 게이트 단자를 공통 연결하는 것이 용이하여, 제 3 스위치(S3)와 제 4 스위치(S4)의 게이트 단자에 공통으로 제어신호를 공급함으로써 제 3 스위치(S3)와 제 4 스위치(S4)를 함께 스위칭 하는 것이 용이하다.
반면에, 도 14의 경우와 같이 제 3 스위치(S3)와 제 4 스위치(S4)의 사이에 다른 회로 소자가 배치되는 경우에는 제 3 스위치(S3)와 제 4 스위치(S4)의 게이트 단자를 공통으로 연결하기 위해서는 배선의 길이를 길게 하여야 하기 때문에 불리하다. 따라서 도 13의 경우와 같이 제 3 스위치(S3)와 제 4 스위치(S4)를 각각 별개로 스위칭하는 것이 바람직할 수 있는 것이다.
도 15 내지 도 20은 복수개의 인덕터를 사용하는 경우의 일례에 대해 설명하기 위한 도면이다. 이하에서는 이상에서 상세히 설명한 부분에 대해서는 그에 대한 설명을 생략하기로 한다.
도 15를 살펴보면, 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 제 4 스위치(S4)의 사이에 제 1 인덕터(Inductor1, L1)가 배치될 수 있다.
아울러, 제 4 스위치(S4)와 제 1 인덕터(L1)의 사이 노드(n3)와 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4) 사이에서 제 1 다이오드(Diode1, D1)와 제 2 인덕터(Inductor2, L2)가 직렬로 배치될 수 있다. 여기서, 제 1 다이오드(D1)와 제 2 인덕터(L2)는 제 1 인덕터(L1)와 병렬 관계일 수 있다. 아울러, 제 1 다이오드(D1)의 캐소드(Cathode)는 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)를 향하는 방향으로 배치될 수 있다.
또한, 서스테인 신호(SUS)의 하강기간(fp)의 길이를 상승기간(rp)의 길이보다 더 길게 하기 위해 제 1 인덕터(L1)의 인덕턴스(Inductance)를 제 2 인덕터(L2)의 인덕턴스보다 크게 하는 것이 바람직할 수 있다.
상기한 에너지 회수회로의 동작의 일례를 살펴보면 아래와 같다.
도 16을 살펴보면, 서스테인 신호(SUS)의 상승기간(rp)에서는 제 1, 2 스위치(S1, S2)는 턴-오프(Turn-Off)된 상태에서 제 3 스위치(S3) 및 제 4 스위치(S4)가 턴-온(Turn-On)될 수 있다.
그러면, 도 17의 (①)과 같이 커패시터(C), 제 3, 4 스위치(S3, S4), 제 1 다이오드(D1), 제 2 인덕터(L2)를 경유하는 전류 경로가 형성될 수 있고, 아울러 커패시터(C), 제 3, 4 스위치(S3, S4), 제 1 인덕터(L1)를 경유하는 전류 경로도 형성될 수 있다. 그러면, 커패시터(C)에 저장된 전압이 제 1 인덕터(L1)와 제 2 인덕터(L2)의 병렬 인덕턴스에 의한 LC 공진을 통해 스캔 전극 또는 서스테인 전극에 공급될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 그라운드 레벨(GND)의 전압으로부터 점진적으로 상승할 수 있다.
여기서, 제 1 인덕터(L1)와 제 2 인덕터(L2)의 병렬 인덕턴스 값은 제 1 인덕터(L1)의 인덕턴스 및 제 2 인덕터(L2)의 인덕턴스보다 더 작다. 예를 들면, 제 1 인덕터(L1)와 제 2 인덕터(L2)의 인덕턴스가 각각 10uH(마이크로헨리)라고 가정하면, 제 1 인덕터(L1)와 제 2 인덕터(L2)의 병렬 인덕턴스 값은 5uH(마이크로헨리)인 것이다.
이처럼, 서스테인 신호(SUS)의 상승기간(rp)에서는 제 1 인덕터(L1)와 제 2 인덕터(L2)의 병렬 인덕턴스를 이용하여 LC 공진을 발생시키기 때문에 상승기간(rp)의 길이가 짧아질 수 있다.
이후, 서스테인 신호(SUS)의 전압이 유지되는 유지기간(mp)에서는 제 1 스위 치(S1)가 턴-온되고, 제 3, 4 스위치(S3, S4)는 함께 턴오프될 수 있다.
그러면, 도 17의 (②)와 같이 서스테인 전압원이 발생시킨 서스테인 전압(Vs)이 스캔 전극 또는 서스테인 전극으로 공급될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압은 서스테인 전압(Vs)으로 클램핑되어 실질적으로 서스테인 전압(Vs)을 유지할 수 있다.
이후, 서스테인 신호(SUS)의 하강기간(fp)에서는 제 1 스위치(S1)가 턴오프되고, 제 3, 4 스위치(S3, S4)가 턴-온될 수 있다.
그러면, 도 17의 (③)과 같이 스캔 전극 또는 서스테인 전극, 제 1 인덕터(L1), 제 3, 4 스위치(S3, S4), 커패시터(C)를 경유하는 전류 경로가 형성될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 제 1 인덕터(L1)에 의한 LC 공진을 통해 커패시터(C)로 회수될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 서스테인 전압(Vs)으로부터 점진적으로 하강할 수 있다.
아울러, 하강기간(fp)의 이후에는 제 2 스위치(S2)가 턴-온될 수 있다.
그러면, 도 17의 (④)와 같이 스캔 전극 또는 서스테인 전극으로부터 제 2 스위치(S2)를 경유하여 접지(GND)로 향하는 전류 경로가 형성될 수 있고, 이에 따라 스캔 전극 또는 서스테인 전극의 전압이 그라운드 레벨(GND)의 전압이 될 수 있다.
한편, 제 1 인덕터(L1)의 인덕턴스가 제 2 인덕터(L2)의 인덕턴스보다 크기 때문에 도 16과 같이 서스테인 신호(SUS)의 하강기간(fp)의 길이가 상승기간(rp)의 길이보다 길다. 이에 따라, 서스테인 신호(SUS)의 하강기간(fp)에서는 인덕턴스가 큰 제 1 인덕터(L1)를 이용하여 스캔 전극 또는 서스테인 전극의 에너지를 회수할 수 있기 때문에 회수효율을 향상시키는 것이 가능하다.
아울러, 서스테인 신호(SUS)의 상승기간(rp)에서는 제 1 인덕터(L1)와 제 2 인덕터(L2)의 병렬 인덕턴스를 이용하여 LC 공진을 발생시키기 때문에 전압을 빠르게 상승시킬 수 있어서 서스테인 방전의 세기를 강하게 할 수 있다.
한편, 서스테인 신호(SUS)의 상승기간(rp)에서는 제 1 인덕터(L1)와 제 2 인덕터(L2)의 병렬 인덕턴스를 이용하여 LC 공진을 발생시킬 수 있기 때문에 제 1 인덕터(L1)의 인덕턴스가 제 2 인덕터(L2)의 인덕턴스보다 반드시 클 필요는 없다.
예를 들면, 제 1 인덕터(L1)와 제 2 인덕터(L2)의 인덕턴스가 실질적으로 동일하거나 혹은 제 1 인덕터(L1)의 인덕턴스가 제 2 인덕터(L2)의 인덕턴스보다 작은 경우에도 제 1 인덕터(L1)와 제 2 인덕터(L2)의 병렬 인덕턴스는 제 1 인덕턴스보다 작을 수 있다. 따라서 서스테인 신호(SUS)의 하강기간(fp)의 길이를 상승기간(rp)의 길이보다 길게 하기 위해 제 1 인덕터(L1)와 제 2 인덕터(L2)의 인덕턴스가 실질적으로 동일하거나 혹은 제 1 인덕터(L1)의 인덕턴스가 제 2 인덕터(L2)의 인덕턴스보다 작게 하는 것도 가능할 수 있다.
즉, 제 2 인덕터의 인덕턴스는 제 1 인덕터의 인덕턴스보다 더 작거나, 동일하거나, 더 큰 경우가 모두 가능한 것이다.
이하에서는 본 발명과는 다른 제 2 비교예에 따른 에너지 회수회로의 일례를 설명한다. 도 18에는 제 2 비교예에 따른 에너지 회수회로의 구성이 개시되어 있다.
도 18을 살펴보면 제 2 비교예에 따른 에너지 회수회로는 제 10 커패시터(Capacitor10, C10), 제 10 스위치(S10), 제 20 스위치(S20), 제 10 인덕터(Inductor10, L10), 제 20 인덕터(Inductor20, L20), 제 30 스위치(S30) 및 제 40 스위치(S40)를 포함할 수 있다.
이러한 제 2 비교예에 따른 에너지 회수회로를 앞선 도 9의 제 1 비교예에 따른 에너지 회수회로와 비교하면 에너지 공급 경로 상에 제 10 인덕터(L10)가 배치되고, 에너지 회수경로 상에 제 20 인덕터(L20)가 배치되는 것이 차이점인 것을 알 수 있다.
이러한 제 2 비교예에 따른 에너지 회수회로의 동작은 앞선 도 9의 제 1 비교예에 따른 에너지 회수회로의 동작으로 충분히 설명될 수 있기 때문에 그에 대한 상세한 설명은 생략하기로 한다.
아울러, 제 2 비교예에 따른 에너지 회수회로도 제 1 비교예에 따른 에너지 회수회로와 마찬가지로 제 10 다이오드(D10) 및 제 20 다이오드(D20)를 구비하여야 한다.
반면에, 도 15에 개시된 바와 같은 본 발명에 따른 에너지 회수회로는 커패시터(C)에 저장된 에너지가 스캔 전극 또는 서스테인 전극으로 공급되고 스캔 전극 또는 서스테인 전극의 에너지가 커패시터(C)로 회수되는 경로 상에 내부 다이오드가 역방향인 제 3 스위치(S3)와 제 4 스위치(S4)를 직렬로 배치하였기 때문에 비교예에서 사용되는 제 10 다이오드(D10) 및 제 20 다이오드(D20)가 생략되고, 제 1 다이오드(D1)만을 사용하면 된다.
또한, 제 3 스위치(S3)와 제 4 스위치(S4)를 직렬로 배치하였기 때문에 배선이 용이할 수 있다.
이에 따라, 도 15의 본 발명에 따른 에너지 회수회로를 포함하는 구동부에 사용되는 회로 소자의 개수를 줄여 구동보드의 크기를 줄일 수 있으며, 아울러 제조단가를 낮출 수 있는 것이다.
한편, 도 16과 같이 커패시터(C)에 저장된 전압을 스캔 전극 또는 서스테인 전극으로 공급할 때 혹은 스캔 전극 또는 서스테인 전극의 전압을 커패시터(C)로 회수할 때, 제 3 스위치(S3)와 제 4 스위치(S4)는 함께 턴-온(Turn-On)된다. 아울러, 서스테인 신호(SUS)의 유지기간(mp)에서는 제 3 스위치(S3)와 제 4 스위치(S4)가 함께 턴-오프(Turn-Off)된다. 이에 대해서는 앞서 도 8에서 상세히 설명하였다.
한편, 본 발명에 따른 에너지 회수회로에서는 도 19와 같이 제 3 스위치(S3)와 제 4 스위치(S4)의 사이 노드(n2)와 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4) 사이에서 제 1 다이오드(D1)와 제 2 인덕터(L2)가 직렬 배치되는 경우도 가능할 수 있다. 이러한 경우에도, 제 1 다이오드(D1)와 제 2 인덕터(L2)는 제 1 인덕터(L1)와 병렬 관계일 수 있다. 보다 자세하게는, 제 1 다이오드(D1)와 제 2 인덕터(L2)는 제 4 스위치(S4) 및 제 1 인덕터(L1)와 병렬 관계일 수 있다.
이러한 구조의 에너지 회수회로에서는 제 3 스위치(S3)와 제 4 스위치(S4) 중 어느 하나가 턴-온(Turn-On)되는 경우 다른 하나는 턴-오프(Turn-Off)되고, 제 3 스위치(S3)와 제 4 스위치(S4) 중 어느 하나가 턴-오프되는 경우 다른 하나는 턴 -온될 수 있다.
예를 들면, 앞선 도 13의 경우와 같이 서스테인 신호(SUS)의 상승기간(rp)에서는 제 4 스위치(S4)가 턴-오프되고 제 3 스위치(S3)가 턴-온될 수 있다. 이에 대해서는 앞선 도 13 내지 도 14에서 상세히 설명하였다.
도 19에서는 제 3 스위치(S3)와 제 4 스위치(S4)의 사이에 다른 회로 소자를 배치하지 않았지만, 제 3 스위치(S3)와 제 4 스위치(S4)의 사이노드에서 다른 회로 소자들(도 19에서는 제 1 다이오드(D1) 및 제 2 인덕터(L2))이 연결될 수 있기 때문에 제 3 스위치(S3)와 제 4 스위치(S4)를 각각 별개로 스위칭하는 것이 바람직할 수 있는 것이다.
이처럼, 제 3 스위치(S3)와 제 4 스위치(S4)의 사이노드가 다른 회로 소자들과 연결되는 경우에는 배선의 연결을 위해 제 3 스위치(S3)와 제 4 스위치(S4)를 충분히 인접하게 배치하는 것이 어려울 수 있다. 제 3 스위치(S3)와 제 4 스위치(S4)를 각각 별개로 스위칭하는 것이 바람직할 수 있는 것이다.
또는, 도 20과 같이 제 4 스위치(S4)가 제 1 인덕터(L1)와 제 4 노드(n4)의 사이에 배치될 수 있다. 자세하게는, 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 제 3 스위치(S3)의 사이에 제 1 인덕터(L1)가 배치되고, 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 제 1 인덕터(L1)의 사이에 제 4 스위치(S4)가 배치되며, 제 3 스위치(S3)와 제 1 인덕터(L1)의 사이 노드(n2)와 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4) 사이에서 제 1 다이오드(D1)와 제 2 인덕터(L2)가 직렬 배치될 수 있는 것이다.
도 21 내지 도 22는 복수개의 인덕터를 사용하는 경우의 또 다른 일례에 대해 설명하기 위한 도면이다. 이하에서는 이상에서 상세히 설명한 부분에 대해서는 그에 대한 설명을 생략하기로 한다.
도 21을 살펴보면, 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 제 4 스위치(S4)의 사이에 제 1 인덕터(L1)와 제 2 인덕터(L2)가 차례로 배치될 수 있다.
아울러, 제 4 스위치(S4)와 제 1 인덕터(L1)의 사이 노드(n3)와 제 1 인덕터(L1)와 제 2 인덕터(L2)의 사이 노드(n5)에서 제 1 다이오드(D1)가 제 1 인덕터(L1)와 병렬 배치될 수 있다. 여기서, 제 1 다이오드(D1)의 캐소드는 제 2 인덕터(L2)를 향하는 방향으로 배치될 수 있다.
또한, 서스테인 신호(SUS)의 하강기간(fp)의 길이를 상승기간(rp)의 길이보다 더 길게 하기 위해 제 1 인덕터(L1)의 인덕턴스(Inductance)를 제 2 인덕터(L2)의 인덕턴스보다 크게 하는 것이 바람직할 수 있다.
상기한 에너지 회수회로의 동작의 일례를 살펴보면 아래와 같다.
서스테인 신호(SUS)의 상승기간(rp)에서는 제 1, 2 스위치(S1, S2)는 턴-오프(Turn-Off)된 상태에서 제 3 스위치(S3) 및 제 4 스위치(S4)가 턴-온(Turn-On)될 수 있다.
그러면, 도 21의 (①)과 같이 커패시터(C), 제 3, 4 스위치(S3, S4), 제 1 다이오드(D1), 제 2 인덕터(L2)를 경유하는 전류 경로가 형성될 수 있다. 그러면, 제 1 다이오드(D1)에 의해 제 3 노드(n3)와 제 5 노드(n5)가 단락(Short)되고, 이 에 따라 커패시터(C)에 저장된 전압이 제 2 인덕터(L2)의 병렬 인덕턴스에 의한 LC 공진을 통해 스캔 전극 또는 서스테인 전극에 공급될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 그라운드 레벨(GND)의 전압으로부터 점진적으로 상승할 수 있다.
아울러, 서스테인 신호(SUS)의 하강기간(fp)에서는 제 1 스위치(S1)가 턴오프되고, 제 3, 4 스위치(S3, S4)가 턴-온될 수 있다.
그러면, 도 21의 (②)와 같이 스캔 전극 또는 서스테인 전극, 제 1 인덕터(L1), 제 2 인덕터(L2), 제 3, 4 스위치(S3, S4), 커패시터(C)를 경유하는 전류 경로가 형성될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 제 1 인덕터(L1)와 제 2 인덕터(L2)의 직렬 인덕턴스에 의한 LC 공진을 통해 커패시터(C)로 회수될 수 있다. 그러면, 스캔 전극 또는 서스테인 전극의 전압이 서스테인 전압(Vs)으로부터 점진적으로 하강할 수 있다.
또는, 도 22와 같이 제 1 스위치(S1)와 제 2 스위치(S2)의 사이 노드(n4)와 제 4 스위치(S4)의 사이에 차례로 제 1 인덕터(L1)와 제 2 인덕터(L2)가 배치되고, 제 3 스위치(S3)와 제 4 스위치(S4)의 사이 노드(n2)와 제 1 인덕터(L1)와 제 2 인덕터(L2)의 사이 노드(n5)의 사이에서 제 1 다이오드(D1)가 제 1 인덕터(L1) 및 제 4 스위치(S4)와 병렬 배치되는 경우도 가능할 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 플라즈마 디스플레이 장치의 구성에 대해 설명하기 위한 도면;
도 2는 플라즈마 디스플레이 패널의 구조에 대해 설명하기 위한 도면;
도 3은 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면;
도 4는 플라즈마 디스플레이 장치의 구동방법을 개략적으로 설명하기 위한 도면;
도 5 내지 도 14는 서스테인 신호를 공급하기 위한 에너지 회수회로의 구성 및 동작에 대해 설명하기 위한 도면;
도 15 내지 도 20은 복수개의 인덕터를 사용하는 경우의 일례에 대해 설명하기 위한 도면;
도 21 내지 도 22는 복수개의 인덕터를 사용하는 경우의 또 다른 일례에 대해 설명하기 위한 도면이다.

Claims (20)

  1. 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및
    서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;
    를 포함하고,
    상기 구동부는
    서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4); 및
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 배치되는 인덕터(Inductor);
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및
    서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;
    를 포함하고,
    상기 구동부는
    서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 인덕터(Inductor); 및
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 인덕터의 사이에 배치되는 제 4 스위치(S4);
    를 포함하는 플라즈마 디스플레이 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 스위치의 내부 다이오드(Inner Diode)와 상기 제 4 스위치의 내부 다이오드는 서로 역방향으로 배치되는 플라즈마 디스플레이 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드는 상기 제 1 전극에 연결되는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 제 3 스위치와 상기 제 4 스위치는 함께 턴-온(Turn-On)되거나 혹은 함께 턴-오프(Turn-Off)되는 플라즈마 디스플레이 장치.
  6. 제 2 항에 있어서,
    상기 제 3 스위치 및 상기 제 4 스위치 중 어느 하나가 턴-온(Turn-On)되는 경우 다른 하나는 턴-오프(Turn-Off)되고,
    상기 제 3 스위치 및 상기 제 4 스위치 중 어느 하나가 턴-오프되는 경우 다른 하나는 턴-온되는 플라즈마 디스플레이 장치.
  7. 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및
    서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;
    를 포함하고,
    상기 구동부는
    서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 배치되는 제 1 인덕터(Inductor1, L1); 및
    상기 제 3 스위치와 상기 제 4 스위치의 사이 노드와 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드 사이에서 직렬 배치되는 제 1 다이오드(Diode1, D1)와 제 2 인덕터(Inductor2, L2);
    를 포함하는 플라즈마 디스플레이 장치.
  8. 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및
    서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;
    를 포함하고,
    상기 구동부는
    서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 배치되는 제 1 인덕터(Inductor1, L1); 및
    상기 제 4 스위치와 상기 제 1 인덕터의 사이 노드와 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드 사이에서 직렬 배치되는 제 1 다이오드(Diode1, D1)와 제 2 인덕터(Inductor2, L2);
    를 포함하는 플라즈마 디스플레이 장치.
  9. 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및
    서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;
    를 포함하고,
    상기 구동부는
    서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치(3)의 사이에 배치되는 제 1 인덕터(Inductor1, L1);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 1 인덕터의 사이에 배치되는 제 4 스위치; 및
    상기 제 3 스위치와 상기 제 1 인덕터의 사이 노드와 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드 사이에서 직렬 배치되는 제 1 다이오드(Diode1, D1)와 제 2 인덕터(Inductor2, L2);
    를 포함하는 플라즈마 디스플레이 장치.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 3 스위치의 내부 다이오드(Inner Diode)와 상기 제 4 스위치의 내부 다이오드는 서로 역방향으로 배치되는 플라즈마 디스플레이 장치.
  11. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드는 상기 제 1 전극에 연결되는 플라즈마 디스플레이 장치.
  12. 제 8 항에 있어서,
    상기 제 3 스위치와 상기 제 4 스위치는 함께 턴-온(Turn-On)되거나 혹은 함께 턴-오프(Turn-Off)되는 플라즈마 디스플레이 장치.
  13. 제 7 항 또는 제 9 항에 있어서,
    상기 제 3 스위치 및 상기 제 4 스위치 중 어느 하나가 턴-온(Turn-On)되는 경우 다른 하나는 턴-오프(Turn-Off)되고,
    상기 제 3 스위치 및 상기 제 4 스위치 중 어느 하나가 턴-오프되는 경우 다른 하나는 턴-온되는 플라즈마 디스플레이 장치.
  14. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 다이오드의 캐소드(Cathode)는 상기 제 1 스위치와 상기 제 2 스위치의 사이 노드를 향하는 방향으로 배치되는 플라즈마 디스플레이 장치.
  15. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 인덕터와 상기 제 1 다이오드는 상기 제 1 인덕터와 병렬인 플라즈마 디스플레이 장치.
  16. 제 14 항에 있어서,
    상기 제 2 인덕터의 인덕턴스(Inductance)는 상기 제 1 인덕터의 인덕턴스보다 더 작거나, 동일하거나, 더 큰 플라즈마 디스플레이 장치.
  17. 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및
    서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;
    를 포함하고,
    상기 구동부는
    서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 차례로 배치되는 제 1 인덕터(Inductor1, L1)와 제 2 인덕터(Inductor2, L2); 및
    상기 제 4 스위치와 상기 제 1 인덕터의 사이 노드와 상기 제 1 인덕터와 상기 제 2 인덕터의 사이 노드에서 상기 제 1 인덕터와 병렬 배치되는 제 1 다이오드(Diode1, D1);
    를 포함하는 플라즈마 디스플레이 장치.
  18. 제 1 전극, 상기 제 1 전극과 교차하는 제 2 전극을 포함하는 플라즈마 디스플레이 패널; 및
    서브필드(Subfield)의 서스테인 기간에서 상기 제 1 전극에 서스테인 신호를 공급하는 구동부;
    를 포함하고,
    상기 구동부는
    서스테인 전압(Vs)을 공급하는 서스테인 전압원과 접지(GND) 사이에 직렬연결되는 제 1 스위치(S1)와 제 2 스위치(S2);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드(Node)와 상기 접지(GND) 사이에 배치되는 커패시터(Capacitor);
    상기 제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 커패시터 사이에 배치되는 제 3 스위치(S3);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 3 스위치의 사이에 배치되는 제 4 스위치(S4);
    제 1 스위치와 상기 제 2 스위치의 사이 노드와 상기 제 4 스위치의 사이에 차례로 배치되는 제 1 인덕터(Inductor1, L1)와 제 2 인덕터(Inductor2, L2); 및
    상기 제 3 스위치와 상기 제 4 스위치의 사이 노드와 상기 제 1 인덕터와 상기 제 2 인덕터의 사이 노드에서 상기 제 1 인덕터 및 상기 제 4 스위치와 병렬 배치되는 제 1 다이오드(Diode1, D1);
    를 포함하는 플라즈마 디스플레이 장치.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 제 1 다이오드의 캐소드(Cathode)는 상기 제 2 인덕터를 향하는 방향으로 배치되는 플라즈마 디스플레이 장치.
  20. 제 19 항에 있어서,
    상기 제 2 인덕터의 인덕턴스(Inductance)는 상기 제 1 인덕터의 인덕턴스보다 작은 플라즈마 디스플레이 장치.
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