KR20110036249A - Wafer level package having through silicon via - Google Patents

Wafer level package having through silicon via Download PDF

Info

Publication number
KR20110036249A
KR20110036249A KR1020090093807A KR20090093807A KR20110036249A KR 20110036249 A KR20110036249 A KR 20110036249A KR 1020090093807 A KR1020090093807 A KR 1020090093807A KR 20090093807 A KR20090093807 A KR 20090093807A KR 20110036249 A KR20110036249 A KR 20110036249A
Authority
KR
South Korea
Prior art keywords
semiconductor die
pocket
wafer level
electrode
redistribution layer
Prior art date
Application number
KR1020090093807A
Other languages
Korean (ko)
Other versions
KR101086972B1 (en
Inventor
백종식
도원철
이준수
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020090093807A priority Critical patent/KR101086972B1/en
Publication of KR20110036249A publication Critical patent/KR20110036249A/en
Application granted granted Critical
Publication of KR101086972B1 publication Critical patent/KR101086972B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE: A wafer level package with a penetration electrode and a manufacturing method thereof are provided to stack semiconductor dies without increasing the thickness of a semiconductor package, thereby miniaturizing the semiconductor package. CONSTITUTION: A first semiconductor die comprises first and second sides and a penetration electrode(115). An active area is formed on the first side. A pocket is formed on the second side. The penetration electrode penetrates the first and second sides and is formed on an active area and the outer circumference of the pocket. A second semiconductor die(120) is placed in the pocket of the first semiconductor die. A rewiring layer(140) electrically connects the penetration electrode of the first semiconductor die with the second semiconductor die. The penetration electrode is made of solder balls connected to the rewiring layer.

Description

관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법{Wafer Level Package having Through Silicon Via}Wafer level package having a through electrode and a method of manufacturing the same {Wafer Level Package having Through Silicon Via}

본 발명은 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a wafer level package having a through electrode and a method of manufacturing the same.

일반적으로 웨이퍼 레벨 패키지(WLP: Wafer Level Package)는 다수의 반도체 다이가 웨이퍼 상에서 동시에 패키지로 조립되며, 따라서 반도체 다이의 면적이 곧 패키지의 면적이 되어 패키지가 더욱 소형화될 뿐만 아니라, 제조 비용을 절감할 수 있는 장점을 갖는다.In general, a wafer level package (WLP) allows multiple semiconductor dies to be packaged simultaneously on a wafer, thus the area of the semiconductor die becomes the package area, making the package smaller and reducing manufacturing costs. It has the advantage to do it.

또한, 관통전극(TSV: Through Silicon Via)은 패키지 내에 다수의 반도체 다이를 수납하기 위한 배선 기술의 하나로서 실리콘 반도체 다이에 관통 홀을 형성하고, 구리 등의 금속을 채운 전극을 의미한다. 이러한 관통전극은 반도체 다이 내의 배선 패턴을 수직 방향으로 만들 수 있기 때문에 반도체 다이끼리 또는 반도체 다이와 인터포저를 최단 거리로 접속할 수 있는 장점이 있다.In addition, the through electrode (TSV) is a wiring technology for accommodating a plurality of semiconductor dies in a package, and means through-holes formed in a silicon semiconductor die and filled with metal such as copper. Since the through electrode can make the wiring pattern in the semiconductor die in the vertical direction, there is an advantage in that the semiconductor dies or the semiconductor die and the interposer can be connected in the shortest distance.

이와 같이 웨이퍼 레벨 패키지는 웨이퍼 레벨에서 패키지를 완성할 수 있고, 관통전극은 배선 길이를 현저히 줄일 수 있는 장점이 있으나, 지금까지 웨이퍼 레 벨 패키지 기술과 관통전극의 기술을 결합하여 더욱 고기능화되고 전기적으로 우수한 패키지의 개발은 없었다.As such, the wafer level package can complete the package at the wafer level, and the through electrode has the advantage of significantly reducing the wiring length. However, the wafer level package technology and the through electrode technology have been combined so as to become more functional and electrically. There was no development of a good package.

본 발명의 목적은 고기능화되고, 전기적 성능이 우수하며, 사이즈가 작은 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a wafer level package having a high performance, excellent electrical performance, and a small through electrode, and a manufacturing method thereof.

본 발명에 의한 관통전극을 갖는 웨이퍼 레벨 패키지는 제1면과 제2면을 갖고, 상기 제1면에 액티브 영역이 형성되며, 상기 제2면에 포켓이 형성되고, 상기 액티브 영역 및 포켓의 외주연에 상기 제1면과 제2면을 관통하는 관통전극이 형성된 제1반도체 다이; 상기 제1반도체 다이의 포켓에 수용된 제2반도체 다이; 상기 제1반도체 다이의 관통전극과 상기 제2반도체 다이를 전기적으로 연결하는 재배선층; 및, 상기 재배선층에 접속된 솔더볼을 포함하여 이루어진다.A wafer level package having a through electrode according to the present invention has a first surface and a second surface, an active region is formed on the first surface, a pocket is formed on the second surface, and the outside of the active region and the pocket. A first semiconductor die formed with a through electrode penetrating the first and second surfaces at a periphery thereof; A second semiconductor die received in a pocket of the first semiconductor die; A redistribution layer electrically connecting the through electrode of the first semiconductor die and the second semiconductor die; And solder balls connected to the redistribution layer.

상기 제2반도체 다이는 제1면과 제2면을 갖고, 상기 제2반도체 다이의 제1면이 상기 포켓의 바닥면에 접착되고, 상기 제2반도체 다이의 제2면에 액티브 영역이 형성된다.The second semiconductor die has a first surface and a second surface, the first surface of the second semiconductor die is bonded to the bottom surface of the pocket, and an active region is formed on the second surface of the second semiconductor die. .

상기 제1반도체 다이와 상기 포켓의 측벽 사이에는 폴리머가 충진된다.A polymer is filled between the first semiconductor die and the sidewalls of the pocket.

상기 제1반도체 다이의 제1면에는 제1패시베이션층이 형성된다.A first passivation layer is formed on the first surface of the first semiconductor die.

상기 솔더볼은 상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면에 면 배열된다.The solder balls are faced on the second surfaces of the first semiconductor die and the second semiconductor die.

상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면에는 제2패시베이션층이 형성된다.A second passivation layer is formed on the second surfaces of the first semiconductor die and the second semiconductor die.

상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면은 동일면이다.The second surfaces of the first semiconductor die and the second semiconductor die are coplanar.

상기 웨이퍼 레벨 패키지는 적어도 두 개가 스택된다.At least two wafer level packages are stacked.

상부에 위치되는 웨이퍼 레벨 패키지의 재배선층과, 하부에 위치되는 웨이퍼 레벨 패키지의 관통전극 사이에 솔더볼이 개재된다.Solder balls are interposed between the redistribution layer of the wafer level package located at the upper side and the through electrodes of the wafer level package located at the lower side.

상기 제1반도체 다이의 제1면에는 상기 관통전극과 연결된 제2재배선층이 더 형성되고, 상기 제2재배선층에는 솔더볼을 통하여 제3반도체 다이가 전기적으로 연결된다.A second rewiring layer connected to the through electrode is further formed on a first surface of the first semiconductor die, and the third semiconductor die is electrically connected to the second rewiring layer through solder balls.

상기 솔더볼은 제3반도체 다이에 전기적으로 접속되고, 상기 제3반도체 다이는 서브스트레이트에 접착되며, 상기 제1반도체 다이의 제1면에는 제2재배선층이 더 형성되고, 상기 제2재배선층은 도전성 와이어에 의해 상기 서브스트레이트에 전기적으로 연결된다.The solder ball is electrically connected to a third semiconductor die, the third semiconductor die is bonded to the substrate, a second wiring layer is further formed on the first surface of the first semiconductor die, and the second wiring layer is The substrate is electrically connected to the substrate by a conductive wire.

본 발명에 의한 관통전극을 갖는 웨이퍼 레벨 패키지는 제1면과 제2면을 갖고, 상기 제1면에 포켓이 형성되며, 상기 제2면에 액티브 영역이 형성되고, 상기 포켓 및 액티브 영역의 외주연에 상기 제1면과 제2면을 관통하는 관통전극이 형성되고, 상기 제2면에는 상기 관통전극에 연결되어 재배선층이 형성된 제1반도체 다이; 상기 제1반도체 다이의 포켓에 수용된 제2반도체 다이; 상기 제1반도체 다이 및 상기 제2반도체 다이를 덮으며, 상기 제1반도체 다이 및 상기 제2반도체 다이를 전기적으로 연결하는 배선층이 형성된 투명 기판; 및, 상기 제2반도체 다이의 재배 선층에 접속된 솔더볼을 포함하여 이루어진다.A wafer level package having a through electrode according to the present invention has a first surface and a second surface, a pocket is formed on the first surface, an active region is formed on the second surface, and the outside of the pocket and the active region. A first semiconductor die formed at a periphery of the first electrode and a second electrode penetrating the first and second surfaces, and the second surface having a redistribution layer connected to the through electrode; A second semiconductor die received in a pocket of the first semiconductor die; A transparent substrate covering the first semiconductor die and the second semiconductor die and having a wiring layer electrically connecting the first semiconductor die and the second semiconductor die; And solder balls connected to the redistribution layer of the second semiconductor die.

상기 제2반도체 다이는 제1면과 제2면을 갖고, 상기 제2반도체 다이의 제1면에 이미지 센싱용 액티브 영역이 형성되고, 상기 제2반도체 다이의 제2면이 상기 포켓의 바닥면에 접착된다.The second semiconductor die has a first surface and a second surface, an active area for image sensing is formed on the first surface of the second semiconductor die, and the second surface of the second semiconductor die is the bottom surface of the pocket. Is bonded to.

상기 제1반도체 다이는 이미지 센서 프로세서이다.The first semiconductor die is an image sensor processor.

본 발명에 의한 관통전극을 갖는 웨이퍼 레벨 패키지는 제1면과 제2면을 갖는 인터포저; 상기 인터포저의 제2면에 접속된 반도체 다이; 상기 인터포저의 제2면으로서 상기 반도체 다이로부터 이격되어 접속된 도전성링; 상기 반도체 다이와 상기 도전성링 사이에 충진된 폴리머; 상기 반도체 다이, 상기 도전성링 및 상기 폴리머의 표면에 형성되고, 상기 반도체 다이에 전기적으로 접속된 재배선층; 및 상기 재배선층에 접속된 솔더볼을 포함한다.A wafer level package having a through electrode according to the present invention comprises: an interposer having a first surface and a second surface; A semiconductor die connected to the second surface of the interposer; A conductive ring spaced apart from the semiconductor die as a second surface of the interposer; A polymer filled between the semiconductor die and the conductive ring; A redistribution layer formed on surfaces of the semiconductor die, the conductive ring, and the polymer and electrically connected to the semiconductor die; And solder balls connected to the redistribution layer.

상기 재배선층중 선택된 몇 개는 상기 도전성링에 접속된다.Some of the redistribution layers are connected to the conductive ring.

상기 인터포저는 실리콘이다.The interposer is silicon.

상기 도전성링과 상기 재배선층 사이에는 전기적 절연을 위해 패시베이션층이 형성된다.A passivation layer is formed between the conductive ring and the redistribution layer for electrical insulation.

본 발명에 의한 반도체 패키지는 액티브 영역과, 상기 액티브 영역의 반대영역에 형성된 인액티브 영역으로 이루어진 제1반도체 다이를 준비하는 제1반도체 다이 준비 단계; 상기 제1반도체 다이를 관통하는 관통전극을 형성하는 관통전극 형성 단계; 상기 제1반도체 다이중 인액티브 영역에 포켓을 형성하는 포켓 형성 단계; 상기 포켓에 제2반도체 다이를 접착하는 제2반도체 다이 접착 단계; 상기 포켓 과 제2반도체 다이 사이에 폴리머를 충진하는 폴리머 충진 단계; 상기 제1반도체 다이, 제2반도체 다이 및 폴리머의 표면에 재배선층을 형성하는 재배선층 형성 단계; 및 상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계를 포함한다.The semiconductor package according to the present invention includes a first semiconductor die preparation step of preparing a first semiconductor die including an active region and an inactive region formed in an area opposite to the active region; A through electrode forming step of forming a through electrode penetrating through the first semiconductor die; Forming a pocket in the inactive region of the first semiconductor die; A second semiconductor die attaching step of adhering a second semiconductor die to the pocket; A polymer filling step of filling a polymer between the pocket and a second semiconductor die; A redistribution layer forming step of forming a redistribution layer on surfaces of the first semiconductor die, the second semiconductor die, and the polymer; And a solder ball attaching step of attaching solder balls to the redistribution layer.

상기 재배선층이 형성되는 제1반도체 다이, 상기 제2반도체 다이 및 상기 폴리머의 표면은 동일면이다.The surfaces of the first semiconductor die, the second semiconductor die, and the polymer on which the redistribution layer is formed are coplanar.

상술한 바와 같이, 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법은 고기능화되고, 전기적 성능이 우수하며, 사이즈가 작은 관통전극을 갖는 웨이퍼 레벨 패키지를 제공한다.As described above, a wafer level package having a through electrode and a method of manufacturing the same according to the present invention provide a wafer level package having a through electrode which is highly functional, excellent in electrical performance, and small in size.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

도 1은 본 발명의 한 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a wafer level package having a through electrode according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(100)는 제1반도체 다이(110), 제2반도체 다이(120), 폴리머(130), 재배선층(140) 및 솔더볼(150)을 포함한다.As shown in FIG. 1, a wafer level package 100 having a through electrode according to the present invention includes a first semiconductor die 110, a second semiconductor die 120, a polymer 130, a redistribution layer 140, and It includes a solder ball 150.

상기 제1반도체 다이(110)는 대략 평평한 제1면(111a)과, 상기 제1면(111a)의 반대면으로서 대략 평평한 제2면(111b)을 포함한다. 상기 제1면(111a)에는 액티 브 영역(112)이 형성되고, 상기 액티브 영역(112)의 외주연에는 본드패드(113)가 형성된다. 상기 제2면(111b)에는 바닥면(114a)과 측벽(114b)을 갖는 포켓(114)이 형성된다. 즉, 인액티브 영역인 제2면(111b)에 일정 깊이의 포켓(114)이 형성된다. 또한, 상기 액티브 영역(112) 및 포켓(114)의 외주연에는 상기 제1면(111a)과 제2면(111b)을 관통하는 관통전극(115)이 형성된다. 여기서, 상기 관통전극(115)은 상기 본드패드(113)와 전기적으로 연결될 수 있다. 좀더 구체적으로 상기 관통전극(115)은 본드패드(113)와 중첩되는 제1면(111a) 및 제2면(111b)을 관통하여 형성된 홀(115a)과, 상기 홀(115a)의 내벽에 형성된 유전체(115b)와, 상기 유전체(115b)의 내벽에 충진된 도전체(115c)로 이루어질 수 있다. 상기 도전체(115c)는 구리, 알루미늄, 텅스텐 및 그 등가물 중에서 선택된 어느 하나 또는 그 조합일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 물론, 상기 제1반도체 다이(110)의 제1면(111a)에는 제1패시베이션층(116)이 형성되어, 상기 액티브 영역(112) 등을 외부 환경으로부터 보호한다.The first semiconductor die 110 includes a substantially flat first surface 111a and a substantially flat second surface 111b as an opposite surface of the first surface 111a. An active region 112 is formed on the first surface 111a, and a bond pad 113 is formed on an outer circumference of the active region 112. The second surface 111b is formed with a pocket 114 having a bottom surface 114a and a sidewall 114b. That is, the pocket 114 of a predetermined depth is formed on the second surface 111b which is the inactive region. In addition, a through electrode 115 penetrating the first surface 111a and the second surface 111b is formed at the outer circumference of the active region 112 and the pocket 114. The through electrode 115 may be electrically connected to the bond pad 113. More specifically, the through electrode 115 is formed on the inner wall of the hole 115a formed through the first surface 111a and the second surface 111b overlapping the bond pad 113 and the hole 115a. It may be formed of a dielectric 115b and a conductor 115c filled in an inner wall of the dielectric 115b. The conductor 115c may be any one selected from copper, aluminum, tungsten, and equivalents thereof, or a combination thereof, but the material is not limited thereto. Of course, a first passivation layer 116 is formed on the first surface 111a of the first semiconductor die 110 to protect the active region 112 and the like from the external environment.

상기 제2반도체 다이(120)는 상기 제1반도체 다이(110)의 포켓(114)에 수용된다. 이러한 제2반도체 다이(120)는 대략 평평한 제1면(121a)과, 상기 제1면(121a)의 반대면으로서 대략 평평한 제2면(121b)을 포함한다. 상기 제2면(121b)에 액티브 영역(122)이 형성되고, 상기 액티브 영역(122)의 외주연에 본드패드(123)가 형성된다. 또한, 상기 제1면(121a)이 접착제(124)를 통하여 상기 포켓(114)의 바닥면(114a)에 접착된다. 여기서, 상기 제1반도체 다이(110)의 제2면(111b)과 상기 제2반도체 다이(120)의 제2면(121b)은 같은 평면을 이룬다. The second semiconductor die 120 is received in a pocket 114 of the first semiconductor die 110. The second semiconductor die 120 includes a substantially flat first surface 121a and a substantially flat second surface 121b as an opposite surface of the first surface 121a. An active region 122 is formed on the second surface 121b, and a bond pad 123 is formed on an outer circumference of the active region 122. In addition, the first surface 121a is attached to the bottom surface 114a of the pocket 114 through the adhesive 124. Here, the second surface 111b of the first semiconductor die 110 and the second surface 121b of the second semiconductor die 120 form the same plane.

상기 폴리머(130)는 상기 포켓(114)의 측벽(114b)과 상기 제2반도체 다이(120)의 사이의 틈에 충진되어 있다. 이러한 폴리머(130)는 전기적 절연체로서, 상기 제1반도체 다이(110)와 상기 제2반도체 다이(120)의 불필요한 전기적 쇼트 현상을 방지한다. 더불어, 상기 제1반도체 다이(110)의 제2면(111b), 상기 제2반도체 다이(120)의 제2면(121b) 및 상기 폴리머(130)의 하면(131)은 같은 평면을 이룬다.The polymer 130 is filled in the gap between the sidewall 114b of the pocket 114 and the second semiconductor die 120. The polymer 130 is an electrical insulator, and prevents unnecessary electrical short between the first semiconductor die 110 and the second semiconductor die 120. In addition, the second surface 111b of the first semiconductor die 110, the second surface 121b of the second semiconductor die 120, and the bottom surface 131 of the polymer 130 form the same plane.

상기 재배선층(140)은 상기 제1반도체 다이(110)의 제2면(111b), 상기 제2반도체 다이(120)의 제2면(121b) 및 상기 폴리머(130)의 하면(131)에 형성된다. 상기 재배선층(140)은 상기 제1반도체 다이(110)에 형성된 관통전극(115)과 상기 제2반도체 다이(120)의 본드패드(123)를 전기적으로 연결한다. 따라서, 상기 제1반도체 다이(110)와 상기 제2반도체 다이(120)는 상호간 전기적으로 연결된다. 물론, 상기 재배선층(140)은 상기 제1반도체 다이(110)의 관통전극(115)에만 전기적으로 연결될 수 있다. 더불어, 상기 재배선층(140)은 상기 제2반도체 다이(120)의 본드패드(123)에만 전기적으로 연결될 수 있다. 또한, 상기 재배선층(140)을 포함하여, 상기 제1반도체 다이(110)의 제2면(111b), 상기 제2반도체 다이(120)의 제2면(121b) 및 폴리머(130)의 하면(131)은 제2패시베이션층(117)으로 덮여, 외부 환경으로부터 보호된다.The redistribution layer 140 may be formed on the second surface 111b of the first semiconductor die 110, the second surface 121b of the second semiconductor die 120, and the bottom surface 131 of the polymer 130. Is formed. The redistribution layer 140 electrically connects the through electrode 115 formed on the first semiconductor die 110 and the bond pad 123 of the second semiconductor die 120. Thus, the first semiconductor die 110 and the second semiconductor die 120 are electrically connected to each other. Of course, the redistribution layer 140 may be electrically connected only to the through electrode 115 of the first semiconductor die 110. In addition, the redistribution layer 140 may be electrically connected only to the bond pads 123 of the second semiconductor die 120. The second surface 111b of the first semiconductor die 110, the second surface 121b of the second semiconductor die 120, and the lower surface of the polymer 130 including the redistribution layer 140. 131 is covered with a second passivation layer 117 and is protected from the external environment.

상기 솔더볼(150)은 상기 재배선층(140)에 접속된다. 따라서, 상기 제1반도체 다이(110) 또는/및 제2반도체 다이(120)는 상기 솔더볼(150)을 통하여 외부 장치와 전기적으로 접속된다.The solder ball 150 is connected to the redistribution layer 140. Thus, the first semiconductor die 110 or the second semiconductor die 120 is electrically connected to an external device through the solder ball 150.

이와 같이 하여, 본 발명에 따른 관통전극(115)을 갖는 웨이퍼 레벨 패키 지(100)는 제1반도체 다이(110)의 인액티브 영역에 포켓(114)이 형성되고, 상기 포켓(114)에 제2반도체 다이(120)가 결합된 형태를 한다. 따라서, 본 발명에 따른 웨이퍼 레벨 패키지(100)는 두께 및 폭이 거의 증가하지 않으면서도 전기적 성능이 우수할 뿐만 아니라 고기능화된다.In this manner, in the wafer level package 100 having the through-electrode 115 according to the present invention, a pocket 114 is formed in an inactive region of the first semiconductor die 110, and a pocket 114 is formed in the wafer 114 package. The two semiconductor dies 120 are combined. Accordingly, the wafer level package 100 according to the present invention is not only excellent in electrical performance but also highly functionalized with little increase in thickness and width.

도 2는 본 발명의 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a wafer level package having a through electrode according to another embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(200)는 솔더볼(250)이 제1반도체 다이(110) 및 제2반도체 다이(120)의 제2면(111b,121b)에 풀어레이(full array)된 형태를 한다. 물론, 이를 위해 재배선층(240)은 제1반도체 다이(110)의 제2면(111b)뿐만 아니라 제2반도체 다이(120)의 제2면(121b)에도 형성되어 있다.As shown in FIG. 2, in the wafer level package 200 having the through-electrode according to another embodiment of the present invention, the solder ball 250 may include a second portion of the first semiconductor die 110 and the second semiconductor die 120. The surfaces 111b and 121b are full arrayed. Of course, the redistribution layer 240 is formed on the second surface 121b of the second semiconductor die 120 as well as the second surface 111b of the first semiconductor die 110.

이와 같이 하여, 본 발명의 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(200)는 솔더볼(250)을 제1반도체 다이(110) 및 제2반도체 다이(120)의 제2면(111b,121b)에 풀어레이시킴으로써, 더욱 많은 입출력 개수를 확보할 수 있다.In this way, the wafer level package 200 having the through electrode according to another embodiment of the present invention is a solder ball 250 is the first semiconductor die 110 and the second surface of the second semiconductor die 120 (111b, By releasing to 121b), more input / output numbers can be ensured.

도 3은 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a wafer level package having a through electrode according to another embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 관통전극을 갖 는 웨이퍼 레벨 패키지(300)는 스택 형태를 한다. 물론, 도 3에서는 두 개의 패키지(100a,100b)가 스택된 형태가 도시되어 있으나, 이보다 더 많은 개수의 패키지가 스택될 수 있다.As shown in FIG. 3, a wafer level package 300 having a through electrode according to another embodiment of the present invention has a stack shape. Of course, in FIG. 3, two packages 100a and 100b are stacked, but a larger number of packages may be stacked.

여기서, 하부의 패키지(100a)와 상부의 패키지(100b) 사이에는 솔더볼 또는 솔더 범프(350)가 개재될 수 있다. 이러한 솔더볼 또는 솔더 범프(350)는 하부의 패키지(100a)에 구비된 관통전극(115)과 상부의 패키지(100b)에 구비된 재배선층(140)을 상호 연결한다. Here, a solder ball or solder bump 350 may be interposed between the lower package 100a and the upper package 100b. The solder ball or solder bump 350 interconnects the through electrode 115 provided in the lower package 100a and the redistribution layer 140 provided in the upper package 100b.

이와 같이 하여, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(300)는 더욱 고기능화되고 전기적 성능이 향상된다.In this manner, the wafer level package 300 having the through electrode according to another embodiment of the present invention is more highly functional and the electrical performance is improved.

도 4는 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.4 is a cross-sectional view illustrating a wafer level package having a through electrode according to another embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(400)는 제3반도체 다이(410)를 더 포함한다. 또한, 상기 제3반도체 다이(410)와 상기 제1반도체 다이(110)의 전기적 접속을 위해, 상기 제1반도체 다이(110)의 제1면(111a)에는 제2재배선층(430)이 더 형성된다. 즉, 상기 제3반도체 다이(410)는 상기 제2재배선층(430)에 솔더볼 또는 솔더 범프(420)를 통하여 통하여 전기적으로 연결된다. 물론, 상기 제3반도체 다이(410) 대신 별도의 반도체 패키지가 상기 제2재배선층(430)에 접속될 수 있다.As shown in FIG. 4, the wafer level package 400 having a through electrode according to another embodiment of the present invention further includes a third semiconductor die 410. In addition, for the electrical connection between the third semiconductor die 410 and the first semiconductor die 110, a second rewiring layer 430 is further formed on the first surface 111a of the first semiconductor die 110. Is formed. That is, the third semiconductor die 410 is electrically connected to the second rewiring layer 430 through solder balls or solder bumps 420. Of course, a separate semiconductor package may be connected to the second rewiring layer 430 instead of the third semiconductor die 410.

이와 같이 하여, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(400)는 더욱 고기능화되고 전기적 성능이 향상된다.In this manner, the wafer level package 400 having the through electrode according to another embodiment of the present invention is more highly functional and the electrical performance is improved.

도 5는 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.5 is a cross-sectional view showing a wafer level package having a through electrode according to another embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(500)는 제3반도체 다이(510), 서브스트레이트(520), 도전성 와이어(530) 및 인캡슐란트(540)를 더 포함한다.As shown in FIG. 5, a wafer level package 500 having a through electrode according to another embodiment of the present invention may include a third semiconductor die 510, a substrate 520, a conductive wire 530, and an encapsulation. It further comprises a 540.

제1반도체 다이(110)에 형성된 재배선층(140)은 솔더볼(150)을 통하여 상기 제3반도체 다이(510)에 전기적으로 접속된다. 또한 ,상기 제3반도체 다이(510)는 리드프레임 또는 회로기판과 같은 서브스트레이트(520)에 접착된다. 또한, 상기 제1반도체 다이(110)의 제1면(111a)에는 제2재배선층(550)이 형성된다. 이러한 제2재배선층(550)은 도전성 와이어(530)를 통하여 상기 서브스트레이트(520)에 전기적으로 접속된다. 더불어, 제1반도체 다이(110), 제2반도체 다이(120) 및 도전성 와이어(530) 등은 인캡슐란트(540)로 인캡슐레이션됨으로써, 외부 환경으로부터 보호된다.The redistribution layer 140 formed on the first semiconductor die 110 is electrically connected to the third semiconductor die 510 through the solder ball 150. In addition, the third semiconductor die 510 is bonded to a substrate 520 such as a lead frame or a circuit board. In addition, a second wiring layer 550 is formed on the first surface 111a of the first semiconductor die 110. The second rewiring layer 550 is electrically connected to the substrate 520 through the conductive wire 530. In addition, the first semiconductor die 110, the second semiconductor die 120, the conductive wire 530, and the like are encapsulated with the encapsulant 540, thereby being protected from the external environment.

이와 같이 하여, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(500)는 더욱 고기능화되고 전기적 성능이 향상된다.In this manner, the wafer level package 500 having the through electrode according to another embodiment of the present invention is further functionalized and the electrical performance is improved.

도 6은 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.6 is a cross-sectional view showing a wafer level package having a through electrode according to another embodiment of the present invention.

도 6에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(600)는 제1반도체 다이(610), 제2반도체 다이(620), 투명 기판(630) 및 솔더볼(660)을 포함한다.As shown in FIG. 6, a wafer level package 600 having a through electrode according to another embodiment of the present invention may include a first semiconductor die 610, a second semiconductor die 620, a transparent substrate 630, and A solder ball 660.

상기 제1반도체 다이(610)는 평평한 제1면(611a)과, 상기 제1면(611a)의 반대면으로서 대략 평평한 제2면(611b)을 포함한다. 상기 제1면(611a)에는 바닥면(614a)과 측벽(614b)을 갖는 일정 깊이의 포켓(614)이 형성되고, 상기 제2면(611b)에는 액티브 영역(612)이 형성된다. 또한, 상기 액티브 영역(612)의 외주연에는 본드패드(613)가 형성된다. 더불어, 상기 포켓(614) 및 액티브 영역(612)의 외주연에는 상기 제1면(611a) 및 제2면(611b)을 관통하는 관통전극(615)이 형성된다. 물론, 상기 관통전극(615)은 상기 본드패드(613)를 관통하고 있으며, 관통홀(615a), 유전체(615b) 및 도전체(615c)로 이루어진다. 더불어, 상기 제2면(611b)에는 상기 관통전극(615) 및 본드패드(613)와 연결된 재배선층(616)이 형성된다. 또한, 상기 재배선층(616) 및 상기 제2면(611b)은 패시베이션층(617)으로 보호된다. 여기서, 상기 제1반도체 다이(610)는 이미지 센서 프로세서일 수 있으나, 이러한 종류로 본 발명을 한정하는 것은 아니다.The first semiconductor die 610 includes a flat first surface 611a and a substantially flat second surface 611b as an opposite surface of the first surface 611a. A pocket 614 having a predetermined depth having a bottom surface 614a and a sidewall 614b is formed on the first surface 611a, and an active region 612 is formed on the second surface 611b. In addition, a bond pad 613 is formed on an outer circumference of the active region 612. In addition, a through electrode 615 penetrating the first surface 611a and the second surface 611b is formed at the outer circumference of the pocket 614 and the active region 612. Of course, the through electrode 615 penetrates through the bond pad 613 and includes a through hole 615a, a dielectric 615b, and a conductor 615c. In addition, a redistribution layer 616 connected to the through electrode 615 and the bond pad 613 is formed on the second surface 611b. In addition, the redistribution layer 616 and the second surface 611b are protected by the passivation layer 617. Here, the first semiconductor die 610 may be an image sensor processor, but the present invention is not limited thereto.

상기 제2반도체 다이(620)는 상기 제1반도체 다이(610)의 포켓(614)에 수용된다. 이러한 제2반도체 다이(620)는 제1면(621a)과 제2면(621b)을 가지며, 상기 제2면(621b)이 접착제(624)에 의해 상기 포켓(614)의 바닥면(614a)에 접착된다. 물론, 상기 제1면(621a)에 이미지 센싱용 액티브 영역(622) 및 본드패드(623)가 형성된다. 여기서, 상기 제2반도체 다이(620)는 이미지 센서일 수 있다.The second semiconductor die 620 is received in a pocket 614 of the first semiconductor die 610. This second semiconductor die 620 has a first surface 621a and a second surface 621b, the second surface 621b being the bottom surface 614a of the pocket 614 by an adhesive 624. Is bonded to. Of course, the active region 622 and the bond pad 623 for image sensing are formed on the first surface 621a. Here, the second semiconductor die 620 may be an image sensor.

상기 투명 기판(630)은 상기 제1반도체 다이(610) 및 상기 제2반도체 다이(620)의 상부에 형성되어 있다. 즉, 상기 투명 기판(630)과 상기 제1반도체 다이(610) 및 상기 제2반도체 다이(620)의 제1면(611a,621a) 사이에는 스페이스(space)가 구비된다. 이러한 투명 기판(630)은 예를 들면 글래스 또는 그 등가물중 어느 하나일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 투명 기판(630)에는 상기 제1반도체 다이(610)와 상기 제2반도체 다이(620)를 전기적으로 연결하기 위한 배선패턴(631)이 형성된다.The transparent substrate 630 is formed on the first semiconductor die 610 and the second semiconductor die 620. That is, a space is provided between the transparent substrate 630 and the first surfaces 611a and 621a of the first semiconductor die 610 and the second semiconductor die 620. The transparent substrate 630 may be, for example, glass or any one thereof, but the material is not limited thereto. In addition, a wiring pattern 631 is formed on the transparent substrate 630 to electrically connect the first semiconductor die 610 and the second semiconductor die 620.

한편, 상기 투명 기판(630)의 배선 패턴(631)과 상기 제1반도체 다이(610)의 관통전극(615)을 전기적으로 연결하기 위해 솔더볼 또는 솔더 범프(640)가 더 형성된다. 또한, 상기 투명 기판(630)의 배선 패턴(631)과 상기 제2반도체 다이(620)의 본드 패드(623)를 전기적으로 연결하기 위해 또다른 솔더볼 또는 솔더 범프(650)가 더 형성된다.A solder ball or solder bump 640 is further formed to electrically connect the wiring pattern 631 of the transparent substrate 630 and the through electrode 615 of the first semiconductor die 610. In addition, another solder ball or solder bump 650 is further formed to electrically connect the wiring pattern 631 of the transparent substrate 630 and the bond pad 623 of the second semiconductor die 620.

상기 솔더볼(660)은 상기 제1반도체 다이(610)에 구비된 재배선층(616)에 접속된다. The solder ball 660 is connected to the redistribution layer 616 provided in the first semiconductor die 610.

이와 같이 하여 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(600)는 이미지 센서 및 이미지 센서 프로세서를 하나의 패키지(600)에 구비하게 된다. 더불어, 이미지 센서가 이미지 센서 프로세서에 구비된 포켓(614)에 대략 결합된 형태를 함으로써, 그 두께가 상대적으로 매우 얇다. In this way, the wafer level package 600 having the through electrode according to the present invention includes an image sensor and an image sensor processor in one package 600. In addition, the shape of the image sensor is approximately coupled to the pocket 614 provided in the image sensor processor, the thickness is relatively very thin.

도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이 다.7 is a cross-sectional view illustrating a semiconductor package according to still another embodiment of the present invention.

도 7에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(700)는 인터포저(710), 반도체 다이(720), 도전성링(730), 폴리머(740), 재배선층(750) 및 솔더볼(760)을 포함한다.As illustrated in FIG. 7, the semiconductor package 700 according to another embodiment of the present invention may include an interposer 710, a semiconductor die 720, a conductive ring 730, a polymer 740, and a redistribution layer 750. ) And a solder ball 760.

상기 인터포저(710)는 대략 평평한 제1면(710a)과, 상기 제1면(710a)의 반대면으로서 대략 평평한 제2면(710b)을 포함한다. 이러한 인터포저(710)는 패키지(700)의 제조 공정중 반도체 다이(720)를 고정시키는 역할을 하며, 또한 완성된 패키지(700)에서는 방열판의 역할을 한다. 여기서, 상기 인터포저(710)는 통상의 실리콘 또는 그 등가물중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명을 한정하는 것은 아니다.The interposer 710 includes an approximately flat first surface 710a and an approximately flat second surface 710b as an opposite surface of the first surface 710a. The interposer 710 serves to fix the semiconductor die 720 during the manufacturing process of the package 700, and also serves as a heat sink in the completed package 700. Here, the interposer 710 may be any one selected from conventional silicon or equivalents thereof, but the present invention is not limited thereto.

상기 반도체 다이(720)는 대략 평평한 제1면(720a)과, 상기 제1면(720a)의 반대면으로서 대략 평평한 제2면(720b)을 포함한다. 상기 반도체 다이(720)는 제2면(720b)에 액티브 영역(721)이 형성되어 있으며, 상기 액티브 영역(721)의 외주연에 본드패드(722)가 형성되어 있다. 더불어, 상기 반도체 다이(720)는 제1면(720a)이 접착제(723)를 통하여 상기 인터포저(710)에 접착되어 있다.The semiconductor die 720 includes an approximately flat first surface 720a and an approximately flat second surface 720b as an opposite surface of the first surface 720a. In the semiconductor die 720, an active region 721 is formed on a second surface 720b, and a bond pad 722 is formed on an outer circumference of the active region 721. In addition, a first surface 720a of the semiconductor die 720 is attached to the interposer 710 through an adhesive 723.

상기 도전성링(730)은 상기 인터포저(710)의 제2면(710b)에 접속되어 있다. 즉, 상기 도전성링(730)은 상기 반도체 다이(720)로부터 이격되어, 상기 인터포저(710)의, 제2면(720b)에 접속되어 있다. 이러한 도전성링(730)은 구리, 알루미늄 및 그 등가물중에서 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. 이러한 도전성링(730)은 그라운드(ground) 또는 파워(power) 공 급용으로 사용될 수 있다.The conductive ring 730 is connected to the second surface 710b of the interposer 710. That is, the conductive ring 730 is spaced apart from the semiconductor die 720 and connected to the second surface 720b of the interposer 710. The conductive ring 730 may be formed of any one selected from copper, aluminum, and equivalents thereof, but is not limited thereto. The conductive ring 730 may be used for ground or power supply.

상기 폴리머(740)는 상기 반도체 다이(720)와 상기 도전성링(730) 사이에 충진될 수 있다. 여기서, 상기 반도체 다이(720), 도전성링(730) 및 폴리머(740)의 하면은 동일한 평면을 이룬다.The polymer 740 may be filled between the semiconductor die 720 and the conductive ring 730. Here, the bottom surface of the semiconductor die 720, the conductive ring 730 and the polymer 740 form the same plane.

한편, 상기 반도체 다이(720), 도전성링(730) 및 폴리머(740)의 표면에는 제1패시베이션층(771)이 형성된다.Meanwhile, a first passivation layer 771 is formed on surfaces of the semiconductor die 720, the conductive ring 730, and the polymer 740.

상기 재배선층(750)은 상기 반도체 다이(720), 상기 도전성링(730) 및 상기 폴리머(740)의 하면에 형성되고, 상기 반도체 다이(720)에 전기적으로 접속된다. 즉, 상기 재배선층(750)은 상기 제1패시베이션층(771)의 하면에 형성되어 있으며, 부분적으로 상기 반도체 다이(720)의 본드패드(722)에 전기적으로 접속되어 있다. 더불어, 상기 재배선층(750)중 선택된 몇 개는 상기 제1패시베이션층(771)을 관통하여 상기 도전성링(730)에 접속된다. 일례로, 상기 재배선층(750)에 의해 선택된 몇 개의 본드패드(722)는 상기 도전성링(730)에 전기적으로 접속된다. 물론, 상기 재배선층(750)중 선택된 몇 개는 상기 본드패드(722)에만 전기적으로 접속된다.The redistribution layer 750 is formed on the lower surface of the semiconductor die 720, the conductive ring 730, and the polymer 740, and is electrically connected to the semiconductor die 720. That is, the redistribution layer 750 is formed on the lower surface of the first passivation layer 771, and is electrically connected to the bond pad 722 of the semiconductor die 720. In addition, some selected ones of the redistribution layer 750 pass through the first passivation layer 771 and are connected to the conductive ring 730. For example, some bond pads 722 selected by the redistribution layer 750 are electrically connected to the conductive ring 730. Of course, some of the redistribution layer 750 are electrically connected only to the bond pads 722.

더불어, 이러한 재배선층(750)에는 제2패시베이션층(772)이 형성된다.In addition, a second passivation layer 772 is formed on the redistribution layer 750.

상기 솔더볼(760)은 상기 제2패시베이션층(772)을 관통하여 상기 재배선층(750)에 접속된다. 더불어, 상기 재배선층(750)은 상기 반도체 다이(720), 상기 도전성링(730) 및 상기 폴리머(740)의 하면에 풀어레이(full array)됨으로써, 상기 솔더볼(760) 역시 풀어레이된 형태를 한다.The solder ball 760 penetrates through the second passivation layer 772 and is connected to the redistribution layer 750. In addition, the redistribution layer 750 is full arrayed on the lower surface of the semiconductor die 720, the conductive ring 730, and the polymer 740, so that the solder ball 760 is also loosened. do.

도 8a 내지 도 8g는 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지의 제조 방법을 도시한 설명도이다.8A to 8G are explanatory views showing a method of manufacturing a wafer level package having a through electrode according to the present invention.

도 8a 내지 도 8g에 도시된 바와 같이, 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(100)의 제조 방법은 제1반도체 다이 준비 단계, 관통전극 형성 단계, 포켓 형성 단계, 제2반도체 다이 접착 단계, 폴리머 충진 단계, 재배선층 형성 단계 및 솔더볼 부착 단계를 포함한다.8A to 8G, a method of manufacturing a wafer level package 100 having a through electrode according to the present invention includes preparing a first semiconductor die, forming a through electrode, forming a pocket, and attaching a second semiconductor die. It comprises a step, a polymer filling step, a redistribution layer forming step and a solder ball attaching step.

도 8a에 도시된 바와 같이, 제1반도체 다이 준비 단계에서는, 평평한 제1면(111a)과 이의 반대면인 평평한 제2면(111b)을 갖고, 상기 제1면(111a)에는 액티브 영역(112) 및 본드패드(113)가 형성된 제1반도체 다이(110)를 준비한다. 여기서, 상기 제2면(111b)은 인액티브 영역이다.As shown in FIG. 8A, in the preparing of the first semiconductor die, the first semiconductor die has a flat first surface 111a and a flat second surface 111b opposite thereto, and an active region 112 is formed on the first surface 111a. And the first semiconductor die 110 on which the bond pads 113 are formed. Here, the second surface 111b is an inactive region.

도 8b에 도시된 바와 같이, 관통전극 형성 단계에서는, 상기 제1반도체 다이(110)의 본드패드(113)와 대응되는 영역에 관통홀(115a)을 형성하고, 상기 관통홀(115a)의 내벽에 유전체(115b)를 형성하며, 이어서 상기 유전체(115b)의 내벽에 도전체(115c)를 충진함으로써, 상기 제1반도체 다이(110)의 제1면(111a)과 제2면(111b)을 관통하는 관통전극(115)을 형성한다.As shown in FIG. 8B, in the through electrode forming step, a through hole 115a is formed in an area corresponding to the bond pad 113 of the first semiconductor die 110, and an inner wall of the through hole 115a is formed. The dielectric 115b is formed in the dielectric material, and the first surface 111a and the second surface 111b of the first semiconductor die 110 are filled by filling the conductor 115c in the inner wall of the dielectric 115b. A penetrating through electrode 115 is formed.

도 8c에 도시된 바와 같이, 포켓 형성 단계에서는, 상기 제1반도체 다이(110)의 제2면(111b)에 바닥면(114a) 및 측벽(114b)을 갖는 일정 깊이의 포켓(114)을 형성한다. 여기서, 상기 포켓(114)은 상기 액티브 영역(112)이 손상되지 않을 정도의 깊이까지 형성될 수 있다. 여기서, 상기 제1반도체 다이(110)의 제1면(111a)에는 패시베이션층(116)을 형성함으로써, 상기 제1반도체 다이(110)의 제1 면(111a) 특히 액티브 영역(112) 및 본드패드(113)가 외부 환경으로부터 보호되도록 한다.As shown in FIG. 8C, in the pocket forming step, a pocket 114 having a predetermined depth having a bottom surface 114a and a sidewall 114b is formed on the second surface 111b of the first semiconductor die 110. do. Here, the pocket 114 may be formed to a depth such that the active region 112 is not damaged. Here, the passivation layer 116 is formed on the first surface 111a of the first semiconductor die 110, so that the first surface 111a, in particular, the active region 112 and the bond of the first semiconductor die 110 are formed. The pad 113 is protected from the external environment.

도 8d에 도시된 바와 같이, 제2반도체 다이 접착 단계에서는, 상기 제1반도체 다이(110)에 형성된 포켓(114)의 바닥면(114a)에 접착제(124)를 이용하여 제2반도체 다이(120)를 접착한다. 상기 제2반도체 다이(120) 역시 제1면(121a)과, 이의 반대면인 제2면(121b)을 가지며, 상기 제2면(121b)에 액티브 영역(122) 및 본드패드(123)가 형성된다. 여기서, 상기 제2반도체 다이(120)의 제2면(121b)은 상기 제1반도체 다이(110)의 제2면(121b)과 동일면을 이루도록 한다. 이것은 추후 재배선층이 용이하게 형성되도록 하기 위함이다.As shown in FIG. 8D, in the second semiconductor die attaching step, the second semiconductor die 120 is formed by using the adhesive 124 on the bottom surface 114a of the pocket 114 formed in the first semiconductor die 110. )). The second semiconductor die 120 also has a first surface 121a and a second surface 121b opposite thereto, and an active region 122 and a bond pad 123 are formed on the second surface 121b. Is formed. Here, the second surface 121b of the second semiconductor die 120 may have the same surface as the second surface 121b of the first semiconductor die 110. This is so that the redistribution layer can be easily formed later.

도 8e에 도시된 바와 같이, 폴리머(130) 충진 단계에서는, 상기 제1반도체 다이(110)에 형성된 포켓(114)의 측벽(114b)과 상기 제2반도체 다이(120) 사이에 폴리머(130)를 충진한다. 여기서, 상기 폴리머(130)의 하면(131)은 상기 제1반도체 다이(110) 및 상기 제2반도체 다이(120)의 제2면(111b,121b)과 동일면을 갖도록 형성된다. 이것 역시 추후 재배선층(140)이 용이하게 형성되도록 하기 위함이다.As shown in FIG. 8E, in the filling of the polymer 130, the polymer 130 is disposed between the sidewall 114b of the pocket 114 formed in the first semiconductor die 110 and the second semiconductor die 120. To fill. Here, the lower surface 131 of the polymer 130 is formed to have the same surface as the second surfaces 111b and 121b of the first semiconductor die 110 and the second semiconductor die 120. This is also to facilitate the later redistribution layer 140 is formed.

도 8f에 도시된 바와 같이, 재배선층 형성 단계에서는, 상기 제1반도체 다이(110), 제2반도체 다이(120) 및 폴리머(130)의 표면에 재배선층(140)을 형성한다. 즉, 상기 제1반도체 다이(110)의 관통전극(115)과 상기 제2반도체 다이(120)의 본드패드(123)가 상호간 전기적으로 연결되도록, 재배선층(140)을 형성한다. 더불어, 이러한 재배선층(140), 제1반도체 다이(110), 제2반도체 다이(120) 및 폴리머(130)에는 제2패시베이션층(117)을 형성한다. As shown in FIG. 8F, in the redistribution layer forming step, the redistribution layer 140 is formed on the surfaces of the first semiconductor die 110, the second semiconductor die 120, and the polymer 130. That is, the redistribution layer 140 is formed such that the through electrode 115 of the first semiconductor die 110 and the bond pad 123 of the second semiconductor die 120 are electrically connected to each other. In addition, a second passivation layer 117 is formed on the redistribution layer 140, the first semiconductor die 110, the second semiconductor die 120, and the polymer 130.

도 8g에 도시된 바와 같이, 솔더볼 부착 단계에서는, 제2패시베이션층(117)을 통하여 노출된 재배선층(140)에 솔더볼(150)을 부착한다. 물론, 이러한 모든 단계는 웨이퍼 레벨에서 이루어진다. 따라서, 솔더볼 부착 단계 이후에는 웨이퍼로부터 낱개의 제1반도체 다이(110) 즉, 패키지(100)를 분리하는 소잉 공정이 수행된다.As shown in FIG. 8G, in the solder ball attaching step, the solder balls 150 are attached to the redistribution layer 140 exposed through the second passivation layer 117. Of course, all these steps take place at the wafer level. Therefore, after the solder ball attaching step, a sawing process of separating the individual first semiconductor dies 110, that is, the package 100, from the wafer is performed.

이와 같이 하여, 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(100)의 제조 방법에 의하면 웨이퍼 레벨에서 관통전극(115)을 형성할 뿐만 아니라 두께를 거의 증가시키지 않으면서 반도체 다이를 스택할 수 있다. 따라서, 본 발명은 다양한 기능의 반도체 패키지(100)를 제공할 뿐만 아니라 경박단소화된 반도체 패키지(100)를 제공한다.In this manner, according to the manufacturing method of the wafer level package 100 having the through electrodes according to the present invention, not only the through electrodes 115 are formed at the wafer level, but also the semiconductor dies can be stacked with almost no increase in thickness. . Accordingly, the present invention not only provides the semiconductor package 100 having various functions, but also provides the light and small sized semiconductor package 100.

이상에서 설명한 것은 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out a wafer level package having a through electrode and a method of manufacturing the same according to the present invention, and the present invention is not limited to the above-described embodiment, and is claimed in the following claims. As will be apparent to those skilled in the art to which the present invention pertains without departing from the gist of the present invention, the technical spirit of the present invention will be described to the extent that various modifications can be made.

도 1은 본 발명의 한 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a wafer level package having a through electrode according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a wafer level package having a through electrode according to another embodiment of the present invention.

도 3은 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a wafer level package having a through electrode according to another embodiment of the present invention.

도 4는 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.4 is a cross-sectional view illustrating a wafer level package having a through electrode according to another embodiment of the present invention.

도 5는 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.5 is a cross-sectional view showing a wafer level package having a through electrode according to another embodiment of the present invention.

도 6은 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.6 is a cross-sectional view showing a wafer level package having a through electrode according to another embodiment of the present invention.

도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.7 is a cross-sectional view illustrating a semiconductor package in accordance with still another embodiment of the present invention.

도 8a 내지 도 8g는 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지의 제조 방법을 도시한 설명도이다.8A to 8G are explanatory views showing a method of manufacturing a wafer level package having a through electrode according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100; 본 발명에 따른 웨이퍼 레벨 패키지100; Wafer level package according to the present invention

110; 제1반도체 다이 111a; 제1면110; First semiconductor die 111a; Front page

111b; 제2면 112; 액티브 영역111b; Second side 112; Active area

113; 본드패드 114a; 바닥면113; Bond pad 114a; Bottom

114b; 측벽 114; 포켓114b; Sidewall 114; pocket

115; 관통전극 115a; 홀115; Through electrode 115a; hall

115b; 유전체 115c; 도전체115b; Dielectric 115c; Conductor

116; 제1패시베이션층 117; 제2패시베이션층116; First passivation layer 117; Second passivation layer

120; 제2반도체 다이 121a; 제1면120; Second semiconductor die 121a; Front page

121b; 제2면 122; 액티브 영역121b; Second page 122; Active area

123; 본드패드 124; 접착제123; Bond pads 124; glue

130; 폴리머 131; 하면130; Polymer 131; if

140; 재배선층 150; 솔더볼140; Redistribution layer 150; Solder ball

Claims (20)

제1면과 제2면을 갖고, 상기 제1면에 액티브 영역이 형성되며, 상기 제2면에 포켓이 형성되고, 상기 액티브 영역 및 포켓의 외주연에 상기 제1면과 제2면을 관통하는 관통전극이 형성된 제1반도체 다이;It has a first surface and a second surface, an active region is formed on the first surface, a pocket is formed on the second surface, and penetrates the first surface and the second surface on the outer periphery of the active region and the pocket A first semiconductor die having a through electrode formed thereon; 상기 제1반도체 다이의 포켓에 수용된 제2반도체 다이;A second semiconductor die received in a pocket of the first semiconductor die; 상기 제1반도체 다이의 관통전극과 상기 제2반도체 다이를 전기적으로 연결하는 재배선층; 및,A redistribution layer electrically connecting the through electrode of the first semiconductor die and the second semiconductor die; And, 상기 재배선층에 접속된 솔더볼을 포함하여 이루어진 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.Wafer level package having a through-electrode comprising a solder ball connected to the redistribution layer. 제 1 항에 있어서,The method of claim 1, 상기 제2반도체 다이는 제1면과 제2면을 갖고, 상기 제2반도체 다이의 제1면이 상기 포켓의 바닥면에 접착되고, 상기 제2반도체 다이의 제2면에 액티브 영역이 형성된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.The second semiconductor die has a first surface and a second surface, the first surface of the second semiconductor die is bonded to the bottom surface of the pocket, and an active region is formed on the second surface of the second semiconductor die. Wafer level package with through electrodes characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 제1반도체 다이와 상기 포켓의 측벽 사이에는 폴리머가 충진된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And a polymer filled between the first semiconductor die and the sidewall of the pocket. 제 1 항에 있어서,The method of claim 1, 상기 제1반도체 다이의 제1면에는 제1패시베이션층이 형성된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And a first passivation layer formed on a first surface of the first semiconductor die. 제 1 항에 있어서,The method of claim 1, 상기 솔더볼은 상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면에 면 배열된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And the solder ball is arranged on the second surface of the first semiconductor die and the second semiconductor die. 제 2 항에 있어서,The method of claim 2, 상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면에는 제2패시베이션층이 형성된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And a second passivation layer formed on a second surface of the first semiconductor die and the second semiconductor die. 제 2 항에 있어서,The method of claim 2, 상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면은 동일면인 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And a second surface of the first semiconductor die and the second semiconductor die are coplanar. 제 1 항에 있어서,The method of claim 1, 상기 웨이퍼 레벨 패키지는 적어도 두 개가 스택된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And at least two wafer level packages are stacked. 제 8 항에 있어서,The method of claim 8, 상부에 위치되는 웨이퍼 레벨 패키지의 재배선층과,A redistribution layer of the wafer level package located at the top, 하부에 위치되는 웨이퍼 레벨 패키지의 관통전극 사이에 솔더볼이 개재된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.A wafer level package having a through electrode, characterized in that a solder ball is interposed between the through electrodes of the wafer level package located below. 제 1 항에 있어서,The method of claim 1, 상기 제1반도체 다이의 제1면에는 상기 관통전극과 연결된 제2재배선층이 더 형성되고,A second rewiring layer connected to the through electrode is further formed on a first surface of the first semiconductor die. 상기 제2재배선층에는 솔더볼을 통하여 제3반도체 다이가 전기적으로 연결된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And a third semiconductor die electrically connected to the second rewiring layer through solder balls. 제 1 항에 있어서,The method of claim 1, 상기 솔더볼은 제3반도체 다이에 전기적으로 접속되고,The solder ball is electrically connected to a third semiconductor die, 상기 제3반도체 다이는 서브스트레이트에 접착되며,The third semiconductor die is bonded to the substrate, 상기 제1반도체 다이의 제1면에는 제2재배선층이 더 형성되고,A second wiring layer is further formed on the first surface of the first semiconductor die, 상기 제2재배선층은 도전성 와이어에 의해 상기 서브스트레이트에 전기적으로 연결된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And the second rewiring layer is electrically connected to the substrate by conductive wires. 제1면과 제2면을 갖고, 상기 제1면에 포켓이 형성되며, 상기 제2면에 액티브 영역이 형성되고, 상기 포켓 및 액티브 영역의 외주연에 상기 제1면과 제2면을 관 통하는 관통전극이 형성되고, 상기 제2면에는 상기 관통전극에 연결되어 재배선층이 형성된 제1반도체 다이;It has a first surface and a second surface, a pocket is formed on the first surface, an active region is formed on the second surface, and the first surface and the second surface are connected to the outer periphery of the pocket and the active region. A first semiconductor die having a through electrode formed thereon, and having a redistribution layer connected to the through electrode on the second surface; 상기 제1반도체 다이의 포켓에 수용된 제2반도체 다이;A second semiconductor die received in a pocket of the first semiconductor die; 상기 제1반도체 다이 및 상기 제2반도체 다이를 덮으며, 상기 제1반도체 다이 및 상기 제2반도체 다이를 전기적으로 연결하는 배선층이 형성된 투명 기판; 및,A transparent substrate covering the first semiconductor die and the second semiconductor die and having a wiring layer electrically connecting the first semiconductor die and the second semiconductor die; And, 상기 제2반도체 다이의 재배선층에 접속된 솔더볼을 포함하여 이루어진 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And a solder ball connected to the redistribution layer of the second semiconductor die. 제 12 항에 있어서,13. The method of claim 12, 상기 제2반도체 다이는 제1면과 제2면을 갖고, 상기 제2반도체 다이의 제1면에 이미지 센싱용 액티브 영역이 형성되고, 상기 제2반도체 다이의 제2면이 상기 포켓의 바닥면에 접착된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.The second semiconductor die has a first surface and a second surface, an active area for image sensing is formed on the first surface of the second semiconductor die, and the second surface of the second semiconductor die is the bottom surface of the pocket. Wafer level package having a through electrode, characterized in that bonded to. 제 12 항에 있어서,13. The method of claim 12, 상기 제1반도체 다이는 이미지 센서 프로세서인 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.And the first semiconductor die is an image sensor processor. 제1면과 제2면을 갖는 인터포저;An interposer having a first side and a second side; 상기 인터포저의 제2면에 접속된 반도체 다이;A semiconductor die connected to the second surface of the interposer; 상기 인터포저의 제2면으로서 상기 반도체 다이로부터 이격되어 접속된 도전성링;A conductive ring spaced apart from the semiconductor die as a second surface of the interposer; 상기 반도체 다이와 상기 도전성링 사이에 충진된 폴리머;A polymer filled between the semiconductor die and the conductive ring; 상기 반도체 다이, 상기 도전성링 및 상기 폴리머의 표면에 형성되고, 상기 반도체 다이에 전기적으로 접속된 재배선층; 및A redistribution layer formed on surfaces of the semiconductor die, the conductive ring, and the polymer and electrically connected to the semiconductor die; And 상기 재배선층에 접속된 솔더볼을 포함하여 이루어진 웨이퍼 레벨 패키지.Wafer level package comprising a solder ball connected to the redistribution layer. 제 15 항에 있어서,The method of claim 15, 상기 재배선층중 선택된 몇 개는 상기 도전성링에 접속된 것을 특징으로 하는 웨이퍼 레벨 패키지.And some of the redistribution layers are connected to the conductive ring. 제 15 항에 있어서,The method of claim 15, 상기 인터포저는 실리콘인 것을 특징으로 하는 웨이퍼 레벨 패키지.And the interposer is silicon. 제 15 항에 있어서,The method of claim 15, 상기 도전성링과 상기 재배선층 사이에는 전기적 절연을 위해 패시베이션층이 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지.Wafer level package, characterized in that the passivation layer is formed between the conductive ring and the redistribution layer for electrical insulation. 액티브 영역과, 상기 액티브 영역의 반대영역에 형성된 인액티브 영역으로 이루어진 제1반도체 다이를 준비하는 제1반도체 다이 준비 단계;A first semiconductor die preparation step of preparing a first semiconductor die comprising an active region and an inactive region formed in an area opposite to the active region; 상기 제1반도체 다이를 관통하는 관통전극을 형성하는 관통전극 형성 단계;A through electrode forming step of forming a through electrode penetrating through the first semiconductor die; 상기 제1반도체 다이중 인액티브 영역에 포켓을 형성하는 포켓 형성 단계;Forming a pocket in the inactive region of the first semiconductor die; 상기 포켓에 제2반도체 다이를 접착하는 제2반도체 다이 접착 단계;A second semiconductor die attaching step of adhering a second semiconductor die to the pocket; 상기 포켓과 제2반도체 다이 사이에 폴리머를 충진하는 폴리머 충진 단계;A polymer filling step of filling a polymer between the pocket and a second semiconductor die; 상기 제1반도체 다이, 제2반도체 다이 및 폴리머의 표면에 재배선층을 형성하는 재배선층 형성 단계; 및A redistribution layer forming step of forming a redistribution layer on surfaces of the first semiconductor die, the second semiconductor die, and the polymer; And 상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하여 이루어진 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지의 제조 방법.And a solder ball attaching step of attaching solder balls to the redistribution layer. 제 19 항에 있어서,The method of claim 19, 상기 재배선층이 형성되는 제1반도체 다이, 상기 제2반도체 다이 및 상기 폴리머의 표면은 동일면인 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지의 제조 방법.And a surface of the first semiconductor die, the second semiconductor die, and the polymer on which the redistribution layer is formed are coplanar.
KR1020090093807A 2009-10-01 2009-10-01 Wafer Level Package having Through Silicon Via KR101086972B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090093807A KR101086972B1 (en) 2009-10-01 2009-10-01 Wafer Level Package having Through Silicon Via

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090093807A KR101086972B1 (en) 2009-10-01 2009-10-01 Wafer Level Package having Through Silicon Via

Publications (2)

Publication Number Publication Date
KR20110036249A true KR20110036249A (en) 2011-04-07
KR101086972B1 KR101086972B1 (en) 2011-11-29

Family

ID=44044236

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090093807A KR101086972B1 (en) 2009-10-01 2009-10-01 Wafer Level Package having Through Silicon Via

Country Status (1)

Country Link
KR (1) KR101086972B1 (en)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101140113B1 (en) * 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 Semiconductor device
KR101237587B1 (en) * 2011-08-08 2013-02-26 앰코 테크놀로지 코리아 주식회사 Semiconductor package and fabricating method thereof
US8587132B2 (en) 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US8592259B2 (en) 2011-11-29 2013-11-26 Broadcom Corporation Method of fabricating a wafer level semiconductor package having a pre-formed dielectric layer
KR101356408B1 (en) * 2012-01-31 2014-01-27 브로드콤 코포레이션 Semiconductor package with improved testability
US8664772B2 (en) 2012-02-21 2014-03-04 Broadcom Corporation Interface substrate with interposer
US8749072B2 (en) 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer
US8796800B2 (en) 2011-11-21 2014-08-05 Optiz, Inc. Interposer package for CMOS image sensor and method of making same
US8872321B2 (en) 2012-02-24 2014-10-28 Broadcom Corporation Semiconductor packages with integrated heat spreaders
US8957516B2 (en) 2012-01-24 2015-02-17 Broadcom Corporation Low cost and high performance flip chip package
US9059179B2 (en) 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US9275976B2 (en) 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US9293393B2 (en) 2011-12-14 2016-03-22 Broadcom Corporation Stacked packaging using reconstituted wafers
US9548251B2 (en) 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
EP3113222A4 (en) * 2014-08-20 2018-03-21 Shenzhen Goodix Technology Co., Ltd. Chip packaging module
EP3273467A3 (en) * 2016-06-28 2018-05-30 General Electric Company Semiconductor die backside devices and methods of fabrication thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102265243B1 (en) 2015-01-08 2021-06-17 삼성전자주식회사 Semiconductor Package and method for manufacturing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332819B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
JP4343777B2 (en) 2004-06-16 2009-10-14 大日本印刷株式会社 Electronic component built-in wafer

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101140113B1 (en) * 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 Semiconductor device
KR101237587B1 (en) * 2011-08-08 2013-02-26 앰코 테크놀로지 코리아 주식회사 Semiconductor package and fabricating method thereof
US8796800B2 (en) 2011-11-21 2014-08-05 Optiz, Inc. Interposer package for CMOS image sensor and method of making same
US9214592B2 (en) 2011-11-21 2015-12-15 Optiz, Inc. Method of making interposer package for CMOS image sensor
US8592259B2 (en) 2011-11-29 2013-11-26 Broadcom Corporation Method of fabricating a wafer level semiconductor package having a pre-formed dielectric layer
US9293393B2 (en) 2011-12-14 2016-03-22 Broadcom Corporation Stacked packaging using reconstituted wafers
US9431371B2 (en) 2011-12-28 2016-08-30 Broadcom Corporation Semiconductor package with a bridge interposer
US9059179B2 (en) 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US9548251B2 (en) 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
US8957516B2 (en) 2012-01-24 2015-02-17 Broadcom Corporation Low cost and high performance flip chip package
KR101356408B1 (en) * 2012-01-31 2014-01-27 브로드콤 코포레이션 Semiconductor package with improved testability
US9153507B2 (en) 2012-01-31 2015-10-06 Broadcom Corporation Semiconductor package with improved testability
US8664772B2 (en) 2012-02-21 2014-03-04 Broadcom Corporation Interface substrate with interposer
US8829656B2 (en) 2012-02-21 2014-09-09 Broadcom Corporation Semiconductor package including interposer with through-semiconductor vias
US8829655B2 (en) 2012-02-21 2014-09-09 Broadcom Corporation Semiconductor package including a substrate and an interposer
US8829654B2 (en) 2012-02-21 2014-09-09 Broadcom Corporation Semiconductor package with interposer
US8823144B2 (en) 2012-02-21 2014-09-02 Broadcom Corporation Semiconductor package with interface substrate having interposer
US8587132B2 (en) 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US8872321B2 (en) 2012-02-24 2014-10-28 Broadcom Corporation Semiconductor packages with integrated heat spreaders
US9275976B2 (en) 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US8749072B2 (en) 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer
EP3113222A4 (en) * 2014-08-20 2018-03-21 Shenzhen Goodix Technology Co., Ltd. Chip packaging module
EP3273467A3 (en) * 2016-06-28 2018-05-30 General Electric Company Semiconductor die backside devices and methods of fabrication thereof

Also Published As

Publication number Publication date
KR101086972B1 (en) 2011-11-29

Similar Documents

Publication Publication Date Title
KR101086972B1 (en) Wafer Level Package having Through Silicon Via
US11961867B2 (en) Electronic device package and fabricating method thereof
KR100871382B1 (en) Through silicon via stack package and method for manufacturing of the same
JP6749990B2 (en) Package structure and method of manufacturing package structure
US20180269145A1 (en) Semiconductor device and method of manufacturing semiconductor device
US7795139B2 (en) Method for manufacturing semiconductor package
KR101538539B1 (en) Semiconductor device and manufacturing method thereof
KR20200102883A (en) System in package including bridge die
KR20060020822A (en) Semiconductor package and method for fabricating the same
KR20140060435A (en) Semiconductor device and manufacturing method thereof
KR20090002644A (en) Semiconductor device having through electrode and method of fabricating the same
KR20130098685A (en) Semiconductor package
JP5352534B2 (en) Semiconductor device and manufacturing method thereof
US10593637B2 (en) Multi-device packages and related microelectronic devices
KR20200024499A (en) Stack package include bridge die
US8785297B2 (en) Method for encapsulating electronic components on a wafer
KR101046253B1 (en) Stacked chip semiconductor package using TS
KR20150019156A (en) Semiconductor Package And Fabricating Method Thereof
KR20210053537A (en) A semiconductor package
KR101013558B1 (en) Interposer and semiconductor package using the same
US11404382B2 (en) Semiconductor package including an embedded semiconductor device
KR101099587B1 (en) Stack Chip Package
US20070052094A1 (en) Semiconductor wafer level chip package and method of manufacturing the same
CN221327718U (en) Semiconductor package
US20240153886A1 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141112

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161109

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171109

Year of fee payment: 7