KR101099587B1 - Stack Chip Package - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아가 형성된 여러개의 칩을 적층하거나, 일반칩과 혼용하여 적층할 때, 플립칩 본딩과 와이어를 이용하여 기판에 연결시킬 수 있도록 한 TSV를 이용한 적층 칩 반도체 패키지에 관한 것이다.
이를 위해, 본 발명은 기판과; 관통 실리콘 비아를 갖는 다수개의 칩이 전도성범프에 의하여 적층된 하부칩 모듈과; 상기 하부칩 모듈이 기판상에 전기적으로 탑재되도록 하부칩 모듈의 가장 아래쪽 칩과 기판의 전도성패턴간에 연결되는 전도성 플립칩 본딩과; 관통 실리콘 비아를 갖는 다수개의 칩이 전도성범프에 의하여 적층된 것으로서, 상기 하부칩 모듈의 가장 위쪽의 칩상에 절연체를 사이에 두고 적층되는 상부칩 모듈과; 상기 상부칩 모듈의 가장 위쪽에 배치된 칩의 본딩패드와 관통 실리콘 비아간에 형성된 재배선과; 상기 상부칩 모듈의 가장 위쪽에 배치된 칩의 본딩패드와 상기 기판의 전도성패턴간에 전기적으로 연결되는 와이어; 를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 반도체 패키지를 제공한다.The present invention relates to a semiconductor package, and more particularly, a TSV which can be connected to a substrate using flip chip bonding and wires when a plurality of chips having through silicon vias are stacked or mixed with a general chip. It relates to a laminated chip semiconductor package using.
To this end, the present invention is a substrate; A lower chip module in which a plurality of chips having through silicon vias are stacked by conductive bumps; A conductive flip chip bonding connected between the lowermost chip of the lower chip module and the conductive pattern of the substrate so that the lower chip module is electrically mounted on the substrate; A plurality of chips having through silicon vias stacked by conductive bumps, the upper chip module stacked on an uppermost chip of the lower chip module with an insulator interposed therebetween; Redistribution formed between a bonding pad of the chip disposed at the top of the upper chip module and a through silicon via; A wire electrically connected between a bonding pad of a chip disposed on an uppermost side of the upper chip module and a conductive pattern of the substrate; It provides a stacked chip semiconductor package using a TSV, characterized in that configured to include.

Description

ＴＳＶ를 이용한 적층 칩 반도체 패키지{Stack Chip Package}Stacked chip semiconductor package using TS {Stack Chip Package}

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아가 형성된 여러개의 칩을 적층하거나, 일반칩과 혼용하여 적층할 때, 플립칩 본딩과 와이어를 이용하여 기판에 연결시킬 수 있도록 한 TSV를 이용한 적층 칩 반도체 패키지에 관한 것이다.
The present invention relates to a semiconductor package, and more particularly, a TSV which can be connected to a substrate using flip chip bonding and wires when a plurality of chips having through silicon vias are stacked or mixed with a general chip. It relates to a laminated chip semiconductor package using.

반도체 집적회로의 패키징 기술중 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.The three-dimensional stacked package of the packaging technology of a semiconductor integrated circuit is a package in which a plurality of chips having the same storage capacity are stacked, which is commonly referred to as a stacked chip package.

적층 칩 패키지의 기술은 단순화된 공정으로 칩을 적층하여 패키지의 성능 향상을 도모하면서도 제조 단가를 낮출 수 있고, 대량 생산이 용이한 장점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.The technology of the stacked chip package can improve the package performance by stacking the chips in a simplified process while lowering the manufacturing cost, and has the advantage of easy mass production, while increasing the number and size of the stacked chips inside the package. There is a shortage of wiring space for electrical connection.

즉, 기존의 적층 칩 패키지는 기판의 칩부착영역에 복수개의 칩이 적층 부착되는 조건에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간을 전기적 신호 교환을 위해 와이어로 연결하는 구조로 제조됨에 따라, 패키지내에 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 전도성회로패턴 면적이 더 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.In other words, the conventional multilayer chip package is manufactured in a structure in which a plurality of chips are stacked and attached to the chip attaching region of the substrate, and a wire is connected between the bonding pad of each chip and the conductive circuit pattern of the substrate by wires for electrical signal exchange. Accordingly, there is a disadvantage in that a space for wire bonding in the package is required and a conductive circuit pattern area of the substrate to which the wire is connected is further needed, thereby increasing the size of the semiconductor package.

이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via: TSV)를 이용한 구조가 제안되어 왔다.In view of this, a structure using a through silicon via (TSV) has been proposed as an example of a stack package.

상기 TSV를 이용한 적층 칩 패키지는 칩 내에 TSV를 형성하고, 이 TSV에 의해 여러개의 칩이 물리적 및 전기적으로 적층 연결되는 패키지로서, 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.The stacked chip package using the TSV is a package in which TSVs are formed in a chip, and a plurality of chips are physically and electrically stacked and connected by the TSV. A conventional manufacturing process will be briefly described as follows.

첨부한 도 9는 종래의 TSV 형성 과정을 설명하는 단면도이다.9 is a cross-sectional view illustrating a conventional TSV formation process.

먼저, 웨이퍼 레벨에서 각 칩(100)의 본딩패드(123)에서 그 인접부분에 수직홀(112)을 형성하고, 이 수직홀(112)의 표면에 절연막(미도시됨)을 형성한다.First, a vertical hole 112 is formed in the bonding pad 123 of each chip 100 at the wafer level, and an insulating film (not shown) is formed on the surface of the vertical hole 112.

상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(112) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(114)을 매립해서 관통 실리콘 비아(16)를 형성하게 되고, 이때 칩(100)의 본딩패드와 전도성 금속(114)은 재배선(RDL:ReDistribution Line)에 의하여 전기적으로 연결된다.In the state in which the seed metal film is formed on the insulating layer, an electrolytic material, ie, a conductive metal 114 is embedded in the vertical hole 112 to form a through silicon via 16. The bonding pad of the 100 and the conductive metal 114 are electrically connected by a redistribution line (RDL).

다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(116)에 매립된 전도성 금속(114)의 하단부를 외부로 노출시킨다.Next, the back surface of the wafer is back ground to expose the lower end portion of the conductive metal 114 embedded in the through silicon via 116 to the outside.

이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아(116)의 전도성 금속(114)를 통해 신호 교환 가능하게 수직으로 쌓아올려 적층시킨다.Subsequently, the wafer is sawed and separated into individual chips, and then at least two or more chips are stacked and stacked vertically on the substrate in a signal exchangeable manner through the conductive metal 114 of the through silicon vias 116.

보다 상세하게는, 서로 적층된 상부칩(100a)과 하부칩(100b)간의 전기적 연결 구조를 보면, 상부칩(100a)의 관통 실리콘 비아(116)를 통해 저부로 노출된 전도성 금속(114)과, 하부칩(100b)의 관통 실리콘 비아(116)를 통해 상부로 노출된 전도성 금속(114)간이 전도성 범프(118)에 의하여 서로 전기적으로 연결된다.More specifically, in the electrical connection structure between the upper chip 100a and the lower chip 100b stacked on each other, the conductive metal 114 exposed to the bottom through the through silicon via 116 of the upper chip 100a and The conductive metals 114 exposed upward through the through silicon vias 116 of the lower chip 100b are electrically connected to each other by the conductive bumps 118.

이후, 스택된 상부 및 하부칩들을 기판에 실장하여, 기판과 상부칩간의 와이어 본딩을 실시한 후, 몰딩 컴파운드 수지로 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.Subsequently, the stacked upper and lower chips are mounted on a substrate, wire bonding between the substrate and the upper chip is performed, molded with a molding compound resin, and solder balls are mounted on the lower surface of the substrate to complete the stack package.

그러나, 여러개의 칩을 적층함에 따라 그 신호전달을 위한 관통 실리콘 비아의 갯수도 각 칩마다 증대되어야 하므로, 각 칩에 관통 실리콘 비아를 형성하는 구조가 복잡해지는 단점이 있고, 특히 관통 실리콘 비아를 형성하는 공정수가 증가함과 더불어 제조비용이 증가하는 단점이 있다.
However, as the number of chips is stacked, the number of through silicon vias for signal transmission must also be increased for each chip. Therefore, a structure for forming through silicon vias in each chip is complicated, and in particular, through silicon vias are formed. In addition to the increase in the number of processes, the manufacturing cost increases.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 관통 실리콘 비아가 형성된 여러개의 칩을 적층할 때, 일부는 플립칩 본딩을 이용하여 기판과 전기적으로 연결하고, 나머지는 와이어 본딩을 통해 기판과 전기적으로 연결함으로써, 칩의 적층 갯수를 늘릴 수 있고, 각 칩에 형성되는 관통 실리콘 비아의 갯수를 절감하는 동시에 각 칩에 관통 실리콘 비아가 형성되는 공간을 줄여 칩의 공간활용도를 높일 수 있는 적층 칩 반도체 패키지를 제공하는데 그 목적이 있다.The present invention has been made in view of the above, and when stacking a plurality of chips formed with through-silicon vias, some of them are electrically connected to the substrate using flip chip bonding, and others are connected to the substrate through wire bonding. By electrically connecting, stacking chips can be increased, and the number of through silicon vias formed on each chip can be reduced, and the space used for forming through silicon vias on each chip can be reduced to increase chip space utilization. The purpose is to provide a semiconductor package.

또한, 본 발명의 다른 목적은 관통 실리콘 비아가 형성된 칩과 관통 실리콘 비아가 없는 일반칩을 기판상에 적층하되, 플립칩 본딩과 와이어를 매개로 기판상에 적층하여 구성되는 적층 칩 반도체 패키지를 제공하는데 있다.
Another object of the present invention is to provide a stacked chip semiconductor package in which a chip having through silicon vias formed thereon and a general chip without through silicon vias are stacked on a substrate, and are stacked on a substrate through flip chip bonding and wire. It is.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는 기판과; 관통 실리콘 비아를 갖는 다수개의 칩이 전도성범프에 의하여 적층된 하부칩 모듈과; 상기 하부칩 모듈이 기판상에 전기적으로 탑재되도록 하부칩 모듈의 가장 아래쪽 칩과 기판의 전도성패턴간에 연결되는 전도성 플립칩 본딩과; 관통 실리콘 비아를 갖는 다수개의 칩이 전도성범프에 의하여 적층된 것으로서, 상기 하부칩 모듈의 가장 위쪽의 칩상에 절연체를 사이에 두고 적층되는 상부칩 모듈과; 상기 상부칩 모듈의 가장 위쪽에 배치된 칩의 본딩패드와 관통 실리콘 비아간에 형성된 재배선과; 상기 상부칩 모듈의 가장 위쪽에 배치된 칩의 본딩패드와 상기 기판의 전도성패턴간에 전기적으로 연결되는 와이어; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.One embodiment of the present invention for achieving the above object is a substrate; A lower chip module in which a plurality of chips having through silicon vias are stacked by conductive bumps; A conductive flip chip bonding connected between the lowermost chip of the lower chip module and the conductive pattern of the substrate so that the lower chip module is electrically mounted on the substrate; A plurality of chips having through silicon vias stacked by conductive bumps, the upper chip module stacked on an uppermost chip of the lower chip module with an insulator interposed therebetween; Redistribution formed between a bonding pad of the chip disposed at the top of the upper chip module and a through silicon via; A wire electrically connected between a bonding pad of a chip disposed on an uppermost side of the upper chip module and a conductive pattern of the substrate; It provides a semiconductor package comprising a.

본 발명의 일 구현예에서, 상기 상부칩 모듈과 하부칩 모듈의 각 칩에는 열방출을 위한 써멀비아가 관통 형성된 것을 특징으로 한다.In one embodiment of the present invention, each chip of the upper chip module and the lower chip module is characterized in that the thermal via is formed through the heat discharge.

바람직하게는, 상기 상부칩 모듈의 가장 위쪽 칩상에는 써멀비아와 접촉되는 히트스프레더가 부착된 것을 특징으로 한다.Preferably, the heat spreader in contact with the thermal via is attached on the uppermost chip of the upper chip module.

더욱 바람직하게는, 상기 상부칩 모듈과 하부칩 모듈의 사이에는 써멀비아와 접촉하는 메탈스페이서가 삽입된 것을 특징으로 한다.More preferably, a metal spacer in contact with the thermal via is inserted between the upper chip module and the lower chip module.

특히, 와이어 본딩이 진행된 방향과 수직된 방향을 이루는 상기 히트스프레더와 메탈스페이서의 양측단부는 패키지의 끝단까지 연장 형성된 것을 특징으로 한다.In particular, both ends of the heat spreader and the metal spacer forming a direction perpendicular to the direction in which the wire bonding proceeds are extended to the ends of the package.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는 기판상에 관통 실리콘 비아가 있는 칩이 플립칩 본딩을 매개로 탑재되고, 관통 실리콘 비아가 있는 칩의 상면에 일반칩이 적층 부착되며, 상기 관통 실리콘 비아가 있는 칩의 본딩패드와 상기 일반칩의 본딩패드간을 와이어로 연결시키거나, 상기 관통 실리콘 비아가 있는 칩의 본딩패드와 상기 기판의 전도성패턴간을 와이어로 연결시킨 것을 특징으로 하는 반도체 패키지를 제공한다.Another embodiment of the present invention for achieving the above object is a chip with a through silicon via on the substrate is mounted via a flip chip bonding, a general chip is laminated on the upper surface of the chip with a through silicon via, Between the bonding pads of the chip with through silicon vias and the bonding pads of the general chip with wires, or between the bonding pads of the chip with through silicon vias and the conductive pattern of the substrate with wires. Provided is a semiconductor package.

이때, 상기 일반칩의 상면에는 이미지센서가 더 부착되고, 이미지센서 위쪽에는 수광을 위한 글래스가 부착되는 것을 특징으로 한다.At this time, an image sensor is further attached to the upper surface of the general chip, and a glass for receiving light is attached to the image sensor.

상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는 기판상에 관통 실리콘 비아가 없는 일반칩이 와이어를 매개로 탑재되고, 이 일반칩의 상면에 관통 실리콘 비아가 있는 칩이 2개 이상 플립칩 본딩을 매개로 적층 부착되며, 상기 관통 실리콘 비아가 있는 칩의 본딩패드와 상기 일반칩의 본딩패드간을 와이어로 연결시킨 것을 특징으로 하는 반도체 패키지를 제공한다.Another embodiment of the present invention for achieving the above object is a common chip without a through-silicon via is mounted on the substrate via a wire, the chip having a through-silicon via on the top surface of the common chip flip two or more Provided is a semiconductor package, which is attached to a stack through chip bonding, and connects a bonding pad of a chip having the through-silicon via and a bonding pad of the general chip with a wire.

이때, 상기 관통 실리콘 비아가 있는 칩의 상면에는 이미지센서가 더 부착되고, 이미지센서의 위쪽에는 수광을 위한 글래스가 부착되는 것을 특징으로 한다.In this case, an image sensor may be further attached to an upper surface of the chip having the through silicon via, and a glass for receiving light may be attached to an upper side of the image sensor.

상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는 메인 기판상에 관통 실리콘 비아가 있는 칩이 플립칩 본딩을 매개로 탑재되고, 관통 실리콘 비아가 있는 칩의 상면에 시스템 인 패키지가 적층 부착되며, 상기 메인기판과 상기 시스템 인패키지의 기판간을 와이어로 연결시킨 것을 특징으로 하는 반도체 패키지를 제공한다.Another embodiment of the present invention for achieving the above object is a chip with a through silicon via on the main substrate is mounted via flip chip bonding, the system in the package is attached to the upper surface of the chip with a through silicon via The present invention provides a semiconductor package comprising connecting the main substrate and the substrate of the system in package with wires.

바람직하게는, 상기 시스템 인 패키지는 리드프레임 또는 인쇄회로기판인 기판상에 와이어를 매개로 반도체 칩이 실장되고, 반도체 칩과 와이어가 수지로 몰딩된 구조로서, 기판의 상면이 위쪽을 향하는 동시에 그 몰딩면이 관통 실리콘 비아가 있는 칩의 상면에 접촉되며 적층된 것을 특징으로 한다.
Preferably, the system-in-package is a structure in which a semiconductor chip is mounted on a substrate, which is a lead frame or a printed circuit board, through a wire, and the semiconductor chip and the wire are molded of resin, and the upper surface of the substrate is facing upward. The molding surface is stacked on and in contact with the top surface of the chip with through silicon vias.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above problem solving means, the present invention provides the following effects.

본 발명에 따르면, 관통 실리콘 비아가 형성된 여러개의 칩을 하부칩 모듈과 상부칩 모듈로 구분하여, 기판상에 전기적으로 적층하되, 하부칩 모듈은 플립칩 본딩을 이용하여 기판상에 적층 연결하고, 상부칩 모듈은 와이어 본딩을 통해 기판과 전기적으로 연결되게 함으로써, 적층되는 각 칩에 형성되는 관통 실리콘 비아의 갯수를 절감하는 동시에 각 칩에 관통 실리콘 비아가 형성되는 공간을 줄여 칩의 공간활용도를 높일 수 있고, 이 부분을 써멀비아의 공간으로 사용해서 열방출 효과를 극대화할 수 있다.According to the present invention, a plurality of chips formed with through-silicon vias are divided into a lower chip module and an upper chip module, and electrically stacked on a substrate, and the lower chip module is stacked on a substrate using flip chip bonding. The upper chip module is electrically connected to the substrate through wire bonding, thereby reducing the number of through silicon vias formed in each stacked chip and reducing the space where through silicon vias are formed in each chip, thereby increasing chip space utilization. You can use this part of the thermal via to maximize the heat dissipation effect.

특히, 다수의 칩이 상부칩 모듈과 하부칩 모듈로 구분되면서 각각 기판에 전기적으로 접속됨에 따라, 칩의 적층 갯수를 크게 늘릴 수 있다.In particular, as the plurality of chips are divided into upper chip modules and lower chip modules, respectively, and electrically connected to the substrate, the number of stacked chips can be greatly increased.

또한, 본 발명에 따르면 관통 실리콘 비아가 형성된 칩과 관통 실리콘 비아가 없는 일반칩을 혼용하여 플립칩 본딩 및 와이어를 이용하여 기판상에 여러가지 형태로 적층 구성함으로써, 칩 스케일 패키지, 시스템 인 패키지 등 여러가지 구조를 갖는 패키지를 구현할 수 있다.
In addition, according to the present invention, a chip having a through silicon via and a general chip without a through silicon via are mixed and stacked in various forms on a substrate using flip chip bonding and wires. A package with a structure can be implemented.

도 1 내지 도 2b는 본 발명에 따른 TSV를 이용한 적층 칩 반도체 패키지에 대한 제1실시예를 나타내는 단면도,
도 3 내지 도 5는 본 발명에 따른 TSV를 이용한 적층 칩 반도체 패키지에 대한 제2실시예를 나타내는 단면도,
도 6 및 도 7은 본 발명에 따른 TSV를 이용한 적층 칩 반도체 패키지에 대한 제3실시예를 나타내는 단면도,
도 8은 본 발명에 따른 TSV를 이용한 적층 칩 반도체 패키지에 대한 제4실시예를 나타내는 단면도,
도 9는 종래의 TSV를 이용한 적층 칩 구조를 설명하는 단면도.1 to 2b are cross-sectional views showing a first embodiment of a stacked chip semiconductor package using a TSV according to the present invention;
3 to 5 are cross-sectional views showing a second embodiment of a stacked chip semiconductor package using a TSV according to the present invention;
6 and 7 are cross-sectional views showing a third embodiment of a stacked chip semiconductor package using a TSV according to the present invention;
8 is a cross-sectional view illustrating a fourth embodiment of a stacked chip semiconductor package using a TSV according to the present invention;
9 is a cross-sectional view illustrating a laminated chip structure using a conventional TSV.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 관통 실리콘 비아가 형성된 칩을 적층하거나, 관통 실리콘 비아가 형성된 칩과 관통 실리콘 비아가 없는 칩을 혼용하여 적층할 때, 기판과의 전기적 연결 수단을 플립칩 본딩과 와이어를 이용한 점에 주안점이 있다.The present invention focuses on the use of flip chip bonding and wires as an electrical connection means with a substrate when stacking chips having through silicon vias formed or stacking chips having through silicon vias mixed with chips without through silicon vias. There is this.

먼저, 본 발명의 제1실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.First, the semiconductor package structure according to the first embodiment of the present invention will be described.

첨부한 도 1 내지 도 2는 본 발명에 따른 적층 칩 반도체 패키지에 대한 제1실시예를 나타내는 단면도이다.1 to 2 are cross-sectional views showing a first embodiment of a multilayer chip semiconductor package according to the present invention.

본 발명의 제1실시예에 따른 반도체 패키지는 관통 실리콘 비아(52)가 형성된 다수개의 칩을 적층하되, 다수개의 칩들을 플립칩 본딩(14)에 의하여 기판과 전기적 접속되는 하부칩 모듈(20)과, 와이어(16)에 의하여 기판과 전기적 접속되는 상부칩 모듈(30)로 구분하여 적층한 점에 특징이 있다.The semiconductor package according to the first exemplary embodiment of the present invention stacks a plurality of chips having the through silicon vias 52 formed therein, and the lower chip module 20 electrically connects the plurality of chips to the substrate by flip chip bonding 14. And the upper chip module 30 which is electrically connected to the substrate by the wire 16 and laminated.

상기 하부칩 모듈(20)은 관통 실리콘 비아(52)를 갖는 다수개의 칩(22), 바람직하게는 5개 이상의 칩(22)이 전도성범프(18)에 의하여 적층된 것으로서, 가장 위쪽에 배열된 칩(22n)은 관통 실리콘 비아가 형성되지 않은 칩 또는 써멀 비아만 형성된 칩이 적층된다.The lower chip module 20 is formed by stacking a plurality of chips 22, preferably five or more chips 22 having a through silicon via 52 by a conductive bump 18. The chip 22n is formed by stacking a chip on which no through silicon via is formed or a chip on which only a thermal via is formed.

이렇게 여러개의 칩(22)이 관통 실리콘 비아(52)를 통해 수직으로 적층된 하부칩 모듈(20)을 기판(10)상에 전기적으로 접속 가능하게 탑재하게 된다.Thus, the plurality of chips 22 are mounted on the substrate 10 so that the lower chip modules 20 stacked vertically through the through silicon vias 52 may be electrically connected to each other.

즉, 상기 하부칩 모듈(20)의 가장 아래쪽 칩(22a)과 기판(10)의 전도성패턴(12)간을 전도성 플립칩 본딩(14)으로 연결함으로써, 하부칩 모듈(20)이 기판(10)상에 전기적으로 접속되며 적층된 상태가 된다.That is, the lower chip module 20 is connected to the substrate 10 by connecting the lowermost chip 22a of the lower chip module 20 and the conductive pattern 12 of the substrate 10 with the conductive flip chip bonding 14. Are electrically connected to each other and are stacked.

상기와 같이 기판(10)에 적층된 하부칩 모듈(20)상에는 보다 많은 칩이 적층되도록 상부칩 모듈(30)이 적층된다.The upper chip module 30 is stacked on the lower chip module 20 stacked on the substrate 10 to stack more chips.

보다 상세하게는, 상기 상부칩 모듈(30)은 관통 실리콘 비아(52)를 갖는 다수개의 칩(32), 바람직하게는 5개 이상의 칩(32)이 전도성범프(18)에 의하여 상호간에 적층된 것으로, 가장 아래쪽의 칩(32a)은 관통 실리콘 비아가 형성되지 않은 칩 또는 써멀 비아만 형성된 칩이 적층된다.More specifically, the upper chip module 30 has a plurality of chips 32 having through-silicon vias 52, preferably five or more chips 32 stacked on each other by conductive bumps 18. The bottommost chip 32a is a chip in which no through silicon via is formed or a chip in which only thermal vias are formed.

한편, 상기 하부칩 모듈(20)상에 상부칩 모듈(30)이 적층된 상태를 보면, 상기 하부칩 모듈(20)의 가장 위쪽 칩(22n)과 상기 상부칩 모듈(30)의 가장 아래쪽 칩(32a)이 서로 접촉되는 바, 절연을 위하여 상기 하부칩 모듈(20)의 가장 위쪽 칩(22n)과 상기 상부칩 모듈(30)의 가장 아래쪽 칩(32a) 사이에 별도의 절연체(40)를 삽입하는 것이 바람직하다.Meanwhile, when the upper chip module 30 is stacked on the lower chip module 20, the uppermost chip 22n of the lower chip module 20 and the lowermost chip of the upper chip module 30 are shown. As the 32a contacts each other, a separate insulator 40 is disposed between the uppermost chip 22n of the lower chip module 20 and the lowermost chip 32a of the upper chip module 30 for insulation. It is preferable to insert.

본 발명에 따르면, 상기 상부칩 모듈(30)의 가장 위쪽에 배치된 칩(32n)과 상기 기판(10)의 전도성패턴(12)은 와이어(16)로 연결된다.According to the present invention, the chip 32n disposed at the top of the upper chip module 30 and the conductive pattern 12 of the substrate 10 are connected by a wire 16.

이때, 상기 상부칩 모듈(30)의 가장 위쪽에 배치된 칩(32n)의 관통 실리콘 비아(52)로부터 그 바깥쪽에 형성되는 본딩패드까지 재배선(RDL)이 포토-리소그라피(photo-lithography) 방식 또는 전기 도금 방식에 의하여 형성된다.In this case, a redistribution (RDL) is performed by a photo-lithography method from the through silicon via 52 of the chip 32n disposed on the uppermost chip module 30 to a bonding pad formed at an outer side thereof. Or it is formed by the electroplating method.

이에, 상기 상부칩 모듈(30)의 가장 위쪽에 배치된 칩(32n)과 상기 기판(10)의 전도성패턴(12)간을 와이어(16)로 연결할 때, 재배선(RDL)에 의하여 칩(32n)의 관통 실리콘 비아(52)와 전기 접속된 본딩패드에 1차 본딩(ball bonding)을 실시하고, 기판(10)의 전도성패턴(12)에 2차 본딩(stitch bonding)을 실시함으로써, 상부칩 모듈(30)을 구성하는 각 칩(32)들은 와이어(16)에 의하여 기판(10)과 전기적 신호 교환을 하게 된다.Thus, when the chip 32n disposed on the uppermost chip module 30 and the conductive pattern 12 of the substrate 10 are connected with the wire 16, the chip ( First bonding is performed to the bonding pads electrically connected to the through silicon vias 52 of 32n, and second bonding to the conductive pattern 12 of the substrate 10 is performed. Each chip 32 constituting the chip module 30 exchanges electrical signals with the substrate 10 by a wire 16.

이와 같이, 본 발명의 제1실시예에 따르면, 관통 실리콘 비아(52)가 형성된 여러개의 칩을 하부칩 모듈(20)과 상부칩 모듈(30)로 구분하여 기판(10)상에 전기적으로 적층하되, 하부칩 모듈(20)은 플립칩 본딩(14)을 이용하여 기판(10)상에 적층하고, 상부칩 모듈(30)은 와이어(16) 본딩을 통해 기판(10)과 전기적으로 연결되게 함으로써, 적층되는 각 칩에 형성되는 관통 실리콘 비아의 갯수를 절감할 수 있고, 동시에 각 칩에 관통 실리콘 비아가 형성되는 공간을 줄여 열방출 구조를 위한 공간으로 활용할 수 있다.As described above, according to the first embodiment of the present invention, a plurality of chips on which the through silicon vias 52 are formed are divided into a lower chip module 20 and an upper chip module 30 to be electrically stacked on the substrate 10. However, the lower chip module 20 is stacked on the substrate 10 using flip chip bonding 14, and the upper chip module 30 is electrically connected to the substrate 10 through wire 16 bonding. As a result, the number of through silicon vias formed in each chip to be stacked can be reduced, and at the same time, the space for forming through silicon vias in each chip can be reduced and used as a space for a heat dissipation structure.

즉, 본 발명의 제1실시예에 따른 상부 및 하부칩 모듈에 포함된 다수의 칩을 종래 방식, 즉 플립칩 본딩만을 이용하여 적층하는 경우에는 각 칩간의 신호전달경로가 충분히 많아야 함에 따라 각 칩에 관통 실리콘 비아의 가공 갯수가 증가될 수 밖에 없지만, 본 발명에서와 같이 와이어를 이용하여 일부 칩을 기판에 연결함에 따라 관통 실리콘 비아의 갯수 및 그 형성 공간을 줄일 수 있다.That is, when a plurality of chips included in the upper and lower chip modules according to the first embodiment of the present invention are stacked using conventional methods, i.e., only flip chip bonding, the signal transmission paths between the chips must be sufficiently large. Although the number of through silicon vias must be increased, the number of through silicon vias and the formation space thereof can be reduced by connecting some chips to the substrate using wires as in the present invention.

한편, 본 발명의 제1실시예에 따른 반도체 패키지에서 각 칩에 관통 실리콘 비아의 갯수 및 그 형성 공간이 절감됨에 따라, 그 절감된 공간에 열방출 구조를 용이하게 적용할 수 있다.Meanwhile, in the semiconductor package according to the first embodiment of the present invention, as the number of through silicon vias and the formation space of each chip is reduced, the heat dissipation structure can be easily applied to the reduced space.

보다 상세하게는, 상기 상부칩 모듈(30)과 하부칩 모듈(20)의 각 칩(22,32)에서 관통 실리콘 비아가 형성되지 않은 절감된 영역에 걸쳐 열방출을 위한 써멀비아(44)가 형성되는 바, 이 써멀비아(44)는 관통 실리콘 비아의 가공시 동일한 구조로 형성될 수 있고, 전기적 신호를 부여하지 않음에 따라 열전달 및 방출 역할을 수행하게 된다.More specifically, thermal vias 44 for heat dissipation are provided in the upper chip module 30 and the lower chip module 20 in each of the chips 22 and 32 where the through silicon vias are not formed. As formed, the thermal via 44 may be formed in the same structure during processing of the through-silicon vias, and may serve as heat transfer and release as it does not impart an electrical signal.

특히, 상기 상부칩 모듈(30)의 가장 위쪽 칩(32n)상에는 써멀비아(44)와 접촉되는 히트스프레더(46)가 외부로 노출 가능하게 부착되고, 또한 상기 상부칩 모듈(30)과 하부칩 모듈(20)의 사이에는 써멀비아(44)와 접촉하는 메탈스페이서(48)를 더 삽입하여 열방출 효과를 보다 증대시킬 수 있다.In particular, the heat spreader 46 in contact with the thermal via 44 is attached to the uppermost chip 32n of the upper chip module 30 so as to be exposed to the outside, and also the upper chip module 30 and the lower chip. A metal spacer 48 in contact with the thermal via 44 may be further inserted between the modules 20 to further increase the heat dissipation effect.

따라서, 상기 상부칩 모듈(30)과 하부칩 모듈(20)의 각 칩(22,32)에서 발생되는 열이 메탈 스페이서(48) 및 써멀비아(44)를 경유하여 기판(10)쪽으로 방출되거나, 또는 써멀비아(44)를 통해 히트스프레더(46)쪽으로 용이하게 방출될 수 있다.Therefore, heat generated in each of the chips 22 and 32 of the upper chip module 30 and the lower chip module 20 is discharged toward the substrate 10 via the metal spacers 48 and the thermal vias 44. Or, via the thermal via 44, to the heat spreader 46.

한편, 첨부한 도 2b에 도시된 바와 같이 열방출 효과를 보다 크게 얻어낼 수 있도록 상기 히트스프레더(46)와 메탈스페이서(48)의 사방 모서리중 와이어가 존재하지 않는 양측단부 즉, 와이어 본딩이 진행된 방향과 수직된 방향의 양측단부를 전체 패키지의 끝단(기판의 끝단)까지 연장시켜, 와이어 본딩이 배제된 상부칩 모듈(30) 및 하부칩 모듈(20)의 측면에 걸쳐 더 부착된 히트스프레더(46)와 연결하여, 히트스프레더(46)와 메탈스페이서(48)의 열방출 접촉면적을 증대시키는 것이 바람직하다. Meanwhile, as shown in FIG. 2B, both sides of the heat spreader 46 and the metal spacer 48 having no wires, that is, wire bonding are performed, to obtain a greater heat dissipation effect. Both sides in the direction perpendicular to the direction to the end of the entire package (end of the substrate), so that the heat spreader further attached over the side of the upper chip module 30 and the lower chip module 20, where wire bonding is excluded ( In connection with 46, it is desirable to increase the heat dissipation contact area between the heat spreader 46 and the metal spacer 48.

여기서, 본 발명의 제2실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.Herein, the semiconductor package structure according to the second embodiment of the present invention will be described.

첨부한 도 3 내지 도 5는 본 발명에 따른 적층 칩 반도체 패키지에 대한 제2실시예를 나타내는 단면도이다.3 to 5 are cross-sectional views illustrating a second embodiment of a multilayer chip semiconductor package according to the present invention.

본 발명의 제2실시예에 따른 반도체 패키지는 관통 실리콘 비아(52)이 형성된 칩(50)과, 관통 실리콘 비아가 없는 저가의 일반칩(60)을 기판(10)상에 적층시키되, 관통 실리콘 비아(52)가 있는 칩(50)은 플립칩 본딩(14)을 매개로 기판(10)상에 전기적 접속되게 탑재하고, 관통 실리콘 비아가 없는 일반칩(60)은 와이어(16)를 이용하여 기판(10)에 전기적 접속이 이루어지도록 한 점에 특징이 있다.In the semiconductor package according to the second embodiment of the present invention, a chip 50 having through silicon vias 52 formed thereon and a low-cost general chip 60 having no through silicon vias are stacked on the substrate 10, but the through silicon The chip 50 with vias 52 is mounted on the substrate 10 via flip chip bonding 14 to be electrically connected, and the general chip 60 without through silicon vias is connected using wires 16. It is characterized in that electrical connection is made to the substrate 10.

보다 상세하게는, 상기 기판(10)상의 전도성패턴(12)에 관통 실리콘 비아(52)가 있는 칩(50)을 플립칩 본딩(14)을 매개로 적층한 다음, 관통 실리콘 비아(52)가 있는 칩(50)의 상면에 일반칩(60)을 적층하게 된다.More specifically, the chip 50 having the through silicon vias 52 is stacked on the conductive pattern 12 on the substrate 10 through flip chip bonding 14, and then the through silicon vias 52 are formed. The general chip 60 is stacked on the upper surface of the chip 50.

특히, 도 3 및 도 4에 도시된 바와 같이 관통 실리콘 비아(52)가 있는 칩(50)의 본딩패드와 상기 일반칩(60)의 본딩패드간을 와이어(16)로 연결시키거나, 도 5에 도시된 바와 같이 상기 관통 실리콘 비아(52)가 있는 칩(50)의 본딩패드와 상기 기판(10)의 전도성패턴(12)간을 와이어(16)로 연결시킬 수 있다.In particular, as shown in FIGS. 3 and 4, the bonding pads of the chip 50 with the through silicon vias 52 and the bonding pads of the general chip 60 are connected with the wires 16, or FIG. 5. As shown in FIG. 2, the bonding pad of the chip 50 having the through-silicon vias 52 and the conductive pattern 12 of the substrate 10 may be connected by a wire 16.

한편, 본 발명의 제2실시예에 따른 반도체 패키지를 광학용 패키지로 구성할 수 있는 바, 이를 위해 상기 일반칩(60)의 상면에는 이미지센서(62)가 더 부착되고, 이미지센서(62) 위쪽에는 수광을 위한 글래스(64)가 부착된다.On the other hand, the semiconductor package according to the second embodiment of the present invention can be configured as an optical package, for this purpose, an image sensor 62 is further attached to the upper surface of the general chip 60, the image sensor 62 On the upper side, a glass 64 for light reception is attached.

여기서, 본 발명의 제3실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.Here, the semiconductor package structure according to the third embodiment of the present invention will be described.

첨부한 도 6 및 도 7은 본 발명에 따른 적층 칩 반도체 패키지에 대한 제3실시예를 나타내는 단면도이다.6 and 7 are cross-sectional views illustrating a third embodiment of a multilayer chip semiconductor package according to the present invention.

본 발명의 제3실시예에 따른 반도체 패키지는 제2실시예의 반도체 패키지와 유사하되, 칩의 적층 순서를 달리한 점에 특징이 있다.The semiconductor package according to the third embodiment of the present invention is similar to the semiconductor package of the second embodiment, except that the stacking order of the chips is different.

즉, 본 발명의 제3실시예에 따른 반도체 패키지는 도 6 및 도 7에서 보는 바와 같이, 기판(10)상에 관통 실리콘 비아가 없는 저가의 일반칩(60)이 와이어(16)를 매개로 먼저 탑재되고, 이 일반칩(60)의 상면에 관통 실리콘 비아(52)가 있는 2개 이상의 칩(50)이 플립칩 본딩(14)을 매개로 적층 부착되며, 또한 도 6에 도시된 바와 같이 상기 관통 실리콘 비아(52)가 있는 칩(50)의 본딩패드와 상기 일반칩(60)의 본딩패드간을 와이어(16)로 연결시킨 점에 특징이 있다.That is, in the semiconductor package according to the third embodiment of the present invention, as shown in FIGS. 6 and 7, a low-cost general chip 60 having no through-silicon vias on the substrate 10 is connected via the wire 16. First, two or more chips 50 having through-silicon vias 52 on the upper surface of the general chip 60 are stacked and attached via the flip chip bonding 14, and as shown in FIG. 6. The bonding pads of the chip 50 having the through silicon vias 52 and the bonding pads of the general chip 60 are connected to each other by a wire 16.

본 발명의 제3실시예에 따른 반도체 패키지도 광학용 패키지로 구성할 수 있는 바, 이를 위해 상기 관통 실리콘 비아(52)가 있는 칩(50)의 상면에 이미지센서(62)가 더 부착되고, 이미지센서(62)의 위쪽에는 수광을 위한 글래스(64)가 부착되어진다.The semiconductor package according to the third embodiment of the present invention can also be configured as an optical package. For this purpose, an image sensor 62 is further attached to an upper surface of the chip 50 having the through silicon via 52. The glass 64 for receiving light is attached to the upper side of the image sensor 62.

이와 같이, 관통 실리콘 비아(52)가 있는 칩(50)과, 관통 실리콘 비아가 없는 일반칩(60)을 플립칩 본딩(14) 및 와이어(16)를 이용하여 기판상에 여러가지 구조로 적층할 수 있다.In this way, the chip 50 with the through silicon vias 52 and the general chip 60 without the through silicon vias can be stacked on the substrate using flip chip bonding 14 and the wire 16 in various structures. Can be.

여기서, 본 발명의 제4실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.A semiconductor package structure according to a fourth embodiment of the present invention will now be described.

첨부한 도 8은 본 발명에 따른 적층 칩 반도체 패키지에 대한 제4실시예를 나타내는 단면도이다.8 is a cross-sectional view illustrating a fourth embodiment of a stacked chip semiconductor package according to the present invention.

본 발명의 제4실시예에 따른 반도체 패키지는 관통 실리콘 비아(52)가 형성된 칩(50)과 시스템 인 패키지(80)를 조합시킨 점에 특징이 있다.The semiconductor package according to the fourth embodiment of the present invention is characterized in that the chip 50 having the through silicon vias 52 formed therein and the system in package 80 are combined.

즉, 메인 기판(70)상에 관통 실리콘 비아(52)가 있는 칩(50)을 플립칩 본딩(14)을 매개로 전기적 접속 가능하게 탑재하고, 관통 실리콘 비아(52)가 있는 칩(50)의 상면에 일반칩 대신 시스템 인 패키지(80)를 적층 부착한 후, 상기 메인 기판(70)과 상기 시스템 인패키지(80)의 기판(82)간을 와이어(16)로 연결시킨 구조를 특징으로 한다.That is, the chip 50 having the through silicon vias 52 is mounted on the main substrate 70 so as to be electrically connected via the flip chip bonding 14, and the chip 50 having the through silicon vias 52 is provided therein. After attaching the system in package 80 to the upper surface of the stack instead of the general chip, the main board 70 and the substrate 82 of the system in package 80 is characterized in that the structure by connecting the wire (16) do.

보다 상세하게는, 상기 시스템 인 패키지(80)는 리드프레임 또는 인쇄회로기판인 기판(82)상에 와이어(16)를 매개로 반도체 칩(84)이 실장되고, 반도체 칩(84)과 와이어(16)가 몰딩수지(86)로 몰딩된 구조로서, 상기 메인 기판(70)상에 탑재된 관통 실리콘 비아(52)가 있는 칩(50)상에 적층 구성된다.More specifically, the system in package 80 is a semiconductor chip 84 is mounted on the substrate 82, which is a lead frame or a printed circuit board via a wire 16, the semiconductor chip 84 and the wire ( 16 is molded in a molding resin 86, and is stacked on a chip 50 having through silicon vias 52 mounted on the main substrate 70.

이때, 상기 시스템 인 패키지(80)의 기판(82) 상면이 위쪽을 향하게 되고, 그 몰딩수지(86)면이 관통 실리콘 비아(52)가 있는 칩(50)의 상면에 접촉되며 적층되며, 특히 시스템 인 패키지(80)의 기판(82)과 메인기판(70)이 전기적 신호 전달 간으하게 와이어(16)로 연결된다.At this time, the upper surface of the substrate 82 of the system-in-package 80 faces upwards, and the molding resin 86 surface contacts the upper surface of the chip 50 having the through-silicon vias 52 and is laminated. The substrate 82 of the system-in-package 80 and the main substrate 70 are connected by wires 16 for electrical signal transmission.

이와 같이, 본 발명의 제4실시예에 따르면 관통 실리콘 비아(52)를 갖는 칩(50)을 플립칩 본딩(14)과 와이어(16)를 이용하여 시스템 인 패키지(80)와도 전기적 신호 교환 가능하게 조합시킬 수 있다.
As described above, according to the fourth exemplary embodiment of the present invention, the chip 50 having the through silicon vias 52 may be electrically exchanged with the system in package 80 by using the flip chip bonding 14 and the wire 16. Can be combined.

10 : 기판 12 : 전도성패턴
14 : 플립칩 본딩 16 : 와이어
18 : 전도성 범프 20 : 하부칩 모듈
22, 22a, 22n : 칩 30 : 상부칩 모듈
32, 32a, 32n : 칩 40 : 절연체
42 : 재배선 44 : 써멀 비아
46 : 히트스프레더 48 : 메탈스페이서
50 : 칩 52 : 관통 실리콘 비아
60 : 일반칩 62 : 이미지센서
64 : 글래스 70 : 메인기판
80 : 시스템 인 패키지 82 : 기판
84 : 반도체 칩 86 : 몰딩수지10: substrate 12: conductive pattern
14 flip chip bonding 16 wire
18: conductive bump 20: lower chip module
22, 22a, 22n: chip 30: upper chip module
32, 32a, 32n: chip 40: insulator
42: redistribution 44: thermal via
46: heat spreader 48: metal spacer
50: chip 52: through silicon via
60: general chip 62: image sensor
64: glass 70: main board
80: system-in-package 82: substrate
84 semiconductor chip 86 molding resin

Claims (2)

기판(10)상에 관통 실리콘 비아가 없는 일반칩(60)이 와이어(16)를 매개로 탑재되고, 이 일반칩(60)의 상면에 관통 실리콘 비아(52)가 있는 칩(50)이 2개 이상 플립칩 본딩(14)을 매개로 적층 부착되며, 상기 관통 실리콘 비아(52)가 있는 칩(50)의 본딩패드와 상기 일반칩(60)의 본딩패드 간을 와이어(16)로 연결시키고,
상기 관통 실리콘 비아(52)가 있는 칩(50)의 상면에는 이미지센서(62)가 더 부착되고, 이미지센서(62)의 위쪽에는 수광을 위한 글래스(64)가 부착되는 것을 특징으로 하는 TSV를 이용한 적층 칩 반도체 패키지.A general chip 60 having no through silicon vias is mounted on the substrate 10 via a wire 16, and a chip 50 having through silicon vias 52 is formed on the top surface of the general chip 60. Two or more flip chip bondings 14 are stacked and connected between the bonding pads of the chip 50 having the through-silicon vias 52 and the bonding pads of the general chip 60 with wires 16, ,
An image sensor 62 is further attached to an upper surface of the chip 50 having the through silicon via 52, and a glass 64 for receiving light is attached to the upper side of the image sensor 62. Stacked chip semiconductor package. 삭제delete
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