KR101060118B1 - Chip stacked semiconductor package and chip stacking method thereof - Google Patents

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Abstract

본 발명은 칩 적층형 반도체 패키지 및 이의 칩 적층 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨에서 전기적 접속을 위한 도전층을 미리 도금하여, 칩의 적층이 용이하게 이루어지는 동시에 열방출 효과를 크게 얻어낼 수 있도록 한 칩 적층형 반도체 패키지 및 이의 칩 적층 방법에 관한 것이다.The present invention relates to a chip stacked semiconductor package and a chip stacking method thereof, and more particularly, to plate a conductive layer for electrical connection at the wafer level in advance, thereby facilitating stacking of chips and attaining a large heat dissipation effect. The present invention relates to a chip stacked semiconductor package and a chip stacking method thereof.

이를 위해, 본 발명은 기판과; 사방 측면이 경사진 구조로 제작되어, 상기 기판상에 전기접속층에 의하여 전기적으로 연결되며 적층되는 다수개의 칩과; 상기 각 칩의 경사진 사방 측면에 전도성물질로 도금되는 수직층과, 각 칩의 상면 또는 하면 테두리에 전도성물질로 도금되는 수평층이 일체로 연결된 구성으로서, 칩의 둘레방향을 따라 일정간격을 이루며 형성되는 다수의 전기접속층; 을 포함하여 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지 및 이의 칩 적층 방법을 제공한다.To this end, the present invention is a substrate; A plurality of chips fabricated in an inclined structure on all sides and electrically stacked on the substrate by an electrical connection layer; The vertical layer plated with conductive material on the inclined four sides of each chip and the horizontal layer plated with the conductive material on the upper or lower edge of each chip are integrally connected and form a predetermined interval along the circumferential direction of the chip. A plurality of electrical connection layers formed; It provides a chip stacked semiconductor package and a chip stacking method thereof comprising a.

반도체 칩, 적층, 패키지, 전기접속층, 웨이퍼, 리플로우, 솔더 Semiconductor Chip, Lamination, Package, Electrical Connection Layer, Wafer, Reflow, Solder

Description

칩 적층형 반도체 패키지 및 이의 칩 적층 방법{Stack chip package and chip stacking method}Chip stacked semiconductor package and chip stacking method thereof {Stack chip package and chip stacking method}

본 발명은 칩 적층형 반도체 패키지 및 이의 칩 적층 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨에서 전기적 접속을 위한 도전층을 미리 도금하여, 칩의 적층이 용이하게 이루어지는 동시에 열방출 효과를 크게 얻어낼 수 있도록 한 칩 적층형 반도체 패키지 및 이의 칩 적층 방법에 관한 것이다.The present invention relates to a chip stacked semiconductor package and a chip stacking method thereof, and more particularly, to plate a conductive layer for electrical connection at the wafer level in advance, thereby facilitating stacking of chips and attaining a large heat dissipation effect. The present invention relates to a chip stacked semiconductor package and a chip stacking method thereof.

반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.Three-dimensional lamination technology among packaging technologies of semiconductor integrated circuits has been developed with the goal of reducing the size of electronic devices, increasing the mounting density and improving the performance, and the three-dimensional lamination package has a plurality of chips having the same storage capacity. This is a stacked package, which is commonly referred to as a stacked chip package.

적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있고, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.The technology of the multilayer chip package can reduce the manufacturing cost of the package by a simplified process, and also has the advantage of mass production, etc., but lacks the wiring space for the electrical connection inside the package according to the increase in the number and size of the stacked chips. The disadvantage is that.

즉, 기존의 적층 칩 패키지는, 기판의 칩부착영역에 복수개의 칩이 적층 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간이 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.That is, the conventional laminated chip package is manufactured in a structure in which a plurality of chips are stacked and attached to the chip attachment region of the substrate, so that the bonding pads of the chips and the conductive circuit patterns of the substrate are electrically connected to each other by wires. A space for bonding is required, and a circuit pattern area of a substrate to which wires are connected is required, resulting in an increase in the size of a semiconductor package.

이러한 단점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via)를 이용한 구조가 제안되었는 바, 레이저 드릴링을 이용하여 칩에 다수개의 수직홀을 가공하고 이 수직홀내에 전도성 물질을 매립시킨 관통 실리콘 비아끼리 전도성 범프로 연결하여, 칩을 전기적으로 적층하는 방법이 제안되었다.In view of these shortcomings, a structure using through silicon vias has been proposed as an example of a stack package, which uses laser drilling to process a plurality of vertical holes in a chip and embeds conductive materials in the vertical holes. A method of electrically stacking chips by connecting through silicon vias with conductive bumps has been proposed.

이러한 관통 실리콘 비아를 이용하여 칩을 적층하는 방법은 와이어 본딩이 필요없어 반도체 패키지의 크기를 줄일 수 있지만, 칩에 관통 실리콘 비아를 형성하는 과정 및 칩들을 전기적 접속시키는 과정 등이 복잡하여, 보다 단순한 새로운 방식의 칩 적층 방법이 요구되고 있다.The method of stacking chips using the through silicon vias can reduce the size of the semiconductor package by eliminating the need for wire bonding. However, the process of forming the through silicon vias and electrically connecting the chips is complicated. There is a need for a new method of chip stacking.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 웨이퍼 레벨에서 칩의 양측면을 경사지게 형성하고, 칩의 상면 및 경사진 측면에 걸쳐 전도성물질을 도금한 전기접속층을 형성하여, 칩의 전기접속층끼리 접촉시키며 적층하거나, 가장 위쪽의 칩에 부착되는 솔더볼을 리플로우시켜 각 칩의 측면을 타고 아래쪽으로 흐 르게 하여 각 칩의 전기접속층이 상호 연결되도록 함으로써, 와이어 본딩 및 관통 실리콘 비아를 이용한 칩 적층 방법에 비하여 보다 단순한 공정으로 칩을 적층할 수 있고, 열방출 효과도 크게 얻어낼 수 있도록 한 칩 적층형 반도체 패키지 및 이의 칩 적층 방법을 제공하는데 그 목적이 있다.The present invention has been made in view of the above, the chip is formed on both sides of the chip inclined at the wafer level, and the electrical connection layer formed by plating a conductive material over the top and inclined sides of the chip, the electrical connection of the chip Laminating and contacting layers, or reflowing solder balls attached to the uppermost chip to flow down the side of each chip to interconnect the interconnect layers of each chip, using wire bonding and through silicon vias It is an object of the present invention to provide a chip stacked semiconductor package and a chip stacking method thereof in which chips can be stacked in a simpler process and a heat dissipation effect can be obtained compared to a chip stacking method.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는 기판과; 사방 측면이 경사진 구조로 제작되어, 상기 기판상에 전기접속층에 의하여 전기적으로 연결되며 적층되는 다수개의 칩과; 상기 각 칩의 경사진 사방 측면에 전도성물질로 도금되는 수직층과, 각 칩의 상면 또는 하면 테두리에 전도성물질로 도금되는 수평층이 일체로 연결된 구성으로서, 칩의 둘레방향을 따라 일정간격을 이루며 형성되는 다수의 전기접속층; 을 포함하여 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지를 제공한다.One embodiment of the present invention for achieving the above object is a substrate; A plurality of chips fabricated in an inclined structure on all sides and electrically stacked on the substrate by an electrical connection layer; The vertical layer plated with conductive material on the inclined four sides of each chip and the horizontal layer plated with the conductive material on the upper or lower edge of each chip are integrally connected and form a predetermined interval along the circumferential direction of the chip. A plurality of electrical connection layers formed; It provides a chip stacked semiconductor package, characterized in that configured to include.

상기 다수개의 칩들이 수직방향으로 적층되거나 계단을 이루며 적층되고, 각 칩의 전기접속층은 솔더볼의 리플로우에 의한 솔더 흐름라인에 의하여 전기적으로 연결되는 것을 특징으로 한다.The plurality of chips are stacked in a vertical direction or stacked in a staircase, and the electrical connection layers of each chip are electrically connected by solder flow lines due to reflow of solder balls.

상기 다수개의 칩들은 일측방향으로 편심되면서 계단형으로 적층되고, 계단을 이루며 적층되는 칩들중 상부칩의 일측면에 형성된 전기접속층의 수직층과, 하부칩의 일측면에 형성된 전기접속층의 수평층이 서로 접촉되며 전기적으로 연결되도록 하고, 상부칩 및 하부칩의 타측면에 형성된 전기접속층끼리는 이격되며 분리 되어 열방출수단이 되는 것을 특징으로 한다.The plurality of chips may be stacked in a step shape while being eccentric in one direction, and a vertical layer of an electrical connection layer formed on one side of the upper chip and a horizontal connection of the electrical connection layer formed on one side of the lower chip. The layers are in contact with each other and electrically connected to each other, and the electrical connection layers formed on the other side of the upper chip and the lower chip are spaced apart from each other to be heat dissipation means.

상기 각 칩의 측면에 형성된 전기접속층의 수직층 하단에는 외측방향으로 연장되는 수평연장층이 일체로 형성되고, 상기 수직층과 수평연장층의 표면에는 절연물질이 도포된 것을 특징으로 한다.A horizontal extension layer extending outward is integrally formed at a lower end of the vertical layer of the electrical connection layer formed on each side of each chip, and an insulating material is coated on the surfaces of the vertical layer and the horizontal extension layer.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 웨이퍼 상태의 각 칩 둘레부에 내벽면이 경사진 수직홈을 형성하는 단계와; 상기 각 수직홈의 바닥 및 내벽면, 수직홈의 입구 외주면에 전도성물질을 도금하여 전기접속층을 형성하는 단계와; 상기 각 수직홈의 바닥면이 관통될 때까지, 상기 웨이퍼의 저면에 대한 백그라인딩을 실시하여, 개개의 칩으로 분리시키는 단계; 분리된 각 칩을 기판상에 탑재시키기 위하여, 각 칩을 전기접속층끼리 전기적으로 연결시키면서 적층하는 단계; 로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법을 제공한다.Another embodiment of the present invention for achieving the above object comprises the steps of: forming a vertical groove inclined inner wall surface around each chip in the wafer state; Forming an electrical connection layer by plating a conductive material on the bottom and inner wall of each vertical groove and the outer peripheral surface of the inlet of the vertical groove; Performing backgrinding on the bottom surface of the wafer until the bottom surface of each vertical groove penetrates, separating the chips into individual chips; Stacking each chip with the electrical connection layers electrically connected thereon to mount the separated chips on the substrate; A chip stacking method of a chip stack type semiconductor package is provided.

상기 수직홈의 입구 외주면에 도금된 전도성물질은 각 칩의 상면 또는 하면 테두리에 형성되면서 전기접속층의 수평층이 되고, 상기 수직홈의 내벽면에 도금된 전도성물질은 각 칩의 경사진 측면에 형성되면서 전기접속층의 수직층이 되는 것을 특징으로 한다.The conductive material plated on the outer periphery of the inlet of the vertical groove is formed on the upper or lower edge of each chip to form a horizontal layer of the electrical connection layer, and the conductive material plated on the inner wall of the vertical groove is on the inclined side of each chip. While being formed is characterized in that the vertical layer of the electrical connection layer.

본 발명의 다른 구현예에서, 상기 칩들을 수직방향으로 적층하거나, 일측으로 편심되게 하여 계단을 이루도록 적층한 후, 가장 위쪽 칩의 수평층상에 솔더볼을 융착시키는 단계와; 상기 솔더볼을 리플로우시켜서, 액상의 솔더가 아래쪽에 적층된 각 칩들의 전기접속층을 따라 도포되는 동시에 기판상의 전도성패턴까지 도포 되어 전기적으로 연결되는 단계; 를 더 포함하는 것을 특징으로 한다.In another embodiment of the present invention, after stacking the chips in a vertical direction, or stacked to form a stairway to one side eccentrically, fusing a solder ball on the horizontal layer of the top chip; Reflowing the solder balls so that a liquid solder is applied along the electrical connection layers of the respective chips stacked below and applied to the conductive patterns on the substrate to be electrically connected to each other; It characterized in that it further comprises.

상기 칩들을 일측방향으로 편심되면서 계단형으로 적층하는 경우, 계단을 이루며 적층되는 칩들중 상부칩의 일측면에 형성된 전기접속층의 수직층과, 하부칩의 일측면에 형성된 전기접속층의 수평층이 서로 접촉되며 전기적으로 연결되는 것을 특징으로 한다.When the chips are stacked in a stepped manner while being eccentric in one direction, a vertical layer of an electrical connection layer formed on one side of the upper chip and a horizontal layer of an electrical connection layer formed on one side of the lower chip among the chips stacked in a step form. Are in contact with each other and electrically connected.

상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 웨이퍼 상태의 각 칩 둘레부에 내벽면이 경사진 수직홈을 형성하는 단계와; 상기 각 수직홈의 바닥 및 내벽면, 수직홈의 입구 외주면에 전도성물질을 도금하여 전기접속층을 형성하는 단계와; 전기접속층이 형성된 수직홈의 내부에 절연물질을 충진시키는 단계와; 상기 각 수직홈의 바닥면에 도금된 전기접속층이 노출될 때까지, 상기 웨이퍼의 저면에 대한 백그라인딩을 실시하는 단계와; 상기 수직홈 및 절연물질의 중심을 따라 상하방향으로 소잉을 진행하여 개개의 칩으로 분리시키는 단계와; 분리된 각 칩을 기판상에 탑재시키기 위하여, 각 칩을 전기접속층끼리 전기적으로 연결시키면서 적층하는 단계; 로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법을 제공한다.Another embodiment of the present invention for achieving the above object comprises the steps of: forming a vertical groove inclined inner wall surface around each chip in the wafer state; Forming an electrical connection layer by plating a conductive material on the bottom and inner wall of each vertical groove and the outer peripheral surface of the inlet of the vertical groove; Filling an insulating material into the vertical groove in which the electrical connection layer is formed; Performing backgrinding on the bottom of the wafer until the plated electrical connection layer is exposed on the bottom surface of each vertical groove; Performing sawing in the vertical direction along the center of the vertical groove and the insulating material to separate the individual chips; Stacking each chip with the electrical connection layers electrically connected thereon to mount the separated chips on the substrate; A chip stacking method of a chip stack type semiconductor package is provided.

상기 수직홈의 입구 외주면에 도금된 전도성물질은 각 칩의 상면 또는 하면 테두리에 형성되면서 전기접속층의 수평층이 되고, 상기 수직홈의 내벽면에 도금된 전도성물질은 각 칩의 경사진 측면에 형성되면서 전기접속층의 수직층이 되며, 상기 수직홈의 바닥면에 도금된 전도성물질은 수평층으로부터 외측방향으로 연장된 수평연장층이 되는 것을 특징으로 한다.The conductive material plated on the outer periphery of the inlet of the vertical groove is formed on the upper or lower edge of each chip to form a horizontal layer of the electrical connection layer, and the conductive material plated on the inner wall of the vertical groove is on the inclined side of each chip. While being formed as a vertical layer of the electrical connection layer, the conductive material plated on the bottom surface of the vertical groove is characterized in that the horizontal extension layer extending outward from the horizontal layer.

상기 각 칩의 수평연장층끼리 전기적으로 접촉시키면서, 각 칩을 수직방향으로 적층하거나, 각 칩을 계단식으로 적층하는 것을 특징으로 한다.Each chip is laminated in the vertical direction or each chip is laminated stepwise while the horizontal extension layers of the chips are in electrical contact with each other.

상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 웨이퍼 상태의 각 칩의 상면 둘레부중 일부구간에 내벽면이 경사진 제1수직홈을 형성한 후, 제1수직홈의 바닥 및 내벽면, 제1수직홈의 입구 외주면에 전도성물질을 도금하여 전기접속층을 형성하는 단계와; 웨이퍼 상태의 각 칩의 저면 둘레부중 제1수직홈과 일치하지 않는 구간에 걸쳐 내벽면이 경사진 제2수직홈을 형성한 후, 제2수직홈의 바닥 및 내벽면, 제2수직홈의 입구 외주면에 전도성물질을 도금하여 전기접속층을 형성하는 단계와; 동일한 사선을 이루는 상기 제1수직홈의 내벽면과, 제2수직홈의 내벽면을 따라 소잉을 실시하여, 평행사변형 형태의 칩으로 분리되는 단계와; 분리된 각 칩을 기판상에 탑재시키기 위하여, 각 칩을 전기접속층끼리 전기적으로 연결시키면서 적층하는 단계; 로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법을 제공한다.Another embodiment of the present invention for achieving the above object is: after forming the first vertical groove inclined inner wall surface in a portion of the upper peripheral portion of each chip in the wafer state, the bottom and the inside of the first vertical groove Forming an electrical connection layer by plating a conductive material on a wall surface and an outer circumferential surface of the inlet of the first vertical groove; After forming the second vertical groove in which the inner wall surface is inclined over the section which does not coincide with the first vertical groove among the bottom circumference of each chip in the wafer state, the bottom and the inner wall surface of the second vertical groove and the inlet of the second vertical groove Plating an outer circumferential surface to form an electrical connection layer; Performing a sawing along the inner wall surface of the first vertical groove and the inner wall surface of the second vertical groove forming the same diagonal line, and separating the chips into parallelograms; Stacking each chip with the electrical connection layers electrically connected thereon to mount the separated chips on the substrate; A chip stacking method of a chip stack type semiconductor package is provided.

상기 제1수직홈의 입구 외주면에 도금된 전도성물질은 각 칩의 상면테두리에 형성되면서 전기접속층의 상부 수평층이 되고, 상기 제1수직홈의 내벽면에 도금된 전도성물질은 각 칩의 경사진 측면에 형성되면서 전기접속층의 수직층이 되며, 상기 제2수직홈의 입구 외주면에 도금된 전도성물질은 각 칩의 저면 테두리에 형성되면서 전기접속층의 하부 수평층이 되고, 상기 제2수직홈의 내벽면에 도금된 전도성물질은 각 칩의 경사진 측면에 형성되면서 전기접속층의 수직층이 되는 것을 특징으로 한다.The conductive material plated on the outer circumferential surface of the inlet of the first vertical groove is formed on the upper edge of each chip, and becomes the upper horizontal layer of the electrical connection layer, and the conductive material plated on the inner wall surface of the first vertical groove is the diameter of each chip. It is formed on the side of the photo and becomes a vertical layer of the electrical connection layer, the conductive material plated on the outer peripheral surface of the inlet of the second vertical groove is formed on the bottom edge of each chip and becomes the lower horizontal layer of the electrical connection layer, the second vertical The conductive material plated on the inner wall surface of the groove is formed on the inclined side of each chip, characterized in that it becomes a vertical layer of the electrical connection layer.

상기 적층되는 칩들중 위쪽에 적층되는 칩의 수직층과 하부 수평층이 아래쪽에 적층되는 칩의 상부 수평층과 수직층에 각각 접촉하며 전기적으로 연결되는 것을 특징으로 한다.Among the stacked chips, a vertical layer and a lower horizontal layer of the chip stacked on the upper side are electrically connected to the upper horizontal layer and the vertical layer of the chip stacked below, respectively.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above problem solving means, the present invention provides the following effects.

본 발명에 따르면, 기판상에 칩을 적층하되, 웨이퍼 상태에서 각 칩에 도금을 실시하여 전기접촉층을 미리 형성한 다음, 칩을 적층하도록 함으로써, 기존의 관통 실리콘 비아를 통한 전기적 적층 연결 방법과 와이어 본딩을 통한 전기적 적층 연결 방법에 비하여 단순한 구조를 가지면서도 칩간의 전기적 연결이 손쉽게 이루어질 수 있다.According to the present invention, by stacking the chip on the substrate, by plating the respective chip in the wafer state to form an electrical contact layer in advance, and then to stack the chip, the conventional electrical laminated connection method through the through-silicon via and Compared to the electrical laminated connection method through wire bonding, the electrical connection between chips can be easily achieved while having a simple structure.

또한, 전도성범프 등과 같은 별도의 전기적 매개수단 없이도 도금에 의한 전기접속층에 의하여 칩간의 전기적 연결이 용이하게 이루어질 수 있다.In addition, the electrical connection between the chips can be easily made by the electrical connection layer by plating without a separate electrical intermediary means such as conductive bumps.

또한, 적층되는 칩을 계단식으로 배열하여, 일측쪽에 배열되는 전기접속층끼리 통전되게 하는 동시에 타측쪽에 배열되는 전기접속층은 서로 접촉되지 않게 함으로써, 서로 접촉되지 않는 전기접속층은 칩에서 발생되는 열방출 기능을 수행하여, 열방출 효과를 크게 얻어낼 수 있다.In addition, the stacked chips are arranged in a stepwise manner, so that the electrical connection layers arranged on one side are energized and the electrical connection layers arranged on the other side do not come into contact with each other. By performing the release function, a large heat release effect can be obtained.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명에 따른 칩 적층형 패키지의 제1실시예를 첨부한 도 1 및 도 2를 참조로 설명하면 다음과 같다.First, referring to FIG. 1 and FIG. 2 to which the first embodiment of the chip stacked package according to the present invention is attached as follows.

본 발명의 제1실시예에 따른 칩 적층형 패키지는 도 1 및 도 2의 단면도에서 보는 바와 같이, 기판(10)상에 다수의 칩(20a~20n)들이 적층되는 패키지로서, 적층되는 칩 구조를 보면 사방 측면이 경사진 구조로 제작되어 측면에서 보았을 때 사다리꼴 형상을 이루게 되고, 각 칩(20a~20n)에는 칩간의 전기적 연결을 위한 전기접속층(30)이 전도성물질을 도금하여 형성된다.The chip stacked package according to the first embodiment of the present invention is a package in which a plurality of chips 20a to 20n are stacked on a substrate 10, as shown in the cross-sectional views of FIGS. 1 and 2. When viewed from the side is inclined to form a trapezoidal shape when viewed from the side, each chip (20a ~ 20n) is formed by plating an electrically conductive material 30 for the electrical connection between the chips.

상기 전기접속층(30)은 각 칩(20a~20n)의 둘레방향을 따라 일정간격을 이루며 형성되는 것으로서, 각 칩(20a~20n)의 경사진 사방 측면에 전도성물질로 도금되는 수직층(32)과, 각 칩(20a~20n)의 상면 또는 하면 테두리에 전도성물질로 도금되는 수평층(34)이 일체로 연결된 구조로 형성된다.The electrical connection layer 30 is formed to form a predetermined interval along the circumferential direction of each chip (20a ~ 20n), the vertical layer 32 is plated with a conductive material on the inclined four sides of each chip (20a ~ 20n) ) And a horizontal layer 34 plated with a conductive material on the upper or lower edge of each chip 20a to 20n are integrally connected.

상기 기판(10)상에 적층되는 칩(20a~20n)들중 가장 아래쪽 칩(20a)을 기판(10)상에 접착수단을 이용하여 적층 부착한 다음, 가장 아래쪽 칩(20a) 위에 다수개의 칩(20b~20n))을 접착수단을 이용하여 차례로 적층시킨다.Among the chips 20a to 20n stacked on the substrate 10, the bottommost chip 20a is laminated on the substrate 10 using adhesive means, and then a plurality of chips on the bottom chip 20a are stacked. 20b to 20n) are laminated in order by using an adhesive means.

이와 같이, 도 1에 도시된 바와 같이 동일한 크기의 칩(20a~20n)들이 기판(10)상에 수직방향으로 적층되거나, 가장 아래쪽에 제일 큰 크기의 칩을 적층하는 동시에 가장 위쪽에 제일 작은 크기의 칩을 적층하여 각 칩(20a~20n)들이 기판(10)상에 계단을 이루며 적층된다.As such, as illustrated in FIG. 1, chips 20a to 20n having the same size are stacked vertically on the substrate 10 or the largest size chips are stacked at the bottom and the smallest size at the top. By stacking the chips of each chip 20a ~ 20n are stacked in a step on the substrate (10).

본 발명의 제1실시예에 따르면, 기판(10)과 칩(20a)간의 전기적 연결 그리 고, 칩(20a~20n)들간의 전기적 연결을 솔더볼(40)의 리플로우를 통해 이루어지는 점에 특징이 있다.According to the first embodiment of the present invention, the electrical connection between the substrate 10 and the chip 20a, and the electrical connection between the chips (20a ~ 20n) is made through the reflow of the solder ball 40 have.

즉, 상기와 같이 칩(20)들을 수직방향으로 적층하거나, 계단을 이루도록 적층한 후, 가장 위쪽 칩(20n)의 수평층(34)상에 솔더볼(40)을 융착시킨 다음, 상기 솔더볼(40)을 리플로우시킨다.That is, after stacking the chips 20 in the vertical direction as described above or to form a staircase, and then fusion bonding the solder ball 40 on the horizontal layer 34 of the top chip (20n), the solder ball 40 Reflow).

따라서, 액상의 솔더가 가장 위쪽 칩(20n)의 아래쪽에 적층된 칩(20a~20b))들의 각 전기접속층(30)을 따라 도포되는 동시에 기판(10)상의 전도성패턴(12)까지 도포되어 전기적으로 연결된다.Therefore, the liquid solder is applied along each of the electrical connection layers 30 of the chips 20a to 20b stacked below the upper chip 20n, and at the same time, to the conductive pattern 12 on the substrate 10. Electrically connected.

보다 상세하게는, 상기 액상의 솔더가 적층된 칩(20a~20b)들의 각 전기접속층(30)의 수평층(34) 및 수직층(32)을 따라 도포되는 동시에 가장 아래쪽 칩(20b)의 전기접속층(30)의 수직층(32)과 전기적으로 연결되도록 기판(10)상의 전도성패턴(12)까지 흘러서 도포되어진다.More specifically, the liquid solder is applied along the horizontal layer 34 and the vertical layer 32 of each electrical connection layer 30 of the stacked chips 20a to 20b and at the same time the bottom of the chip 20b. Flow is applied to the conductive pattern 12 on the substrate 10 to be electrically connected to the vertical layer 32 of the electrical connection layer 30.

이렇게 솔더볼(40)의 리플로우후, 경화 공정을 거치게 되면, 기판(10)의 전도성패턴(12) 및 칩(20)의 전기접속층(30)에 걸쳐 솔더볼(40)의 리플로우에 의한 솔더 흐름라인(42)이 형성되고, 이 솔더 흐름라인(42)에 의하여 기판(10)과 칩(20a)간의 전기적 연결 그리고, 칩(20a~20n)들간의 전기적 연결이 용이하게 이루어진다.After the reflow of the solder ball 40, the curing process, the solder by the reflow of the solder ball 40 over the conductive pattern 12 of the substrate 10 and the electrical connection layer 30 of the chip 20 The flow line 42 is formed, and the solder flow line 42 makes electrical connection between the substrate 10 and the chip 20a and electrical connection between the chips 20a to 20n easy.

이와 같이, 제1실시예에 따른 패키지에 의하면 별도의 관통 실리콘 비아(TSV)를 형성하지 않고도, 각 칩들간의 적층 및 칩간의 전기적 연결을 단순한 구조로 손쉽게 이루어져 공정수 감소 및 원가절감을 도모할 수 있다.As described above, according to the package according to the first exemplary embodiment, the stacking and the electrical connection between the chips can be easily performed in a simple structure without the need for forming a separate through silicon via (TSV), thereby reducing the number of processes and reducing the cost. Can be.

여기서, 본 발명에 따른 칩 적층형 패키지의 제2실시예를 첨부한 도 3a 및 도 3d를 참조로 설명하면 다음과 같다.Here, a description will be given with reference to FIGS. 3A and 3D to which a second embodiment of a chip stacked package according to the present invention is attached.

첨부한 도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 칩 적층형 반도체 패키지 및 그 칩 적층 방법을 설명하는 단면도이다.3A to 3D are cross-sectional views illustrating a chip stacked semiconductor package and a chip stacking method according to a second embodiment of the present invention.

도 3a에 도시된 바와 같이, 칩 적층시 전기적 연결수단이 되는 전기접속층(30)을 형성하기 위하여, 웨이퍼(50) 상태의 각 칩(20) 둘레부에 내벽면이 경사진 트렌치(trench) 형태의 수직홈(52)을 형성한다.As shown in FIG. 3A, in order to form an electrical connection layer 30 that becomes an electrical connection means when stacking chips, a trench having an inner wall surface inclined around each chip 20 in a wafer 50 state. To form a vertical groove (52).

이어서, 상기 수직홈(52)의 바닥 및 내벽면, 수직홈(52)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30)을 형성한다.Subsequently, the electrical connection layer 30 is formed by plating a conductive material on the bottom and inner wall surfaces of the vertical grooves 52 and the outer peripheral surface of the inlet of the vertical grooves 52.

다음으로, 상기 수직홈(52)의 바닥면이 관통될 때까지, 상기 웨이퍼(50)의 저면에 대한 백그라인딩을 실시한다.Next, backgrinding is performed on the bottom surface of the wafer 50 until the bottom surface of the vertical groove 52 is penetrated.

이렇게 웨이퍼에 대한 백그라인딩을 실시하게 되면, 트렌치 형태의 수직홈(52)의 바닥면이 관통되는 상태가 되어, 결국 웨이퍼 상태의 칩들이 개개의 칩(20)으로 분리되어진다.When backgrinding is performed on the wafer as described above, the bottom surface of the trench-shaped vertical grooves 52 is penetrated, so that the chips in the wafer state are separated into individual chips 20.

이와 같이 개개 단위로 분리된 각 칩(20a~20n)을 기판(10)상에 탑재시키기 위하여, 각 칩(20a~20n)의 전기접속층(30)을 전기적으로 연결시키면서 적층하게 된다.Thus, in order to mount each chip 20a-20n separated by each unit on the board | substrate 10, it is laminated | stacked, electrically connecting the electrical connection layer 30 of each chip 20a-20n.

이때, 상기 수직홈(52)의 입구 외주면에 도금된 전도성물질은 각 칩(20)의 상면 또는 하면 테두리에 형성되면서 전기접속층(30)의 수평층(34)이 되고, 상기 수직홈(52)의 내벽면에 도금된 전도성물질은 각 칩(20a~20n)의 경사진 측면에 형성 되면서 전기접속층(30)의 수직층(32)이 된다.At this time, the conductive material plated on the outer peripheral surface of the inlet of the vertical groove 52 is formed on the upper or lower edge of each chip 20 to become a horizontal layer 34 of the electrical connection layer 30, the vertical groove 52 The conductive material plated on the inner wall surface of the c) is formed on the inclined side surfaces of the respective chips 20a to 20n to become the vertical layer 32 of the electrical connection layer 30.

이렇게 구비된 칩(20a~20n)들을 수직방향으로 적층하거나, 일측으로 편심되게 하여 계단을 이루도록 적층한 후, 첨부한 도 3d에 도시된 바와 같이 제1실시예와 동일하게 가장 위쪽 칩(20n)의 수평층(34)상에 솔더볼(40)을 융착시킨 다음, 솔더볼(40)을 리플로우시킴으로써, 액상의 솔더가 아래쪽에 적층된 칩(20a)들의 각 전기접속층(30)을 따라 도포되는 동시에 기판(10)상의 전도성패턴(12)까지 도포되어, 기판(10)과 가장 아래쪽 칩(20a), 그리고 각 칩(20a~20n)들이 상호간에 전기적으로 연결될 수 있다.The chips 20a to 20n provided as described above are stacked in a vertical direction or stacked to form a stairway by being eccentric to one side, and as shown in FIG. 3D, the uppermost chip 20n is the same as that of the first embodiment. By melting the solder balls 40 on the horizontal layer 34 of the, and then reflowing the solder balls 40, a liquid solder is applied along each electrical connection layer 30 of the chips 20a stacked below. At the same time, the conductive pattern 12 on the substrate 10 is also applied, so that the substrate 10, the bottom chip 20a, and each chip 20a to 20n may be electrically connected to each other.

본 발명의 제2실시예에 따르면, 칩 적층시 전기적 연결 방법을 솔더볼의 리플로우 방법을 사용하지 않고, 직접적으로 전기접속층(30)들을 통전 가능하게 접촉시켜 전기적으로 연결할 수 있다.According to the second embodiment of the present invention, the electrical connection method in chip stacking may be electrically connected by directly contacting the electrical connection layers 30 with electricity without using a reflow method of solder balls.

보다 상세하게는, 상기 칩(20a~20n)들을 일측방향으로 편심되면서 계단형으로 적층하는 경우, 계단을 이루며 적층되는 칩(20a~20n)들중 상부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수직층(32)과, 하부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수평층(34)이 서로 접촉되며 전기적으로 연결되도록 한다.In more detail, when the chips 20a to 20n are stacked in one direction while being eccentric in one direction, an electrical connection is formed on one side of the chip stacked on the upper side of the chips 20a to 20n stacked in a step. The vertical layer 32 of the layer 30 and the horizontal layer 34 of the electrical connection layer 30 formed on one side of the chip stacked on the lower side are in contact with each other and electrically connected.

이때, 상기 칩(20a~20n)들을 일측방향으로 편심되면서 계단형으로 적층하는 경우, 각 칩(20a~20n)들의 타측면에 형성된 전기접속층(30)은 서로 접촉되지 않고 이격되어 전기적으로 분리된 상태가 되어, 칩에서 발생되는 열을 외부로 방출시키는 일종의 열방출수단으로서의 역할을 하게 된다.In this case, when the chips 20a to 20n are stacked in one direction while being eccentrically stacked, the electrical connection layers 30 formed on the other side of each of the chips 20a to 20n are separated from each other without being contacted with each other. It is in a state of being in an intact state, and serves as a kind of heat dissipation means for dissipating heat generated from the chip to the outside.

한편, 첨부한 도 3c에 도시된 바와 같이 상기 칩(20a~20n)들을 일측방향으로 편심되면서 계단형으로 적층하되, 칩을 뒤집어서 적층하여 상부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수평층(32)과, 하부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수직층(34)을 전기적으로 연결시킬 수 있음은 물론이다.On the other hand, as shown in Figure 3c attached to the chip (20a ~ 20n) in one direction eccentrically stacked stepped, the chip is turned upside down to the electrical connection layer 30 formed on one side of the chip stacked on the upper side Of course, it is possible to electrically connect the horizontal layer 32 of) and the vertical layer 34 of the electrical connection layer 30 formed on one side of the chip stacked on the lower side.

이와 같이, 본 발명의 제2실시예에 따르면, 칩간의 전기적 연결이 도금층인 전기접속층을 통해 이루어지도록 함으로써, 기존에 칩에 관통 실리콘 비아를 형성하여 적층하는 방법 및 칩들을 와이어로 연결하는 방법 등에 비하여, 각 칩들간의 적층 및 칩간의 전기적 연결을 단순한 구조로 이루어져 공정수 감소 및 원가절감을 도모할 수 있고, 또한 칩에서 발생되는 열의 방출효과를 크게 얻어낼 수 있다.As described above, according to the second exemplary embodiment of the present invention, the electrical connection between the chips is made through the electrical connection layer, which is a plating layer, thereby forming and stacking through silicon vias on the chip and connecting the chips with wires. Compared to the above, the stacking of the chips and the electrical connection between the chips have a simple structure, which can reduce the number of processes and reduce the cost, and can also greatly obtain the effect of dissipating heat generated from the chips.

여기서, 본 발명에 따른 칩 적층형 패키지의 제3실시예를 첨부한 도 4a 및 도 4d를 참조로 설명하면 다음과 같다.Here, a description will be given with reference to FIGS. 4A and 4D attached to a third embodiment of a chip stacked package according to the present invention.

첨부한 도 4a 내지 도 4d는 본 발명의 제3실시예에 따른 칩 적층형 반도체 패키지 및 칩 적층 방법을 설명하는 단면도이다.4A to 4D are cross-sectional views illustrating a chip stacked semiconductor package and a chip stacking method according to a third embodiment of the present invention.

도 4a 및 도 4b에서 보는 바와 같이, 칩 적층시 전기적 연결수단이 되는 전기접속층(30)을 형성하기 위하여, 웨이퍼(50) 상태의 각 칩 둘레부에 내벽면이 경사진 수직홈(52)을 형성하고, 상기 수직홈(52)의 바닥 및 내벽면, 수직홈(52)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30)을 형성한다.As shown in FIGS. 4A and 4B, in order to form an electrical connection layer 30 that is an electrical connection means when stacking chips, vertical grooves 52 having an inner wall surface inclined around each chip in the state of the wafer 50. The electrical connection layer 30 is formed by plating a conductive material on the bottom and inner wall surfaces of the vertical grooves 52 and the outer peripheral surface of the inlet of the vertical grooves 52.

이때, 상기 수직홈(52)의 입구 외주면에 도금된 전도성물질은 개개의 칩으로 분리되었을 때, 각 칩(20a~20n)의 상면 또는 하면 테두리에 형성되면서 전기접속 층(30)의 수평층(34)으로 형성되고, 또한 상기 수직홈(52)의 내벽면에 도금된 전도성물질은 개개의 칩으로 분리되었을 때, 각 칩(20a~20n)의 경사진 측면에 형성되면서 전기접속층(30)의 수직층(32)으로 형성되며, 또한 상기 상기 수직홈(52)의 바닥면에 도금된 전도성물질은 개개의 칩으로 분리되었을 때, 수평층(34)으로부터 외측방향으로 연장되는 수평연장층(36)으로 형성된다.At this time, the conductive material plated on the outer peripheral surface of the inlet of the vertical groove 52 is formed on the upper or lower edge of each chip (20a ~ 20n) when separated into individual chips, the horizontal layer of the electrical connection layer 30 ( 34, and the conductive material plated on the inner wall surface of the vertical groove 52 is formed on the inclined side of each chip (20a ~ 20n) when separated into individual chips, the electrical connection layer (30) The conductive material plated on the bottom surface of the vertical groove 52 is formed as a vertical layer 32 of the horizontal extension layer extending outward from the horizontal layer 34 when separated into individual chips ( 36).

이어서, 제3실시예에 따르면, 전기접속층(30)이 형성된 수직홈(52)의 내부에 전기접속층(30)을 감싸주도록 절연물질(38)이 충진되는 바, 이 절연물질(38)은 개개의 칩으로 분리되었을 때 수직층(32)과 수평연장층(36)의 표면에 도포되는 상태가 되어, 수직층(32)과 수평연장층(36)을 포함하는 전기접속층(30)에 습기가 침투하는 것을 차단하는 동시에 산화되는 현상을 방지하는 역할을 하게 된다.Subsequently, according to the third embodiment, the insulating material 38 is filled to surround the electrical connection layer 30 in the vertical groove 52 in which the electrical connection layer 30 is formed. Is in a state of being applied to the surface of the vertical layer 32 and the horizontal extension layer 36 when separated into individual chips, the electrical connection layer 30 including the vertical layer 32 and the horizontal extension layer 36 It prevents moisture from penetrating the water and prevents oxidation.

다음으로, 도 4a에 도시된 바와 같이 상기 수직홈(52)의 바닥면에 도금된 전기접속층(30)이 노출될 때까지, 상기 웨이퍼(50)의 저면에 대한 백그라인딩을 실시한 다음, 상기 수직홈(52) 및 절연물질(38)의 중심을 따라 상하방향으로 소잉을 진행하여 개개의 칩으로 분리시키게 된다.Next, as shown in FIG. 4A, backgrinding is performed on the bottom surface of the wafer 50 until the plated electrical connection layer 30 is exposed on the bottom surface of the vertical groove 52. The sawing is performed vertically along the center of the vertical groove 52 and the insulating material 38 to be separated into individual chips.

또는, 도 4b에 도시된 바와 같이 상기 수직홈(52) 및 절연물질(38)의 중심을 따라 상하방향으로 소잉을 진행한 후, 상기 수직홈(52)의 바닥면에 도금된 전기접속층(30)이 노출될 때까지, 상기 웨이퍼(50)의 저면에 대한 백그라인딩을 실시하여, 개개의 칩으로 분리시키게 된다.Alternatively, as shown in FIG. 4B, after sawing in a vertical direction along the centers of the vertical grooves 52 and the insulating material 38, an electrical connection layer plated on the bottom surface of the vertical grooves 52 ( Until 30) is exposed, backgrinding of the bottom surface of the wafer 50 is performed to separate the chips into individual chips.

이에, 분리된 각 칩(20)을 기판(10)상에 탑재시키기 위하여, 각 칩(20)의 전기접속층(30)을 전기적으로 연결시키면서 적층하게 된다.Accordingly, in order to mount the separated chips 20 on the substrate 10, the chips 20 are stacked while the electrical connection layers 30 of the chips 20 are electrically connected to each other.

본 발명의 제2실시예에 따르면, 도 4c 및 도 4d에 도시된 바와 같이 상기 각 칩(20a~20n)의 수평연장층(36)끼리 전기적으로 접촉시키면서 각 칩(20a~20n)을 수직방향으로 적층하거나, 각 칩(20a~20n)을 계단식으로 적층하게 된다..According to the second embodiment of the present invention, as shown in FIGS. 4C and 4D, each chip 20a to 20n is placed in a vertical direction while the horizontal extension layers 36 of the chips 20a to 20n are electrically contacted with each other. The chips 20a to 20n are stacked in a stepwise manner.

마찬가지로, 본 발명의 제3실시예에 따르면 칩간의 전기적 연결이 도금층인 전기접속층을 통해 이루어지도록 함으로써, 기존에 칩에 관통 실리콘 비아를 형성하여 적층하는 방법 및 칩들을 와이어로 연결하는 방법 등에 비하여, 각 칩들간의 적층 및 칩간의 전기적 연결을 단순한 구조로 이루어져 공정수 감소 및 원가절감을 도모할 수 있고, 또한 절연물질을 충진 도포하여 전기접속층간의 쇼트 방지 및 산화 방지를 도모할 수 있다.Similarly, according to the third embodiment of the present invention, the electrical connection between the chips is made through the electrical connection layer, which is a plating layer, compared to the method of forming and stacking through-via vias on the chip and connecting the chips by wire. In addition, the stacking between the chips and the electrical connection between the chips can be made simple to reduce the number of processes and reduce the cost, and to prevent the short circuit and the oxidation between the electrical connection layers by filling the insulating material.

여기서, 본 발명에 따른 칩 적층형 패키지의 제4실시예를 첨부한 도 5a 및 도 5c를 참조로 설명하면 다음과 같다.Here, a description will be given with reference to FIGS. 5A and 5C to which the fourth embodiment of the chip stacked package according to the present invention is attached.

첨부한 도 5a 내지 도 5c는 본 발명의 제4실시예에 따른 칩 적층형 반도체 패키지 및 칩 적층 방법을 설명하는 단면도이다.5A to 5C are cross-sectional views illustrating a chip stacked semiconductor package and a chip stacking method according to a fourth embodiment of the present invention.

본 발명의 제4실시예에 따르면, 칩 적층시 전기적 연결수단이 되는 전기접속층(30a,30b)이 칩의 양측에 대층 구조로 형성된 점에 특징이 있다.According to the fourth embodiment of the present invention, the electrical connection layers 30a and 30b, which serve as electrical connection means when the chips are stacked, are formed in a multilayer structure on both sides of the chip.

이를 위해, 웨이퍼(50) 상태의 각 칩의 상면 둘레부중 일부구간에 내벽면이 경사진 제1수직홈(52a)을 형성한 후, 제1수직홈(52a)의 바닥 및 내벽면, 제1수직홈(52a)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30a)을 형성하게 된다.To this end, after forming the first vertical groove 52a in which the inner wall surface is inclined in a portion of the upper peripheral portion of each chip in the wafer 50 state, the bottom and the inner wall surface of the first vertical groove 52a, first A conductive material is plated on the outer circumferential surface of the inlet of the vertical groove 52a to form the electrical connection layer 30a.

또한, 웨이퍼를 뒤집은 다음, 웨이퍼(50) 상태의 각 칩(20)의 저면 둘레부중 제1수직홈(52a)과 일치하지 않는 구간에 걸쳐 내벽면이 경사진 제2수직홈(52b)을 형성하고, 이 제2수직홈(52b)의 바닥 및 내벽면, 그리고 제2수직홈(52b)의 입구 외주면에 걸쳐 전도성물질을 도금하여 전기접속층(30a)을 형성하게 된다.Further, after the wafer is inverted, a second vertical groove 52b having an inclined inner wall surface is formed over a section which does not coincide with the first vertical groove 52a among the bottom circumferences of the respective chips 20 in the wafer 50 state. The conductive material is plated on the bottom and inner wall surfaces of the second vertical grooves 52b and the outer peripheral surface of the inlet of the second vertical grooves 52b to form the electrical connection layer 30a.

이어서, 칩 분리 단계로서, 동일한 사선을 이루는 상기 제1수직홈(52a)의 내벽면과, 제2수직홈(52b)의 내벽면을 따라 소잉을 실시함으로써, 평행사변형의 단면 형상을 갖는 칩으로 분리된다.Subsequently, as a chip separating step, sawing is performed along the inner wall surface of the first vertical groove 52a and the inner wall surface of the second vertical groove 52b forming the same diagonal lines, thereby forming a chip having a parallelogram cross-sectional shape. Are separated.

이때, 개개의 칩으로 분리되었을 때, 상기 제1수직홈(52a)의 입구 외주면에 도금된 전도성물질은 각 칩(20)의 상면테두리에 형성되면서 전기접속층(30a)의 상부 수평층(34a)으로 형성되고, 상기 제1수직홈(52a)의 내벽면에 도금된 전도성물질은 각 칩(20)의 경사진 측면에 형성되면서 전기접속층(30a)의 수직층(32a)으로 형성되며, 또한 상기 제2수직홈(52b)의 입구 외주면에 도금된 전도성물질은 각 칩(20)의 저면 테두리에 형성되면서 전기접속층(30b)의 하부 수평층(34b)으로 형성되고, 상기 제2수직홈(52b)의 내벽면에 도금된 전도성물질은 각 칩(20)의 경사진 측면에 형성되면서 전기접속층(30b)의 수직층(32b)으로 형성된다.At this time, when separated into individual chips, the conductive material plated on the outer peripheral surface of the inlet of the first vertical groove (52a) is formed on the upper edge of each chip 20, the upper horizontal layer (34a) of the electrical connection layer (30a) And a conductive material plated on the inner wall surface of the first vertical groove 52a is formed on the inclined side surface of each chip 20 and is formed as the vertical layer 32a of the electrical connection layer 30a. In addition, the conductive material plated on the outer circumferential surface of the inlet of the second vertical groove 52b is formed on the bottom edge of each chip 20, and is formed as the lower horizontal layer 34b of the electrical connection layer 30b. The conductive material plated on the inner wall surface of the groove 52b is formed on the inclined side surface of each chip 20 and is formed as the vertical layer 32b of the electrical connection layer 30b.

이렇게 분리된 개개의 칩(20a~20n)을 기판(10)상에 탑재시키기 위하여, 각 칩(20a~20n))을 전기접속층(30a,30b)끼리 전기적으로 접촉시키면서 적층하게 된다.In order to mount the individual chips 20a to 20n thus separated on the substrate 10, the chips 20a to 20n are laminated while the electrical connection layers 30a and 30b are electrically contacted with each other.

본 발명의 제4실시예에 따르면, 첨부한 도 5c에 도시된 바와 같이 제1실시예와 동일하게 가장 위쪽 칩(20n)의 수평층(34)상에 솔더볼(40)을 융착시킨 다음, 솔더볼(40)을 리플로우시켜서, 상기 기판(10)과 가장 아래쪽 칩(20a), 그리고 각 칩(20a~20n)들을 전기적으로 연결시킬 수 있다.According to the fourth embodiment of the present invention, as shown in FIG. 5C, the solder ball 40 is fused to the horizontal layer 34 of the uppermost chip 20 n as in the first embodiment, and then the solder ball is By reflowing the 40, the substrate 10, the lowest chip 20a, and each chip 20a to 20n may be electrically connected to each other.

또한, 직접적으로 전기접속층(30)들을 통전 가능하게 접촉시켜 전기적으로 연결할 수 있는 바, 예를 들어, 상기 적층되는 칩(20)들중 가장 위쪽에 적층되는 칩(20n)의 수직층(32a)과 하부 수평층(34b)을 아래쪽에 적층되는 칩(20a)의 상부 수평층(34a)과 수직층(32b)에 각각 접촉시키며 적층하여 전기적으로 연결시킬 수 있다.In addition, the electrical connection layers 30 may be electrically connected to each other so as to be in electrical contact with each other. For example, the vertical layer 32a of the chip 20n stacked on the top of the stacked chips 20 may be electrically connected. ) And the lower horizontal layer 34b may be electrically connected to the upper horizontal layer 34a and the vertical layer 32b of the chip 20a stacked below and stacked in contact with each other.

이와 같이, 본 발명의 제4실시예도 칩간의 전기적 연결이 도금층인 전기접속층을 통해 이루어지도록 함으로써, 기존에 칩에 관통 실리콘 비아를 형성하여 적층하는 방법 및 칩들을 와이어로 연결하는 방법 등에 비하여, 각 칩들간의 적층 및 칩간의 전기적 연결을 단순한 구조로 이루어져 공정수 감소 및 원가절감을 도모할 수 있다.As described above, the fourth embodiment of the present invention also enables the electrical connection between the chips to be made through the electrical connection layer, which is a plating layer, as compared with the conventional method of forming and stacking through-silicon vias on the chip and connecting the chips with wires. The stacking of each chip and the electrical connection between chips can be made simple to reduce the number of processes and reduce the cost.

도 1 및 도 2는 본 발명에 따른 칩 적층형 반도체 패키지 제1실시예를 나타내는 단면도,1 and 2 are cross-sectional views showing a first embodiment of a chip stacked semiconductor package according to the present invention;

도 3a 내지 도 3d는 본 발명에 따른 칩 적층형 반도체 패키지의 제2실시예에 따른 칩 적층 방법을 설명하는 단면도,3A to 3D are cross-sectional views illustrating a chip stacking method in accordance with a second embodiment of a chip stacked semiconductor package according to the present invention;

도 4a 내지 도 4d는 본 발명에 따른 칩 적층형 반도체 패키지의 제3실시예에 따른 칩 적층 방법을 설명하는 단면도,4A to 4D are cross-sectional views illustrating a chip stacking method according to a third embodiment of a chip stacked semiconductor package according to the present invention;

도 5a 내지 도 5c는 본 발명에 따른 칩 적층형 반도체 패키지의 제4실시예에 따른 칩 적층 방법을 설명하는 단면도.5A to 5C are cross-sectional views illustrating a chip stacking method in accordance with a fourth embodiment of a chip stacked semiconductor package according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 기판 12 ; 전도성패턴10: substrate 12; Conductive Pattern

20a~20n : 칩 30 : 전기접속층20a ~ 20n: chip 30: electrical connection layer

30a,30b : 전기접속층 32 : 수직층30a, 30b: electrical connection layer 32: vertical layer

32a,32b : 수직층 34 : 수평층32a, 32b: vertical layer 34: horizontal layer

34a : 상부수평층 34b : 하부수평층34a: upper horizontal layer 34b: lower horizontal layer

36 : 수평연장층 38 : 절연물질36: horizontally extending layer 38: insulating material

40 : 솔더볼 42 : 솔더 흐름라인40: solder ball 42: solder flow line

50 : 웨이퍼 52 : 수직홈50: wafer 52: vertical groove

52a : 제1수직홈 52b : 제2수직홈52a: first vertical groove 52b: second vertical groove

Claims (14)

기판(10)과; 사방 측면이 경사진 구조로 제작되어, 상기 기판(10)상에 전기접속층(30)에 의하여 전기적으로 연결되며 적층되는 다수개의 칩(20a~20n)과; 상기 각 칩(20a~20n)의 경사진 사방 측면에 전도성물질로 도금되는 수직층(32)과, 각 칩(20)의 상면 또는 하면 테두리에 전도성물질로 도금되는 수평층(34)이 일체로 연결된 구성으로서, 칩(20a~20n)의 둘레방향을 따라 일정간격을 이루며 형성되는 다수의 전기접속층(30)과; 상기 다수개의 칩(20a~20n)들이 계단을 이루며 적층될 때, 각 칩(20a~20n)의 전기접속층(30)을 전기적으로 연결하기 위한 솔더볼(40)의 리플로우에 의한 솔더 흐름라인(42); 을 포함하는 칩 적층형 반도체 패키지에 있어서,A substrate 10; A plurality of chips 20a to 20n which are fabricated in an inclined side surface and electrically connected and stacked by the electrical connection layer 30 on the substrate 10; The vertical layer 32 plated with the conductive material on the inclined four sides of each chip 20a to 20n and the horizontal layer 34 plated with the conductive material on the upper or lower edge of each chip 20 are integrally formed. As a connected configuration, a plurality of electrical connection layer 30 formed at regular intervals along the circumferential direction of the chip (20a ~ 20n); When the plurality of chips 20a to 20n are stacked in a step, a solder flow line due to reflow of the solder ball 40 for electrically connecting the electrical connection layer 30 of each chip 20a to 20n ( 42); In the chip laminated semiconductor package comprising: 상기 다수개의 칩(20a~20n)들은 일측방향으로 편심되면서 계단형으로 적층되고, 계단을 이루며 적층되는 칩(20a~20n)들중 상부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수직층(32)과, 하부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수평층(34)이 서로 접촉되며 전기적으로 연결되고, 상부쪽 칩 및 하부쪽 칩의 타측면에 형성된 전기접속층(30)끼리는 이격되며 전기적으로 분리되어 열방출수단이 되는 것을 특징으로 하는 칩 적층형 반도체 패키지.The plurality of chips 20a to 20n may be stacked in a step shape while being eccentric in one direction, and the electrical connection layer 30 formed on one side of the chip stacked on the upper side of the chips 20a to 20n stacked in a step. The vertical layer 32 of the and the horizontal layer 34 of the electrical connection layer 30 formed on one side of the chip stacked on the lower side is in contact with each other and electrically connected, the other side of the upper chip and the lower chip The formed electrical connection layer 30 is a chip laminated semiconductor package, characterized in that spaced apart and electrically separated to be a heat dissipation means. 삭제delete 삭제delete 청구항 1에 있어서, The method according to claim 1, 상기 각 칩(20a~20n)의 측면에 형성된 전기접속층(30)의 수직층(32)의 하단에는 외측방향으로 연장되는 수평연장층(36)이 일체로 더 형성되고, 상기 수직층(32)과 수평연장층(36)의 표면에는 절연물질(38)이 도포된 것을 특징으로 하는 칩 적층형 반도체 패키지.At the lower end of the vertical layer 32 of the electrical connection layer 30 formed on the side of each chip 20a to 20n, a horizontal extension layer 36 extending outward is integrally formed, and the vertical layer 32 And a surface of the horizontal extension layer 36, an insulating material 38 is coated. 웨이퍼(50) 상태의 각 칩(20a~20n) 둘레부에 내벽면이 경사진 수직홈(52)을 형성하는 단계와; 상기 수직홈(52)의 바닥 및 내벽면에 전도성물질을 도금하여 형성되는 수직층(33)과 수직홈(52)의 입구 외주면에 전도성물질을 도금하여 형성되는 수평층(34)으로 이루어지는 전기접속층(30) 형성 단계와; 상기 수직홈(52)의 바닥면이 관통될 때까지, 상기 웨이퍼(50)의 저면에 대한 백그라인딩을 실시하여, 개개의 칩으로 분리시키는 단계; 분리된 각 칩을 기판상에 탑재시키기 위하여, 각 칩(20a~20n)의 전기접속층(30)을 전기적으로 연결시키면서 적층하는 단계; 를 포함하는 칩 적층형 반도체 패키지의 칩 적층 방법에 있어서,Forming vertical grooves 52 in which an inner wall surface is inclined around each chip 20a to 20n in the wafer 50 state; Electrical connection consisting of a vertical layer 33 formed by plating a conductive material on the bottom and the inner wall surface of the vertical groove 52 and a horizontal layer 34 formed by plating a conductive material on the outer peripheral surface of the inlet of the vertical groove 52. Forming a layer 30; Backgrinding the bottom surface of the wafer (50) until the bottom surface of the vertical groove (52) is penetrated, separating the individual chips into individual chips; Stacking the electrically connected layers 30 of the respective chips 20a to 20n while electrically connecting the separated chips on the substrate; In the chip stacking method of the chip stacked semiconductor package comprising: 상기 칩(20a~20n)들을 일측방향으로 편심되면서 계단형으로 적층하는 경우, 계단을 이루며 적층되는 칩(20a~20n)들중 상부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수직층(32)과, 하부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수평층(34)이 서로 접촉되며 전기적으로 연결되는 동시에 상부쪽 칩 및 하부쪽 칩의 타측면에 형성된 전기접속층(30)끼리는 이격되며 전기적으로 분리되어 열방출수단이 되도록 한 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.When the chips 20a to 20n are stacked in an eccentric direction in one direction, a step of the electrical connection layer 30 formed on one side of the chip stacked on the upper side of the chips 20a to 20n stacked in a step form The vertical layer 32 and the horizontal layer 34 of the electrical connection layer 30 formed on one side of the chip stacked on the lower side are in contact with each other and electrically connected to each other, and are formed on the other side of the upper chip and the lower chip. The chip stacking method of the chip laminated semiconductor package, characterized in that the electrical connection layers 30 are spaced apart and electrically separated to be heat dissipation means. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 웨이퍼(50) 상태의 각 칩의 상면 둘레부중 일부구간에 내벽면이 경사진 제1수직홈(52a)을 형성한 후, 제1수직홈(52a)의 바닥 및 내벽면, 제1수직홈(52a)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30a)을 형성하는 단계와;After forming the first vertical groove 52a in which the inner wall surface is inclined in a part of the upper peripheral portion of each chip in the wafer 50 state, the bottom and the inner wall surface of the first vertical groove 52a, the first vertical groove ( Plating the conductive material on the outer circumferential surface of the inlet 52a to form an electrical connection layer 30a; 웨이퍼(50) 상태의 각 칩의 저면 둘레부중 제1수직홈(52a)과 일치하지 않는 구간에 걸쳐 내벽면이 경사진 제2수직홈(52b)을 형성한 후, 제2수직홈(52b)의 바닥 및 내벽면, 제2수직홈(52b)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30b)을 형성하는 단계와;After forming the second vertical groove 52b in which the inner wall is inclined over a section which does not coincide with the first vertical groove 52a among the bottom circumferences of the respective chips in the wafer 50 state, the second vertical groove 52b is formed. Forming an electrical connection layer (30b) by plating a conductive material on the bottom and inner wall surfaces of the inner surface of the second vertical groove (52b); 동일한 사선을 이루는 상기 제1수직홈(52a)의 내벽면과, 제2수직홈(52b)의 내벽면을 따라 소잉을 실시하여, 평행사변형의 단면 형상을 갖는 칩으로 분리되는 단계와;Performing sawing along the inner wall surface of the first vertical groove (52a) and the inner wall surface of the second vertical groove (52b) forming the same oblique line, and separating the chip into a chip having a parallelogram cross-sectional shape; 분리된 각 칩(20a~20n)을 기판(10)상에 탑재시키기 위하여, 각 칩(20a~20n)을 전기접속층(30a,30b)끼리 전기적으로 연결시키면서 적층하는 단계;Stacking the chips 20a to 20n with the electrical connection layers 30a and 30b electrically connected to each other to mount the separated chips 20a to 20n on the substrate 10; 로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.A chip stacking method of a chip stack type semiconductor package, characterized in that consisting of. 청구항 12에 있어서,The method according to claim 12, 상기 제1수직홈(52a)의 입구 외주면에 도금된 전도성물질은 각 칩(20a~20n)의 상면테두리에 형성되면서 전기접속층(30a)의 상부 수평층(34a)이 되고, The conductive material plated on the outer peripheral surface of the inlet of the first vertical groove (52a) is formed on the upper edge of each chip (20a ~ 20n) and becomes the upper horizontal layer (34a) of the electrical connection layer (30a), 제1수직홈(52a)의 내벽면에 도금된 전도성물질은 각 칩(20a~20n)의 경사진 측면에 형성되면서 전기접속층(30a)의 수직층(32a)이 되며, The conductive material plated on the inner wall surface of the first vertical groove 52a is formed on the inclined side surface of each chip 20a to 20n to become the vertical layer 32a of the electrical connection layer 30a. 상기 제2수직홈(52b)의 입구 외주면에 도금된 전도성물질은 각 칩(20a~20n)의 저면 테두리에 형성되면서 전기접속층(30b)의 하부 수평층(34b)이 되고, The conductive material plated on the outer peripheral surface of the inlet of the second vertical groove (52b) is formed on the bottom edge of each chip (20a ~ 20n) and becomes the lower horizontal layer (34b) of the electrical connection layer (30b), 제2수직홈(52b)의 내벽면에 도금된 전도성물질은 각 칩(20a~20n)의 경사진 측면에 형성되면서 전기접속층(30b)의 수직층(32b)이 되는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.The conductive material plated on the inner wall surface of the second vertical groove (52b) is formed on the inclined side of each chip (20a ~ 20n) chip stack type, characterized in that the vertical layer (32b) of the electrical connection layer (30b) Chip stacking method of semiconductor package. 청구항 12에 있어서, The method according to claim 12, 상기 적층되는 칩(20a~20n)들중 위쪽에 적층되는 칩의 수직층(32a)과 하부 수평층(34b)이 아래쪽에 적층되는 칩의 상부 수평층(34a)과 수직층(32b)에 각각 대응 접촉하며 전기적으로 연결되는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.The vertical layer 32a and the lower horizontal layer 34b of the chip stacked above the stacked chips 20a to 20n are respectively disposed on the upper horizontal layer 34a and the vertical layer 32b of the chip stacked below. A chip stacking method for a chip stacked semiconductor package, characterized in that the corresponding contact is electrically connected.
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