KR20110035809A - 패키지 기판 - Google Patents

Abstract

본 발명은 패키지 기판에 관한 것으로, 마더보드와 연결되는 레이어에 형성된 제1 도금층의 도금면적이 전자부품과 연결되는 레이어에 형성된 제2 도금층의 도금면적보다 큰 패키지 기판에 있어서, 상기 제2 도금층의 도금두께가 상기 제1 도금층의 도금두께보다 큰 것을 특징으로 하며, 기판의 레이어에 형성된 도금층 부피 밸런스를 맞춤으로써 열팽창계수 차이에 의한 휨을 최소화할 수 있는 패키지 기판을 제공한다.

도금두께, 도금두께, 열팽창계수, 휨, 기판

Description

패키지 기판{A package substrate}

본 발명은 패키지 기판에 관한 것이다.

전자기기의 고성능화, 소형화에 따라 반도체칩, 다이와 같은 전자부품의 단자수는 현저하게 증가하고 있으며, 이러한 전자부품을 마더보드(mother board)에 용이하게 탑재할 수 있도록 전자부품과 마더보드 사이에서 상호 간의 전기적 접속을 위한 용도로 사용되는 패키지 기판 또한 박형화되어 가고 있는 실정이다.

이러한 추세에 따라, 코어기판을 제거함으로써 신호 전달 특성을 향상시키고 박형화가 가능한 코어리스 구조(coreless structure)가 패키지 기판으로 많이 채용되고 있다.

도 1에는 종래기술에 따른 코어리스 구조를 갖는 패키지 기판의 단면도가 도시되어 있다. 일례로 도 1에는 패키지 기판이 8층 구조를 갖는 것으로 도시하였다.

도 1에 도시한 바와 같이, 종래기술에 따른 패키지 기판은 절연층(300)에 음각 및 양각의 도금층(100, 200)이 형성된 다층의 코어리스 구조를 갖는다. 이때, 제1 레이어 내지 제4 레이어(1L, 2L, 3L, 4L)는 마더보드에 실장되는 하부 레이 어(Lb)를 구성하게 되며 절연층(300)에 하부 도금층(100)이 형성된 구조를 갖는다. 또한, 제5 레이어 내지 제8 레이어(5L, 6L, 7L, 8L)는 전자부품이 실장되는 상부 레이어(Lu)를 구성하게 되며, 절연층(300)에 상부 도금층(200)이 형성된 구조를 갖는다. 그리고, 최외층에 형성된 회로층을 외부환경으로부터 보호하기 위해, 제1 레이어(1L)에는 하부 솔더레지스트층(400a)이 형성되고, 제8 레이어(8L)에는 상부 솔더레지스트층(400b)이 형성되며, 최외층 상부 회로층(200d)에는 전자부품 실장을 위한 범프(500)가 형성된다.

그러나, 코어리스 구조를 갖는 종래기술에 따른 패키지 기판은 코어기판을 사용하는 구조에 비해 강도가 약하기 때문에 휨(warpage)이 많이 발생하는 문제점이 있었다. 이러한 휨은 패키지 기판이 서로 다른 기계적 물성을 가진 재료들이 적층되어 형성되기 때문에 서로 다른 열팽창계수(CTE)를 가지며, 이에 따라 리플로우 공정시의 열 이력에 대해 서로 다른 열적 거동을 보이기 때문에 발생한다.

이러한 문제점을 해결하기 위해, 종래에는 별도의 보강판을 삽입하거나 더미영역에 별도의 더미패턴을 형성하거나, 또는 솔더레지스트층의 두께 또는 오픈 면적 조절을 조절하려는 시도가 있었고, 이러한 시도는 어느 정도 효과가 입증되었다. 그러나, 이러한 시도는 추가적인 부재가 사용되거나 추가적인 공정이 수반되어야 하는 점에서 문제점이 있었고, 특히 보강판을 삽입하는 경우에는 패키지 기판의 두께가 증가하는 문제점이 있었다.

한편, 하기 표 1에는 도 1에 도시된 패키지 기판의 층별 도금면적과 도금면적 비율이 개시되어 있다. 표 1에서 알 수 있는 바와 같이, 하부 레이어(Lb)의 도금면적이 상부 레이어(Lu)의 도금면적보다 큼을 알 수 있다. 일반적으로, 패키지 기판에서 하부 레이어(Lb)은 그라운드 역할을 수행하고, 상부 레이어(Lu)는 전자부품이 실장되는 영역으로 미세패턴 구조를 가지기 때문에, 이러한 도금면적 차이는 필연적일 수밖에 없다. 더욱이, 종래에는 상부 도금층(200)의 도금두께(Tu)와 하부 도금층(100)의 도금두께(Tb)가 동일하기 때문에, 도금면적이 큰 하부 도금층(100)의 도금부피가 상부 도금층(200)의 도금부피보다 클 수밖에 없었다.

레이어	층별 도금면적(%)	도금면적 비율
8L	68.55	77.95
7L	75.70
6L	85.50
5L	82.05
4L	88.80	86.15
3L	88.20
2L	85.30
1L	82.30

이와 같이, 하부 도금층(100)과 상부 도금층(200)의 도금부피가 다를 경우, 상부 레이어(Lu)와 하부 레이어(Lb) 사이에는 열팽창계수의 차이가 발생할 수밖에 없고, 이는 패키지 기판에 휨을 발생시키는 주요인자가 될 수밖에 없다.

종래에는 패키지 기판에서 많은 부분을 차지하는 도금층(100, 200)의 도금량 편차에 대해서는 배제한 채, 별도의 보강판을 삽입한다든지 솔더 레지스트층의 두께조절을 통해 휨을 방지하고자 하였으나, 이는 부수적인 부분의 보강을 통한 간접적인 휨 방지 방안에 불과하였다.

따라서, 이러한 하부 도금층(100)과 상부 도금층(200)의 도금량(도금부피) 편차로부터 필연적으로 발생할 수밖에 없는 패키지 기판의 휨을 방지하기 위한 대책이 시급한 실정이다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 기판의 레이어에 형성된 도금층 부피 밸런스를 맞춤으로써 열팽창계수 차이에 의한 휨을 최소화할 수 있는 패키지 기판을 제공하기 위한 것이다.

본 발명의 바람직한 실시예에 따른 패키지 기판은, 마더보드와 연결되는 레이어에 형성된 제1 도금층의 도금면적이 전자부품과 연결되는 레이어에 형성된 제2 도금층의 도금면적보다 큰 패키지 기판에 있어서, 상기 제2 도금층의 도금두께가 상기 제1 도금층의 도금두께보다 큰 것을 특징으로 한다.

여기서, 상기 제1 도금층의 도금두께는 상기 마더보드와 연결되는 레이어에 형성된 전체 제1 도금층의 도금두께 평균값이고, 상기 제2 도금층의 도금두께는 상기 전자부품과 연결되는 레이어에 형성된 전체 제2 도금층의 두금두께 평균값인 것을 특징으로 한다.

또한, 상기 제2 도금층의 각 레이어별 도금두께는 중립면을 기준으로 대칭되는 상기 제1 도금층의 각 레이어별 도금두께보다 큰 것을 특징으로 한다.

또한, 상기 제2 도금층의 도금두께는 상기 제1 도금층의 도금두께보다 1㎛ 내지 5㎛ 더 큰 것을 특징으로 한다.

또한, 상기 제2 도금층과 상기 제1 도금층의 도금면적 비율이 1:1.01~1:1.3의 범위를 가질 때, 상기 제2 도금층과 상기 제1 도금층의 도금두께 비율은 1.1:1~1.5:1의 범위를 갖는 것을 특징으로 한다.

또한, 상기 전자부품과 연결되는 최외층 레이어에 형성된 제2 도금층은 상기 마더보드와 연결되는 최외층 레이어에 형성된 제1 도금층보다 큰 도금두께를 갖는 것을 특징으로 한다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다.

이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명에 따르면, 전자부품과 연결되는 제2 도금층의 도금두께를 마더보드와 연결되는 제1 도금층의 도금두께보다 크게 함으로써, 제2 도금층과 제1 도금층의 도금부피 밸런스를 맞출 수 있게 된다. 이에 따라 레이어에 형성된 도금층의 도금부피 편차에 기인한 열팽창계수의 차이를 없앰으로써, 패키지 기판의 휨 발생을 최소화할 수 있게 된다.

또한, 본 발명에 따르면, 각 레이어에 형성된 제2 도금층의 도금두께를 이와 대칭되는 제1 도금층의 도금두께보다 크게 조절함으로써 각 레이어별로 도금부피 편차를 줄일 수 있게 된다. 이에 따라, 패키지 기판의 층간 도금부피 편차에 따른 휨 발생을 최소화할 수 있게 된다.

또한, 본 발명에 따르면, 최외층에 형성된 도금층의 부피가 패키지 기판의 휨에 미치는 영향이 가장 크기 때문에, 최외층에 형성된 도금층의 두께조절을 통해 패키지 기판의 휨 발생을 최소화할 수 있는 패키지 기판 구조를 제안하게 된다.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 "제1", "제2" 등의 용어는 임의의 양, 순서 또는 중요도를 나타내는 것이 아니라 구성요소들을 서로 구별하고자 사용된 것이며, 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 2는 본 발명의 바람직한 실시예에 따른 패키지 기판의 개략적인 단면도이다. 도 2에는 패키지 기판이 8층 구조를 갖는 것으로 도시되어 있으나, 이는 예시적인 것으로서 다층 구조를 갖는 어떠한 패키지 기판도 본 발명의 범주 내에 포함 된다고 할 것이다. 이하, 이를 참조하여 본 실시예에 따른 패키지 기판에 대해 설명하기로 한다.

도 2에 도시한 바와 같이, 본 발명의 바람직한 실시예에 따른 패키지 기판은, 마더보드와 연결되는 레이어(Lb)에 형성된 제1 도금층(100)의 도금면적이 전자부품과 연결되는 레이어(Lu)에 형성된 제2 도금층(200)의 도금면적보다 큰 패키지 기판에서, 제2 도금층(200)의 도금두께(Tu)가 제1 도금층(100)의 도금두께(Tb)보다 큰 것을 특징으로 한다.

여기서, 도금두께(Tb, Tu)는 특정 기준지점에 대한 제1 및 제2 도금층(100, 200)의 도금두께일 수도 있으나, 패키지 기판 전체에 따른 도금부피를 고려하여 기판의 휨을 방지하는 구조를 제안하기 위해 도금두께 평균값인 것이 바람직하다. ㅇ예를 들어, 제1 도금층(100)의 도금두께(Tb)는 제1 내지 제4 레이어(1L, 2L, 3L, 4L)에 형성된 전체 제1 도금층(100)의 도금두께 평균값을 의미하고, 제2 도금층(200)의 도금두께(Tu)는 제5 내지 제8 레이어(5L, 6L, 7L, 8L)에 형성된 전체 제2 도금층(200)의 도금두께 평균값을 의미하는 것이 바람직하다. 즉, 본 실시예는 전체 제2 도금층(200)의 도금두께 평균값이 전체 제1 도금층(100)의 도금두께 평균값보다 큰 것을 특징으로 한다.

이와 같이, 제2 도금층(200)의 도금두께(Tu)를 제1 도금층(100)의 도금두께(Tb)보다 크게 형성함으로써, 제2 도금층(200)과 제1 도금층(100)의 도금부피를 동일한 수준으로 맞출 수 있기 때문에, 제2 도금층(200)과 제1 도금층(100)의 열팽 창계수 밸런스를 유지하여 패키지 기판의 휨을 최소화할 수 있게 된다. 즉, 본 발명에서는 전자부품이 실장되는 레이어(Lu)와 마더보더에 실장되는 레이어(Lb)에서 필연적으로 발생할 수밖에 없는 도금면적의 편차에 기인한 도금부피의 편차를, 도금두께에 역편차를 적용함으로써 극복할 수 있게 된다. 이와 같은, 도금두께 편차는 제1 도금층(100)과 제2 도금층(200)을 도금하는 과정에서 도금조건을 변경하는 간단한 방식에 의해 조절될 수 있기 때문에, 본 발명은 실제 양산 적용성이 상당히 높다 할 것이다.

한편, 제2 도금층(200)의 각 레이어별 도금두께(Tu)는 중립면(Neutral Plane; NP)을 기준으로 대칭되는 제1 도금층(100)의 각 레이어별 도금두께(Tb)보다 큰 것이 바람직하다. 즉, 제5 레이어(5L)에 형성된 제2 도금층(200)의 도금두께는 제4 레이어(4L)에 형성된 제1 도금층(100)의 도금두께보다 크고, 제6 레이어(6L)에 형성된 제2 도금층(200)의 도금두께는 제3 레이어(3L)에 형성된 제1 도금층(100)의 도금두께보다 큰 것이 바람직하다. 또한, 제7 레이어(7L)에 형성된 제2 도금층(200)의 도금두께는 제2 레이어(2L)에 형성된 제1 도금층(100)의 도금두께보다 크고, 제8 레이어(8L)에 형성된 제2 도금층(200)의 도금두께는 제1 레이어(1L)에 형성된 제1 도금층(100)의 도금두께보다 큰 것이 바람직하다.

이와 같이, 대칭되는 각 레이어에 형성된 제1 도금층(100)과 제2 도금층(200)의 도금두께(Tb, Tu)를 조절함으로써 각 레이어별로 도금부피 편차를 줄일 수 있게 된다. 이에 따라 전체 도금부피가 동일하더라도 층간 도금부피 편차로부터 발생할 수 있는 휨 발생을 최소화할 수 있게 된다.

한편, 도 3 및 도 4에는 레이어별 도금두께 변화에 따른 패키지 기판의 휨 발생 상태를 설명하기 위한 도면이 도시되어 있다. 구체적으로, 도 3에는 6층 구조를 갖는 패키지 기판의 단면도가 도시되어 있고, 도 4a 및 도 4b에는 도 3에 도시된 패키지 기판에서 다른 도금두께를 적용할 때 발생되는 휨 발생 상태를 나타내는도면이 도시되어 있다. 그리고, 하기 표 2에는 도 3에 도시된 패키지 기판의 각 레이어별 도금두께가 개시되어 있다.

레이어	도금두께[㎛]
1L	X
2L	14.96
3L	15.89
4L	15.56
5L	15.54
6L	16.54

도 3에 도시된 패키지 기판에서, 제1 레이어(1L)의 도금두께(X)를 변경함으로써 패키지 기판에 발생하는 휨을 측정한 결과, X=14.3 일 때, 도 4a에 도시한 바와 같은 결과가 도출되었고, X=17.9 일 때, 도 4b에 도시한 바와 같은 결과가 도출되었다. 도면에서 노란색 부분은 휨이 많이 발생한 부분을 나타내고, 파란색 부분은 휨이 적게 발생한 부분을 나타낸다. 즉, 제1 레이어(1L)의 도금두께를 제4 내지 제6 레이어(4L, 5L, 6L)의 도금두께보다 작게 한 경우보다 크게 했을 때, 패키지 기판에 휨이 적게 발생함을 알 수 있다.

이러한 측정 결과, 제2 도금층(200)의 도금두께가 제1 도금층(100)의 도금두께에 비해 약 1㎛ 내지 5㎛, 바람직하게는 약 3㎛ 내지 5㎛ 더 클 때, 패키지 기판에 휨이 더 적게 발생함을 알 수 있었다. 또한, 제2 도금층(200)과 제1 도금층(100)의 도금면적 비율이 1:1.01~1:1.3의 범위를 가질 때, 제2 도금층(200)과 제1 도금층(100)의 도금두께 비율은 1.1:1~1.5:1의 범위에서 패키지 기판에 휨이 더 적게 발생함을 알 수 있었다.

도 5는 도 3에 도시된 패키지 기판에서 각 레이어별 도금두께 변화에 따른 휨 발생 민감도를 나타내는 그래프이다.

도 5에서 알 수 있는 바와 같이, 최외층에 형성된 도금층의 도금두께 변화에 따라 패키지 기판에 발생하는 휨 발생량이 민감하게 변화함을 알 수 있다. 따라서, 필요한 경우 최외층 도금층의 두께조절만으로도 패키지 기판의 휨 발생량을 최소화할 수 있게 된다. 구체적으로, 최외층 제2 도금층(200)의 도금두께를 최외층 제1 도금층(100)의 도금두께보다 크게 함으로써 패키지 기판의 휨 발생량을 최소화할 수 있게 된다. 즉, 제1 레이어(1L)에 형성된 제1 도금층(100)의 도금두께보다 제6 레이어(6L)에 형성된 제2 도금층(200)의 도금두께가 큰 것이 바람직하다.

한편, 도 5를 통해 하부 솔더레지스트층(400a)과 상부 솔더레지스트층(400b)에 대한 두께보다 최외층에 형성된 도금층의 도금두께 변화에 따라 패키지 기판에 발생하는 휨 발생량이 보다 민감하게 변화함을 알 수 있다. 종래 솔더레지스트층의 두께변화를 통해 패키지 기판의 휨 발생을 줄이기 위한 많은 시도가 있었으나, 도 5에서 알 수 있는 바와 같이 도금층의 도금두께 변화 없이는 패키지 기판에 대한 휨개선에 한계가 있을 수밖에 없다 할 것이다. 한편, 본 발명의 도금층의 도금두께변화 뿐만 아니라 솔더레지스트층의 두께변화를 병행하여 적용될 수 있는 것은 자명하다 할 것이다.

도 6 내지 도 7은 본 발명의 바람직한 다른 실시예에 따른 패키지 기판의 개략적인 단면도이다.

도 6에 도시한 패키지 기판과 도 7에 도시한 패키지 기판의 차이점은 비아의 형성방향과 최외각 회로층(200c, 100a)의 매립 또는 돌출 여부이다. 또한, 본 실시예에 따른 패키지 기판은 7층 구조로 형성할 수 있다. 즉, 본 실시예에 따른 패키지 기판은 전술한 실시예(8층 또는 6층 구조의 패키지 기판)와 달리 홀수층 구조를 갖는다. 따라서, 제1 도금층(100)은 제1 내지 제3 레이어(1L, 2L, 3L)가 되고, 제2 도금층(200)은 제5 내지 제7 레이어(5L, 6L, 7L)가 된다. 이때, 제1 도금층(100)과 제2 도금층(200)의 열팽창계수 밸런스를 유지하기 위해서 제4 레이어(4L)는 제1 도금층(100)과 제2 도금층(200) 어디에도 속하지 않는 것이 바람직하다.

한편, 제1 도금층(100)의 도금두께(Tb)는 제1 내지 제3 레이어(1L, 2L, 3L)에 형성된 전체 제1 도금층(100)의 도금두께 평균값이 되고, 제2 도금층(200)의 도금두께(Tu)는 제5 내지 제7 레이어(5L, 6L, 7L)에 형성된 전체 제2 도금층(100)의 도금두께 평균값이 되는 것은 전술한 바와 같다. 또한, 본 실시예는 전체 제2 도금층(200)의 도금두께 평균값은 전체 제1 도금층(100)의 도금두께 평균값보다 큰 것을 특징으로 한다.

본 실시예에서는 중립면 역할을 하는 제4 레이어(4L)을 기준으로 제2 도금층(200)의 각 레이어별 도금두께는 대칭되는 제1 도금층(100)의 각 레이어별 도금두께보다 큰 것이 바람직하다. 즉, 제5 레이어(5L)에 형성된 제2 도금층(200)의 도금두께는 제3 레이어(3L)에 형성된 제1 도금층(100)의 도금두께보다 크고, 제6 레이어(6L)에 형성된 제2 도금층(200)의 도금두께는 제2 레이어(2L)에 형성된 제1 도금층(100)의 도금두께보다 큰 것이 바람직하다. 또한, 제7 레이어(7L)에 형성된 제2 도금층(200)의 도금두께는 제1 레이어(1L)에 형성된 제1 도금층(100)의 도금두께보다 큰 것이 바람직하다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 패키지 기판은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

도 1은 종래기술에 따른 코어리스 구조를 갖는 패키지 기판의 단면도이다.

도 2는 본 발명의 바람직한 실시예에 따른 패키지 기판의 개략적인 단면도이다.

도 3은 6층 구조를 갖는 패키지 기판의 단면도이다.

도 4a 및 도 4b는 도 3에 도시된 패키지 기판에서 다른 도금두께를 적용할 때 발생되는 휨 발생 상태를 나타내는 도면이다.

도 5는 도 3에 도시된 패키지 기판에서 각 레이어별 도금두께 변화에 따른 휨 발생 민감도를 나타내는 그래프이다.

도 6 내지 도 7은 본 발명의 바람직한 다른 실시예에 따른 패키지 기판의 개략적인 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 제1 도금층 200 : 제2 도금층

300 : 절연층 400a, 400b : 솔더레지스트층

500 : 범프 Lb, Lu : 레이어

NP : 중립면

Claims (6)

1. 마더보드와 연결되는 레이어에 형성된 제1 도금층의 도금면적이 전자부품과 연결되는 레이어에 형성된 제2 도금층의 도금면적보다 큰 패키지 기판에 있어서,

   상기 제2 도금층의 도금두께가 상기 제1 도금층의 도금두께보다 큰 것을 특징으로 하는 패키지 기판.
2. 청구항 1에 있어서,

   상기 제1 도금층의 도금두께는 상기 마더보드와 연결되는 레이어에 형성된 전체 제1 도금층의 도금두께 평균값이고, 상기 제2 도금층의 도금두께는 상기 전자부품과 연결되는 레이어에 형성된 전체 제2 도금층의 두금두께 평균값인 것을 특징으로 하는 패키지 기판.
3. 청구항 1에 있어서,

   상기 제2 도금층의 각 레이어별 도금두께는 중립면을 기준으로 대칭되는 상기 제1 도금층의 각 레이어별 도금두께보다 큰 것을 특징으로 하는 패키지 기판.
4. 청구항 1에 있어서,

   상기 제2 도금층의 도금두께는 상기 제1 도금층의 도금두께보다 1㎛ 내지 5㎛ 더 큰 것을 특징으로 하는 패키지 기판.
5. 청구항 1에 있어서,

   상기 제2 도금층과 상기 제1 도금층의 도금면적 비율이 1:1.01~1:1.3의 범위를 가질 때, 상기 제2 도금층과 상기 제1 도금층의 도금두께 비율은 1.1:1~1.5:1의 범위를 갖는 것을 특징으로 하는 패키지 기판.
6. 청구항 1에 있어서,

   상기 전자부품과 연결되는 최외층 레이어에 형성된 제2 도금층은 상기 마더보드와 연결되는 최외층 레이어에 형성된 제1 도금층보다 큰 도금두께를 갖는 것을 특징으로 하는 패키지 기판.

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