KR20110028392A - Process for producing field effect transistor - Google Patents

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모토시 코바야시
타카오미 쿠라타
마코토 아라이
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Abstract

고온의 아닐 처리를 필요로 하지 않고 트랜지스터 특성의 향상을 도모할 수 있는 전계 효과형 트랜지스터의 제조 방법을 제공한다.
활성층을 구성하는 In-Ga-Zn-O 박막을 성막 온도 100 ℃ 이상으로 스팩터 성막한다. 그 후, 300 ℃ 로 대기중 아닐 처리한다. 아닐 처리는, 성막 직후의 활성층의 트랜지스터 특성의 향상을 도모할 목적으로 실시된다. 기재를 가열하면서 스패터링법에 의해 성막된 In-Ga-Zn-O 박막은, 무가열로 성막된 In-Ga-Zn-O 박막과 비교하여, 내부 왜곡이나 결함이 적다. 따라서, 가열 성막된 In-Ga-Zn-O 박막을 활성층으로서 형성 함으로써, 무가열로 성막된 동일 재료의 활성층과 비교하여, 아닐 효과를 높일 수 있다. 이에 의해, 저온의 아닐 처리에 의해 우수한 트랜지스터 특성을 가지는 활성층을 형성하는 것이 가능해진다.A method of manufacturing a field effect transistor capable of improving transistor characteristics without requiring high temperature annealing is provided.
The In—Ga—Zn—O thin film constituting the active layer is sputter-formed at a film formation temperature of 100 ° C. or higher. Thereafter, annealing is performed at 300 ° C. in air. The annealing treatment is performed for the purpose of improving the transistor characteristics of the active layer immediately after film formation. The In—Ga—Zn—O thin film formed by sputtering while heating the substrate has less internal distortion and defects than the In—Ga—Zn—O thin film formed by heating. Therefore, by forming the heated In-Ga-Zn-O thin film as an active layer, the annealing effect can be enhanced as compared with the active layer of the same material formed by heating. Thereby, it becomes possible to form the active layer which has the outstanding transistor characteristic by low temperature annealing process.

Description

전계 효과형 트랜지스터의 제조 방법{PROCESS FOR PRODUCING FIELD EFFECT TRANSISTOR}Method of manufacturing field-effect transistors {PROCESS FOR PRODUCING FIELD EFFECT TRANSISTOR}

본 발명은, InGaZnO계 반도체 산화물로 형성된 활성층을 가지는 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for producing a field effect transistor having an active layer formed of InGaZnO-based semiconductor oxide.

근래, 액티브 매트릭스형의 액정 디스플레이가 광범위하게 이용되고 있다. 액티브 매트릭스형 액정 디스플레이는, 화소 마다 스위칭 소자로서 전계 효과형의 박막 트랜지스터(TFT)를 구비하고 있다.In recent years, active matrix liquid crystal displays have been widely used. The active matrix liquid crystal display includes a field effect type thin film transistor (TFT) as a switching element for each pixel.

박막 트랜지스터로서는, 활성층이 폴리 실리콘으로 구성된 폴리 실리콘형 박막 트랜지스터, 활성층이 아몰퍼스 실리콘으로 구성된 아몰퍼스 실리콘형 박막 트랜지스터가 알려져 있다.As the thin film transistors, polysilicon thin film transistors in which the active layer is made of polysilicon and amorphous silicon type thin film transistors in which the active layer is made of amorphous silicon are known.

아몰퍼스 실리콘형 박막 트랜지스터는, 폴리 실리콘형 박막 트랜지스터에 비해, 활성층의 제작이 용이하기 때문에, 비교적 대면적의 기판으로 균일하게 성막할 수 있다라는 이점이 있다.Amorphous silicon type thin film transistors have an advantage that they can be formed uniformly on a substrate having a relatively large area because the active layer is easier to manufacture than polysilicon thin film transistors.

한편, 아몰퍼스 실리콘보다 캐리어(전자, 홀)의 고이동도를 실현할 수 있는 활성층 재료로서, 투명 아몰퍼스 산화물 박막의 개발이 진행되고 있다. 예컨대, 특허 문헌 1에는, 호모로 가스 화합물 INMO3(ZnO)m(M=In, Fe, Ga 또는 Al, m=1 이상 50 미만의 정수)를 활성층으로서 이용하는 전계 효과형 트랜지스터가 기재되어 있다. 또한, 특허 문헌 2에는, InGaO3(ZnO)4 조성을 가지는 다결정 소결 물체로 구성되는 타겟 재료를 스패터링 하여 In-Ga-Zn-O계의 활성층을 형성하는 전계 효과형 트랜지스터의 제조 방법이 기재되어 있다.On the other hand, development of a transparent amorphous oxide thin film is progressing as an active layer material which can implement | achieve higher mobility of carriers (electrons, holes) than amorphous silicon. For example, Patent Document 1 describes a field effect transistor using a homo gaseous compound INMO 3 (ZnO) m (M = In, Fe, Ga or Al, m = 1 or more and an integer less than 50) as an active layer. In addition, Patent Document 2 describes a method for manufacturing a field effect transistor in which an active layer of In—Ga—Zn—O type is formed by sputtering a target material composed of a polycrystalline sintered object having an InGaO 3 (ZnO) 4 composition. have.

특허 문헌 1 : 일본특허공보 2004-103957호 공보(단락[0010])Patent Document 1: Japanese Patent Publication No. 2004-103957 (paragraph [0010]) 특허 문헌 2 : 일본특허공보 2006-165527호 공보(단락[0103]∼[0119])Patent Document 2: Japanese Patent Application Laid-Open No. 2006-165527 (paragraphs [0103] to [0119])

In-Ga-Zn-O계 조성을 가지는 활성층은, 성막 직후의 상태에서는 실용적인 트랜지스터 특성(온 전류 특성, 오프 전류 특성, 온/오프 전류비 등)을 가지지 않기 때문에, 성막 후, 적당한 온도로 아닐 처리된다. 아닐 온도는 고온일 수록 양호한 트랜지스터 특성을 얻을 수 있다.Since the active layer having the In—Ga—Zn—O-based composition does not have practical transistor characteristics (on current characteristic, off current characteristic, on / off current ratio, etc.) in the state immediately after film formation, it is not treated at an appropriate temperature after film formation. do. The higher the annealing temperature, the better the transistor characteristics.

하지만, 아닐 온도의 상한은, 사용되는 기재(基材)나 활성층 이외의 다른 기능막(전극막, 절연막)의 내열 온도로 제한된다. 따라서, 이러한 구조층의 내열성에 따라서는, 아닐 부족이 원인으로 원하는 트랜지스터 특성을 얻을 수 없는 경우가 있다.However, the upper limit of the annealing temperature is limited to the heat resistance temperature of the functional film (electrode film, insulating film) other than the base material and active layer used. Therefore, depending on the heat resistance of such a structural layer, desired transistor characteristics may not be obtained due to lack of annealing.

이상과 같은 사정을 고려하여, 본 발명의 목적은, 고온의 아닐 처리를 필요로 하지 않고 트랜지스터 특성의 향상을 도모할 수 있는 전계 효과형 트랜지스터의 제조 방법을 제공하는 것에 있다.In view of the above circumstances, an object of the present invention is to provide a method for manufacturing a field effect transistor that can improve transistor characteristics without requiring a high temperature annealing treatment.

본 발명의 일 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법은, 기재를 가열하면서, 상기 기재 상에, In-Ga-Zn-O계 조성을 가지는 활성층을 스패터링법에 의해 형성하는 공정을 포함한다. 상기 형성한 활성층은, 아닐 된다.The manufacturing method of the field effect transistor which concerns on one form of this invention includes the process of forming the active layer which has In-Ga-Zn-O type composition on the said base material by the sputtering method, heating a base material. . The formed active layer may not be sufficient.

도 1은 본 발명의 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 2는 본 발명의 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 3은 본 발명의 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 4는 본 발명의 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 5는 본 발명의 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 6은 본 발명의 실시 형태에서 설명되는, 평가용 샘플의 온 전류 특성 및 오프 전류 특성을 나타내는 일 실험 결과이다.
도 7은 본 발명의 실시 형태에서 설명되는, 평가용 샘플의 정형적 단면도이다.
도 8은 본 발명의 실시 형태에서 설명되는, 평가용 샘플의 아닐 조건과 온 오프 전류비와의 관계를 나타내는 일 실험 결과이다.BRIEF DESCRIPTION OF THE DRAWINGS It is sectional drawing of the principal part of each process explaining the manufacturing method of the field effect transistor which concerns on embodiment of this invention.
2 is an essential part cross sectional view of each step illustrating the method for manufacturing the field effect transistor according to the embodiment of the present invention.
3 is an essential part cross sectional view of each step for explaining a method for manufacturing a field effect transistor according to the embodiment of the present invention.
4 is an essential part cross sectional view of each step for explaining a method for manufacturing a field effect transistor according to the embodiment of the present invention.
5 is an essential part cross sectional view of each step illustrating the method for manufacturing the field effect transistor according to the embodiment of the present invention.
FIG. 6 is a result of an experiment showing on current characteristics and off current characteristics of an evaluation sample described in the embodiment of the present invention. FIG.
7 is a typical cross-sectional view of the sample for evaluation described in the embodiment of the present invention.
FIG. 8 is a test result showing a relationship between an annealing condition of an evaluation sample and an on-off current ratio described in the embodiment of the present invention. FIG.

본 발명의 일 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법은, 기재를 가열하면서, 상기 기재 상에, In-Ga-Zn-O계 조성을 가지는 활성층을 스패터링법에 의해 형성하는 공정을 포함한다. 상기 형성한 활성층은, 아닐 된다.The manufacturing method of the field effect transistor which concerns on one Embodiment of this invention includes the process of forming the active layer which has In-Ga-Zn-O type composition on the said substrate by the sputtering method, heating a base material. do. The formed active layer may not be sufficient.

아닐 처리는, 성막 직후의 활성층의 트랜지스터 특성의 향상을 도모하는 목적으로 실시된다. 기재를 가열하면서 스패터링법에 의해 성막된 In-Ga-Zn-O 박막은, 무가열로 성막된 In-Ga-Zn-O 박막과 비교하고, 내부 왜곡이나 결함이 적다. 따라서, 가열 성막된 In-Ga-Zn-O 박막을 활성층으로서 형성 함으로써, 무가열로 성막된 동일 재료의 활성층과 비교하여, 아닐 효과를 높일 수 있다. 이에 의해, 저온의 아닐 처리에 의해 우수한 트랜지스터 특성을 가지는 활성층을 형성하는 것이 가능해진다.The annealing treatment is performed for the purpose of improving the transistor characteristics of the active layer immediately after film formation. The In—Ga—Zn—O thin film formed by sputtering while heating the substrate has less internal distortion and defects than the In—Ga—Zn—O thin film formed by heating. Therefore, by forming the heated In-Ga-Zn-O thin film as an active layer, the annealing effect can be enhanced as compared with the active layer of the same material formed by heating. Thereby, it becomes possible to form the active layer which has the outstanding transistor characteristic by low temperature annealing process.

기재는, 전형적으로는, 유리 기판이다. 기재의 크기는 특히 제한되지 않는다.The base material is typically a glass substrate. The size of the substrate is not particularly limited.

상기 활성층의 성막 온도는, 100 ℃ 이상으로 할 수 있다.The film formation temperature of the said active layer can be 100 degreeC or more.

이에 의해, 무가열로 성막된 활성층과 비교하고, 소정의 트랜지스터 특성을 부여하는데 필요한 아닐 온도를 저온화하는 것이 가능해진다. 또한, 성막 온도는 100 ℃에 한정되지 않고, 성막 조건에 따라 적당히 변경하는 것이 가능하다. 기재를 가열하는 가열 기구로는, 시스 히터나 램프 히터 등을 채용할 수 있다.This makes it possible to lower the annealing temperature required for imparting predetermined transistor characteristics as compared with the active layer formed by heating without heat. In addition, the film-forming temperature is not limited to 100 degreeC, It can change suitably according to film-forming conditions. As a heating mechanism for heating the substrate, a sheath heater, a lamp heater, or the like can be adopted.

상기 활성층의 아닐 온도는, 300 ℃ 이상으로 할 수 있다. 상기 활성층의 아닐 처리 압력은, 대기압이라도 무방하고, 감압 분위기라도 무방하다. 처리 분위기는 공기 중이라도 무방하고 산소 가스 분위기 중이라도 무방하다.The anil temperature of the said active layer can be 300 degreeC or more. The annealing pressure of the active layer may be atmospheric pressure or may be a reduced pressure atmosphere. The processing atmosphere may be in air or in an oxygen gas atmosphere.

본 발명자들의 실험에 의하면, 가열 성막된 활성층을 300 ℃로 대기중 아닐 함으로써, 무가열로 성막된 활성층을 400 ℃로 대기중 아닐 하는 경우와 동등한 온 오프 전류비(온 전류/오프 전류)를 얻을 수 있었다. 이로부터, 가열 성막된 활성층은, 무가열로 성막된 동일 재료의 활성층과 비교하고, 저온의 아닐 처리에 의해 우수한 트랜지스터 특성을 가지는 활성층을 형성할 수 있는 것을 알 수 있다.According to the experiments of the present inventors, an on-off current ratio (on current / off current) equivalent to the case of not heating an active layer formed by heating at 400 ° C. is obtained by not heating the active layer formed by heating at 300 ° C. Could. From this, it can be seen that the active layer formed by heating can form an active layer having excellent transistor characteristics by low-temperature annealing as compared with an active layer of the same material formed by unheating.

상기 활성층을 형성하는 공정은, 상기 활성층을 산화성 가스(예컨대, O2, O3, H2 등)와의 반응성 스패터링법에 의해 성막하는 것을 포함하고 있어도 무방하다.In the step of forming the active layer, the active layer may be an oxidizing gas (eg, O 2 , O 3 , H 2). And the like may be formed by reactive sputtering.

In-Ga-Zn-O 박막을 형성하기 위한 스패터링 타겟은, In-Ga-Zn-O의 단일의 타겟을 이용하여도 무방하고, In2O3 타겟, Ga2O3 타겟 및 ZnO 타겟과 같은 복수의 타겟을 이용하여도 무방하다. 산소 분위기 중에서의 스패터링 성막은, 도입하는 산소의 분압(유량)을 제어하는 것에 의해, 막중의 산소 농도를 용이하게 제어하는 것이 가능해진다.A sputtering target for forming an In-Ga-Zn-O thin film may be used with a single target of In-Ga-Zn-O, and may be combined with an In 2 O 3 target, Ga 2 O 3 target, and ZnO target. The same plurality of targets may be used. In the sputtering film formation in an oxygen atmosphere, the oxygen concentration in the film can be easily controlled by controlling the partial pressure (flow rate) of oxygen to be introduced.

상기 기재는 게이트 전극을 포함하고, 상기 활성층을 형성하기 전에, 상기 게이트 전극을 피복하는 게이트 절연막을 더 형성하여도 무방하다.The substrate includes a gate electrode, and before forming the active layer, a gate insulating film may be further formed to cover the gate electrode.

이에 의해, 보텀 게이트형의 전계 효과형 트랜지스터를 제작할 수 있다. 게이트 전극은 기재 상에 형성된 전극막이라도 무방하고, 기재 그 자체를 게이트 전극으로 구성하여도 무방하다.Thereby, a bottom gate type field effect transistor can be manufactured. The gate electrode may be an electrode film formed on the substrate, and the substrate itself may be constituted by the gate electrode.

상기 활성층을 피복하는 보호막을 형성하고, 상기 활성층에 컨택트하는 소스 전극 및 드레인 전극을 형성할 수 있다. 상기 보호막은, 스패터링법에 의해 형성할 수 있다.A protective film may be formed to cover the active layer, and a source electrode and a drain electrode may be formed to contact the active layer. The protective film can be formed by a sputtering method.

이하, 본 발명의 실시 형태를 도면에 근거하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described based on drawing.

도 1~도 5는, 본 발명의 일실시 형태에 의한 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다. 본 실시 형태에서는, 이른바 보텀 게이트형의 트랜지스터 구조를 가지는 전계 효과형 트랜지스터의 제조 방법에 대해 설명한다.1-5 is sectional drawing of the principal part of each process which demonstrates the manufacturing method of the field effect transistor by one Embodiment of this invention. In this embodiment, a method of manufacturing a field effect transistor having a so-called bottom gate transistor structure will be described.

우선, 도 1(A)에 도시한 바와 같이, 기재(10)의 일표면에 게이트 전극막(11F)을 형성한다.First, as shown in FIG. 1A, a gate electrode film 11F is formed on one surface of the substrate 10. As shown in FIG.

기재(10)는, 전형적으로는, 유리 기판이다. 게이트 전극막(11F)은, 전형적으로는, 몰리브덴이나 크롬, 알루미늄 등의 금속 단층막 또는 금속 다층막으로 구성되고, 예컨대 스패터링법에 의해 형성된다. 게이트 전극막(11F)의 두께는 특별히 한정되지 않고, 예컨대 300 ㎚이다.The base material 10 is typically a glass substrate. The gate electrode film 11F is typically composed of a metal single layer film or a metal multilayer film such as molybdenum, chromium or aluminum, and is formed by, for example, a sputtering method. The thickness of the gate electrode film 11F is not particularly limited and is, for example, 300 nm.

다음으로, 도 1(B)~(D)에 도시한 바와 같이, 게이트 전극막(11F)을 소정 형상으로 패터닝하기 위한 레지스터 마스크(12)를 형성한다. 이 공정은, 포토레지스트막(12F)의 형성 공정(도 1(B))과, 노광 공정(도 1(C))과, 현상 공정(도 1(D))을 구비한다.Next, as shown in Figs. 1B to 1D, a resist mask 12 for patterning the gate electrode film 11F into a predetermined shape is formed. This step includes a step of forming the photoresist film 12F (FIG. 1B), an exposure step (FIG. 1C), and a developing step (FIG. 1D).

포토레지스트막(12F)은, 액상의 감광성 재료를 게이트 전극막(11F) 상에 도포한 후, 건조시키는 것에 의해 형성된다. 포토레지스트막(12F)과 드라이 필름 레지스터를 이용하여도 무방하다. 형성된 포토레지스트막(12F)은 마스크(13)를 통해 노광된 후, 현상된다. 이에 의해, 게이트 전극막(11F) 상에 레지스터 마스크(12)가 형성된다.The photoresist film 12F is formed by applying a liquid photosensitive material onto the gate electrode film 11F and then drying it. The photoresist film 12F and a dry film register may be used. The formed photoresist film 12F is exposed through the mask 13 and then developed. As a result, the resist mask 12 is formed on the gate electrode film 11F.

계속해서, 도 1(E)에 도시한 바와 같이, 레지스터 마스크(12)를 마스크로서 게이트 전극막(11F)을 에칭한다. 이에 의해, 기재(10)의 표면에 게이트 전극(11)이 형성된다.Subsequently, as shown in Fig. 1E, the gate electrode film 11F is etched using the resist mask 12 as a mask. As a result, the gate electrode 11 is formed on the surface of the substrate 10.

게이트 전극막(11F)의 에칭 방법은 특별히 한정되지 않고, 웨이트 에칭법이라도 무방하고, 드라이 에칭법이라도 무방하다. 에칭 후, 레지스터 마스크(12)는 제거된다. 레지스터 마스크(12)의 제거 방법은, 산소 가스의 플라즈마를 이용한 앗싱(Ashing) 처리가 적용되지만, 이에 한정되지 않고, 약액을 이용한 용해 제거이라도 무방하다.The etching method of the gate electrode film 11F is not specifically limited, The weight etching method may be sufficient, and the dry etching method may be sufficient. After etching, the resist mask 12 is removed. Although the ashing process using the plasma of oxygen gas is applied to the removal method of the resist mask 12, it is not limited to this, The dissolution removal using a chemical liquid may be sufficient.

다음으로, 도 2(A)에 도시한 바와 같이, 기재(10)의 표면에, 게이트 전극(11)을 덮도록 게이트 절연막(14)을 형성한다.Next, as shown in FIG. 2A, the gate insulating film 14 is formed on the surface of the substrate 10 to cover the gate electrode 11.

게이트 절연막(14)은, 전형적으로는, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 등의 산화막 또는 질화막으로 구성되고, 예컨대 CVD법, 스패터링법에 의해 형성된다. 게이트 전극막(11F)의 두께는 특별히 한정되지 않고, 예컨대, 200 ㎚ ~ 500 ㎚ 이다.The gate insulating film 14 is typically composed of an oxide film or a nitride film such as a silicon oxide film (SiO 2 ) or a silicon nitride film (SiNx), and is formed by, for example, a CVD method or a sputtering method. The thickness of the gate electrode film 11F is not particularly limited, and is, for example, 200 nm to 500 nm.

계속해서, 도 2(B)에 도시한 바와 같이, 게이트 절연막(14) 상에, In-Ga-Zn-O계 조성을 가지는 박막(이하, 단순히 「IGZO막」이라고 한다.)(15F) 및 스토퍼층 형성막(16F)을 순서대로 형성한다.Subsequently, as shown in FIG. 2B, a thin film having an In—Ga—Zn—O-based composition (hereinafter, simply referred to as an “IGZO film”) on the gate insulating film 14 (15F) and a stopper The layer forming film 16F is formed in order.

IGZO막(15F) 및 스토퍼층 형성막(16F)은, 스패터링법에 의해 형성된다. IGZO막(15F)과 스토퍼층 형성막(16F)은 연속적으로 성막할 수 있다. 이 경우, IGZO막(15F)을 성막하기 위한 스패터링 타겟과, 스토퍼층 형성막(16F)를 성막하기 위한 스패터링 타겟을 동일한 스패터링 챔버 내에 배치하여도 무방하다. 사용하는 타겟을 변경 함으로써, IGZO막(15F)과 스토퍼층 형성막(16F)을 각각 독립하여 형성할 수 있다.The IGZO film 15F and the stopper layer forming film 16F are formed by the sputtering method. The IGZO film 15F and the stopper layer forming film 16F can be formed continuously. In this case, the sputtering target for forming the IGZO film 15F and the sputtering target for forming the stopper layer forming film 16F may be arranged in the same sputtering chamber. By changing the target to be used, the IGZO film 15F and the stopper layer forming film 16F can be formed independently of each other.

IGZO막(15F)은, 기재(10)를 소정 온도로 가열한 상태로 성막된다. 기재(10)의 가열 온도는, 예컨대 100 ℃ 이상이 된다. 본 실시 형태에서는, 산소 가스 분위기 중에서 타겟을 스패터링 함으로써 산소와의 반응물을 기재(10) 상에 퇴적시키는 반응성 스패터링법에 의해, 활성층(15)(IGZO막(15F))이 형성된다. 방전 형식은, DC 방전, AC 방전, RF 방전 중 어느 하나라도 무방하다. 또한, 타겟의 배면측에 영구자석을 배치하는 마그네트론 방전 방법을 채용하여도 무방하다.The IGZO film 15F is formed in a state in which the substrate 10 is heated to a predetermined temperature. The heating temperature of the base material 10 becomes 100 degreeC or more, for example. In this embodiment, the active layer 15 (IGZO film 15F) is formed by the reactive sputtering method in which a reactant with oxygen is deposited on the substrate 10 by sputtering a target in an oxygen gas atmosphere. The discharge type may be any one of DC discharge, AC discharge, and RF discharge. It is also possible to employ a magnetron discharge method in which a permanent magnet is arranged on the back side of the target.

IGZO막(15F) 및 스토퍼층 형성막(16F) 각각의 막두께는 특별히 한정되지 않고, 예컨대 IGZO막(15F)의 막두께는 50 ㎚~200 ㎚, 스토퍼층 형성막(16F)의 막두께는 30 ㎚~300 ㎚이다.The film thickness of each of the IGZO film 15F and the stopper layer forming film 16F is not particularly limited. For example, the film thickness of the IGZO film 15F is 50 nm to 200 nm, and the film thickness of the stopper layer forming film 16F is. 30 nm-300 nm.

IGZO막(15F)은, 트랜지스터의 활성층(캐리어층(15)을 구성한다. 스토퍼층 형성막(16F)은, 후술하는 소스 전극 및 드레인 전극을 구성하는 금속막의 패터닝 공정, 및, IGZO막(15F)의 불요 영역을 에칭 제거하는 공정에서, IGZO막의 채널 영역을 에천트로부터 보호하는 에칭 보호층으로서 기능한다. 스토퍼층 형성막(16F)은, 예컨대 SiO2로 구성된다.The IGZO film 15F constitutes an active layer (carrier layer 15) of a transistor. The stopper layer forming film 16F is a patterning process for a metal film constituting a source electrode and a drain electrode described later, and an IGZO film 15F. In the process of etching-removing the unnecessary region of (), the channel region of the IGZO film functions as an etching protection layer to protect it from the etchant The stopper layer forming film 16F is made of SiO 2 , for example.

다음으로, 도 2(C) 및 (D)에 도시한 바와 같이, 스토퍼층 형성막(16F)을 소정 형상으로 패터닝하기 위한 레지스터 마스크(27)을 형성한 후, 이 레지스터 마스크(27)를 통해 스토퍼층 형성막(16F)을 에칭한다. 이에 의해, 게이트 절연막(14)과 IGZO막(15F)을 사이에 두고, 게이트 전극(11)과 대향하는 스토퍼층(16)이 형성된다.Next, as shown in Figs. 2C and 2D, after forming the resist mask 27 for patterning the stopper layer forming film 16F into a predetermined shape, the resist mask 27 is used. The stopper layer forming film 16F is etched. As a result, a stopper layer 16 facing the gate electrode 11 is formed with the gate insulating film 14 and the IGZO film 15F interposed therebetween.

레지스터 마스크(27)를 제거한 후, 도 2(E)에 도시한 바와 같이, IGZO막(15F) 및 스토퍼층(16)을 덮도록 금속막(17F)을 형성한다.After the resist mask 27 is removed, as shown in FIG. 2E, the metal film 17F is formed so as to cover the IGZO film 15F and the stopper layer 16.

금속막(17F)은, 전형적으로는, 몰리브덴이나 크롬, 알루미늄 등의 금속 단층막 또는 금속 다층막으로 구성되고, 예컨대 스패터링법에 의해 형성된다. 금속막(17F)의 두께는 특별히 한정되지 않고, 예컨대 100 ㎚~500 ㎚ 이다.The metal film 17F is typically composed of a metal single layer film or a metal multilayer film such as molybdenum, chromium or aluminum, and is formed by, for example, a sputtering method. The thickness of the metal film 17F is not particularly limited, and is, for example, 100 nm to 500 nm.

계속해서, 도 3(A) 및 (B)에 도시한 바와 같이, 금속막(17F)을 패터닝 한다.Subsequently, as illustrated in FIGS. 3A and 3B, the metal film 17F is patterned.

금속막(17F)의 패터닝 공정은, 레지스터 마스크(18)의 형성 공정(도 3(A))과, 금속막(17F)의 에칭 공정(도 3(B))을 구비한다. 레지스터 마스크(18)는, 스토퍼층(16)의 직상 영역과, 각각의 트랜지스터의 주변 영역을 개구시키는 마스크 패턴을 가진다. 레지스터 마스크(18)의 형성 후, 웨이트 에칭법에 따라, 금속막(17F)이 에칭된다. 이에 의해, 금속막(17F)은, 소스 전극(17S)과 드레인 전극(17D)으로 분리된다. 또한, 이후의 설명에서는, 이들 소스 전극(17S)과 드레인 전극(17D)을 일괄하여 소스/드레인 전극(17)이라 한다.The patterning step of the metal film 17F includes a step of forming the resist mask 18 (FIG. 3A) and an etching step of the metal film 17F (FIG. 3B). The register mask 18 has a mask pattern for opening the region immediately above the stopper layer 16 and the peripheral region of each transistor. After the formation of the resist mask 18, the metal film 17F is etched according to the weight etching method. As a result, the metal film 17F is separated into the source electrode 17S and the drain electrode 17D. In the following description, these source electrodes 17S and the drain electrodes 17D are collectively referred to as source / drain electrodes 17.

소스/드레인 전극(17)의 형성 공정에서, 스토퍼층(16)은, 금속막(17F)의 에칭 스토퍼층으로서 기능한다. 스토퍼층(16)은, IGZO막(15F)의 소스 전극(17S)과 드레인 전극(17D)과의 사이에 위치하는 영역(이하 「채널 영역」이라 한다.)을 덮도록 형성되고 있다. 따라서, IGZO막(15F)의 채널 영역은, 금속막(17F)의 에칭 공정에 따라서는 영향을 받지 않는다.In the formation process of the source / drain electrode 17, the stopper layer 16 functions as an etching stopper layer of the metal film 17F. The stopper layer 16 is formed to cover a region (hereinafter referred to as a "channel region") located between the source electrode 17S and the drain electrode 17D of the IGZO film 15F. Therefore, the channel region of the IGZO film 15F is not affected by the etching process of the metal film 17F.

다음으로, 도 3(C) 및 (D)에 도시한 바와 같이, 레지스터 마스크(18)를 마스크로서 IGZO막(15F)을 에칭한다.Next, as shown in FIGS. 3C and 3D, the IGZO film 15F is etched using the resist mask 18 as a mask.

에칭 방법은 특별히 한정되지 않고, 웨이트 에칭법이라도 무방하고, 드라이 에칭법이라도 무방하다. 이 IGZO막(15F)의 에칭 공정에 의해, IGZO막(15F)은 소자 단위로 아이솔레이션화 되는 것과 동시에, IGZO막(15F)으로 구성되는 활성층(15)이 형성된다.The etching method is not particularly limited, and may be a weight etching method or a dry etching method. By the etching process of the IGZO film 15F, the IGZO film 15F is isolated on a device basis and an active layer 15 composed of the IGZO film 15F is formed.

이 때, 스토퍼층(16)은, 채널 영역에 위치하는 IGZO막(15F)의 에칭 보호막으로서 기능한다. 이에 의해, 활성층(15)의 채널 영역은, IGZO막(15F)의 에칭 공정에 따라서는 영향을 받지 않는다.At this time, the stopper layer 16 functions as an etching protective film of the IGZO film 15F located in the channel region. As a result, the channel region of the active layer 15 is not affected by the etching process of the IGZO film 15F.

IGZO막(15F)의 패터닝 후, 레지스터 마스크(18)는 앗싱 처리 등에 의해 소스/드레인 전극(17)으로부터 제거된다(도 3(D)).After patterning the IGZO film 15F, the resist mask 18 is removed from the source / drain electrodes 17 by an ashing process or the like (Fig. 3 (D)).

다음으로, 도 4(A)에 도시한 바와 같이, 기재(10)의 표면에, 소스/드레인 전극(17), 스토퍼층(16), 활성층(15), 게이트 절연막(14)을 피복 하도록 보호막(19)이 형성된다.Next, as shown in FIG. 4A, a protective film is formed so as to cover the source / drain electrode 17, the stopper layer 16, the active layer 15, and the gate insulating film 14 on the surface of the substrate 10. (19) is formed.

보호막(19)은, 활성층(15)을 포함한 트랜지스터 소자를 바깥 공기로부터 차단 함으로써, 소정의 전기적, 재료적 특성을 확보하기 위한 것이다. 보호막(19)으로서는, 전형적으로는, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 등의 산화막 또는 질화막으로 구성되고, 예컨대 CVD법, 스패터링법에 의해 형성된다. 보호막(19)의 두께는 특별히 한정되지 않고, 예컨대 200 ㎚~500 ㎚ 이다.The protective film 19 is for securing predetermined electrical and material characteristics by blocking the transistor element including the active layer 15 from the outside air. The protective film 19 is typically composed of an oxide film or a nitride film such as a silicon oxide film (SiO 2 ) or a silicon nitride film (SiNx), and is formed by, for example, a CVD method or a sputtering method. The thickness of the protective film 19 is not specifically limited, For example, they are 200 nm-500 nm.

계속해서, 도 4(B)~(D)에 도시한 바와 같이, 보호막(19)에 소스/드레인 전극(17)과 연통하는 컨택트홀(19a)을 형성한다. 이 공정은, 보호막(19) 상에 레지스터 마스크(20)를 형성하는 공정(도 4(B))과, 레지스터 마스크(20)의 개구부(20a)로부터 노출하는 보호막(19)을 에칭하는 공정(도 4(C))과, 레지스터 마스크(20)를 제거하는 공정(도 4(D))을 구비한다.Subsequently, as shown in FIGS. 4B to 4D, a contact hole 19a communicating with the source / drain electrodes 17 is formed in the protective film 19. This step includes a step of forming the resist mask 20 on the protective film 19 (FIG. 4B) and a step of etching the protective film 19 exposed from the opening 20a of the register mask 20 ( Fig. 4C and a step of removing the register mask 20 (Fig. 4D) are provided.

컨택트홀(19a)의 형성은, 드라이 에칭법이 채용되지만, 웨이트 에칭법이 채용되어도 무방하다. 또한, 도시는 생략하고 있지만, 임의의 위치에 소스 전극(17S)과 연락하는 컨택트홀도 동일하게 형성된다.Although the dry etching method is employ | adopted as the formation of the contact hole 19a, the weight etching method may be employ | adopted. In addition, although not shown, the contact hole in contact with the source electrode 17S is also formed at any position.

다음으로, 도 5(A)~(D)에 도시한 바와 같이, 컨택트홀(19a)을 통해 소스/드레인 전극(17)에 컨택트 하는 투명 도전막(21)을 형성한다. 이 공정은, 투명 도전막(21F)을 형성하는 공정(도 5(A))과, 투명 도전막(21F) 상에 레지스터 마스크(22)를 형성하는 공정(도 5(B))과, 레지스터 마스크(22)로 덮이지 않는 투명 도전막(21F)을 에칭하는 공정(도 5(C))과, 레지스터 마스크(20)를 제거하는 공정(도 5(D))을 구비한다.Next, as shown to Fig.5 (A)-(D), the transparent conductive film 21 which contacts the source / drain electrode 17 through the contact hole 19a is formed. This step includes a step of forming the transparent conductive film 21F (FIG. 5 (A)), a step of forming the register mask 22 on the transparent conductive film 21F (FIG. 5 (B)), and a register. The process of etching the transparent conductive film 21F which is not covered by the mask 22 (FIG. 5 (C)), and the process of removing the resist mask 20 (FIG. 5D) are provided.

투명 도전막(21F)은, 전형적으로는, ITO막이나 IZO막으로 구성되고, 예컨대 스팩터법, CVD법에 따라 형성된다. 투명 도전막(21F)의 에칭은, 웨이트 에칭법이 채용되지만, 이에 한정되지 않고, 드라이 에칭법이 채용되어도 무방하다.The transparent conductive film 21F is typically composed of an ITO film or an IZO film, and is formed by, for example, a sputtering method or a CVD method. Although the weight etching method is employ | adopted for the etching of the transparent conductive film 21F, it is not limited to this, The dry etching method may be employ | adopted.

도 5(D)에 도시하는 투명 도전막(21)에 형성된 트랜지스터 소자(100)는, 그 후, 활성층(15)의 구조 완화를 목적으로 하는 아닐 공정이 실시된다. 이에 의해, 활성층(15)에 소기의 트랜지스터 특성이 부여된다.The transistor element 100 formed in the transparent conductive film 21 shown in FIG. 5D is then subjected to an annealing step for the purpose of structure relaxation of the active layer 15. As a result, desired transistor characteristics are imparted to the active layer 15.

이상과 같이 하여, 전계 효과형 트랜지스터가 제작된다.As described above, a field effect transistor is produced.

본 실시 형태에서는, 활성층(15)을 구성하는 IGZO막(15F)은, 기재(10)를 소정 온도로 가열한 상태로 성막된다. 이와 같이 가열 성막된 IGZO막(15F)은, 무가열로 성막된 IGZO막과 비교하여, 내부 왜곡이나 막중의 결함이 적다. 가열 성막 한 IGZO막(15F)을 활성층(15)으로 구성 함으로써, 무가열로 성막한 활성층과 비교하여, 우수한 트랜지스터 특성(온 전류 특성, 오프 전류 특성, 온오프 전류비 등)을 얻을 수 있다.In the present embodiment, the IGZO film 15F constituting the active layer 15 is formed in a state in which the substrate 10 is heated to a predetermined temperature. Thus, the IGZO film 15F heated and formed into a film has less internal distortion and a defect in a film compared with the IGZO film formed by heating. By constituting the heated IGZO film 15F with the active layer 15, excellent transistor characteristics (on current characteristic, off current characteristic, on / off current ratio, etc.) can be obtained as compared with the active layer formed without heating.

본 발명자는, 가열 온도 100 ℃로 스팩터 성막한 활성층(샘플 1)과, 가열 온도 200 ℃로 스팩터 성막한 활성층(샘플 2)과, 무가열로 스팩터 성막한 활성층(샘플 3) 각각의 전류 특성(온 전류치, 오프 전류치)을 측정하였다. 도 6에 그 실험 결과를 나타낸다. 도면 중 가로축은, 성막시의 산소 분압, 세로축은 전류치이다. 또한, 도면 중 「●」은 샘플 1의 온 전류치, 「○」은 샘플 1의 오프 전류치, 「◆」은 샘플 2의 온 전류치, 「◇」은 샘플 2의 오프 전류치, 「▲」은 샘플 3의 온 전류치, 「△」은 샘플 3의 오프 전류치이다.The inventors of each of the active layer (sample 1) sputter-formed at a heating temperature of 100 ° C., the active layer (sample 2) sputter-formed at a heating temperature of 200 ° C., and the active layer (sample 3) sputter-formed by heating without heating Current characteristics (on current value, off current value) were measured. 6 shows the results of the experiment. In the figure, the horizontal axis represents oxygen partial pressure during film formation, and the vertical axis represents current value. In the figure, "●" is the on-current value of Sample 1, "○" is the off-current value of Sample 1, "◆" is the on-current value of Sample 2, "◇" is the off-current value of Sample 2, and "▲" is Sample 3 Is the ON current value, "Δ" is the OFF current value of Sample 3.

샘플 1, 샘플 2, 및 샘플 3의 성막 조건은, 활성층의 성막시의 기판 온도 만 달리하여, 샘플 1을 100 ℃, 샘플 2를 200 ℃, 샘플 3을 실온으로 하였다. 스패터링 캐소드의 전력은 0.6 kW(DC), 활성층의 성막 분위기는 Ar와 산소의 혼합 가스로, 아르곤 분압은 일정하게 0.74 Pa(유량 : 230 sccm)로 하였다. 또한 기판 온도는, 기판에 부착한 열전대의 출력에 근거하여 측정하였다.The film forming conditions of Sample 1, Sample 2, and Sample 3 differed only from the substrate temperature at the time of film formation of the active layer, so that Sample 1 was 100 ° C, Sample 2 was 200 ° C, and Sample 3 was room temperature. The power of the sputtering cathode was 0.6 kW (DC), the film formation atmosphere of the active layer was a mixed gas of Ar and oxygen, and the argon partial pressure was set to 0.74 Pa (flow rate: 230 sccm). In addition, the substrate temperature was measured based on the output of the thermocouple attached to the substrate.

도 7은, 샘플 1~3의 구성을 정형적으로 나타내는 단면도이다. 샘플 1~3과 관련되는 트랜지스터 소자는, 게이트 전극(31)으로서의 p형 실리콘 기판과, 게이트 절연막(32)로서의 실리콘 질화막과, 활성층(33)으로서의 IGZO막과, 소스/드레인 전극(34S, 34D)으로서의 알루미늄막의 적층 구조로 구성된다. 게이트 절연막(32)은 CVD법으로 형성되어, 그 막두께는 350 ㎚가 된다. 활성층(33)은, 스패터링법으로 형성되어, 그 막두께는 50 ㎚가 된다.FIG. 7: is sectional drawing which shows the structure of the samples 1-3 typically. The transistor elements associated with Samples 1 to 3 include a p-type silicon substrate as the gate electrode 31, a silicon nitride film as the gate insulating film 32, an IGZO film as the active layer 33, and source / drain electrodes 34S and 34D. It consists of a laminated structure of an aluminum film as). The gate insulating film 32 is formed by the CVD method, and the film thickness thereof becomes 350 nm. The active layer 33 is formed by the sputtering method, and the film thickness thereof is 50 nm.

이러한 종류의 트랜지스터 소자는, 게이트 전극(31)에 인가하는 전압을 제어 함으로써, 소스 전극(34S)와 드레인 전극(34D) 사이를 흐르는 전류(소스-드레인 전류 Ids)의 크기를 제어하는 스위칭 소자로서 기능한다. 특히, 게이트-소스 간에 작용하는 전계의 크기로 활성층 내의 캐리어 분포를 변화시키는 것으로 소스-드레인 간의 전류를 제어한다라고 하는 동작 원리로부터, 이러한 종류의 트랜지스터 소자는 전계 효과형 트랜지스터라 지칭되고 있다.This type of transistor element is a switching element that controls the magnitude of the current (source-drain current Ids) flowing between the source electrode 34S and the drain electrode 34D by controlling the voltage applied to the gate electrode 31. Function. In particular, from the operating principle of controlling the current between the source and the drain by changing the carrier distribution in the active layer with the magnitude of the electric field acting between the gate and the source, this kind of transistor element is called a field effect transistor.

도 6에 나타내는 실험 결과는, 활성층(33)의 성막 직후에서의 전류 특성이고, 아닐 처리는 시행하지 않았다. 또한, 샘플 1, 샘플 2 및 샘플 3 각각의 소자 치수 및, 전기 특성의 평가용 회로의 구성은 모두 동일하게 하였다. 온 전류치는, 게이트 전압(Vgs)이 역치(threshold value) 전압(Vth) 이상 일 때의 소스-드레인 전류(Ids)의 크기를 의미한다. 오프 전류치는, 게이트 전압(Vgs)이 역치 전압 이하 일 때의 소스-드레인 전류(Ids)의 크기를 의미한다. 일반적으로, 트랜지스터 특성으로서는, 온 전류치가 높고 오프 전류치가 낮은, 또는 온 전류치/오프 전류치가 높은 것이 요구된다.The experimental result shown in FIG. 6 is a current characteristic immediately after film-forming of the active layer 33, and the annealing process was not performed. In addition, the structure of the element dimension of each of the sample 1, the sample 2, and the sample 3, and the circuit for evaluation of an electrical property was made the same. The on current value refers to the magnitude of the source-drain current Ids when the gate voltage Vgs is greater than or equal to the threshold value voltage Vth. The off current value means the magnitude of the source-drain current Ids when the gate voltage Vgs is less than or equal to the threshold voltage. In general, the transistor characteristics are required to have a high on current value and a low off current value, or a high on current value / off current value.

도 6의 결과에 도시한 바와 같이, 샘플 1, 샘플 2 및 샘플 3에 대해서, 온 전류치 및 오프 전류치가 성막 분위기 중의 산소 분압에 의존하는 것이 확인되었다. 특히, 샘플 1~3 모두에 대해서도, 산소 분압이 낮은 만큼 온 전류치 및 오프 전류치가 높다라는 경향이 확인되었다.As shown in the results of FIG. 6, it was confirmed that for the samples 1, 2 and 3, the on current value and the off current value depend on the oxygen partial pressure in the film formation atmosphere. Particularly, for all of the samples 1 to 3, the tendency that the ON current value and the OFF current value were high as the oxygen partial pressure was low.

샘플 1 및 샘플 2와 샘플 3을 비교하면, 가열 성막된 활성층을 가지는 샘플 1 및 샘플 2는, 무가열로 성막된 활성층을 가지는 샘플 3에 비해, 온 전류치가 향상하고 있다. 이는, 활성층을 가열 성막 함으로써, 활성층 내의 왜곡 및 결함을 줄일 수 있고, 그 결과 캐리어(전자, 홀)의 이동도를 향상시킬 수 있기 때문으로 여겨진다.Comparing sample 1, sample 2, and sample 3, the on-current value of the sample 1 and the sample 2 which have the active layer formed into a heat film is improved compared with the sample 3 which has the active layer formed into a film by no heating. This is considered to be because the distortion and defects in the active layer can be reduced by heating the active layer, and as a result, the mobility of carriers (electrons, holes) can be improved.

또한, 샘플 1은, 산소 분압의 증가에 따라 오프 전류치도 저하하는 경향이 현저하게 나타나고, 특히 산소 분압이 0.28 Pa 시에 오프 전류치를 1.0 * 10-14(A)로까지 저하하는 것이 확인되었다. 산소 분압의 증가에 따라, 활성층의 절연성이 높아진 결과, 오프 전류치의 저하를 가져오기 때문으로 여겨진다.In addition, the tendency of the sample 1 to decrease also with the increase in the oxygen partial pressure tends to be remarkable, and in particular, it was confirmed that the off current value was lowered to 1.0 * 10 -14 (A) when the oxygen partial pressure was 0.28 Pa. It is considered that, as the oxygen partial pressure increases, the insulation of the active layer is increased, resulting in a decrease in the off current value.

아울러, 샘플 1과 샘플 2를 비교하면, 온 전류치 및 오프 전류치는, 산소 분압이 0.02 Pa 시, 샘플 1 이 샘플 2 보다 높지만, 산소 분압이 0.03 Pa ~ 0.28 Pa 시, 샘플 1 보다 샘플 2가 높은 것이 확인되었다. 샘플 1과 샘플 2와의 사이에서의 온/오프 전류의 크기의 차이는, 성막시의 가열 온도의 차이에 의하는 것이다. 적어도 실험한 산소 분압의 조건하(0.02 Pa 이상 0.28 Pa 이하)에서, 샘플 1 및 샘플 2에 의하면, 무가열로 활성층을 성막한 샘플 3에 비해, 전류 특성 및 온 오프 전류비를 개선할 수 있는 것이 확인되었다.In addition, when the sample 1 and the sample 2 are compared, the on current value and the off current value are higher than the sample 2 when the oxygen partial pressure is 0.02 Pa, but the sample 2 is higher than the sample 1 when the oxygen partial pressure is 0.03 Pa to 0.28 Pa. It was confirmed. The difference in the magnitude of the on / off current between the sample 1 and the sample 2 is due to the difference in the heating temperature during film formation. Under at least the conditions of the oxygen partial pressure tested (0.02 Pa or more and 0.28 Pa or less), according to the samples 1 and 2, the current characteristics and the on-off current ratio can be improved as compared to the sample 3 in which the active layer was formed without heating. It was confirmed.

이상과 같이, In-Ga-Zn-O조성을 가지는 활성층을 가열 성막 함으로써, 무가열로 성막하는 경우와 비교하여, 온 전류치를 향상시킬 수 있다. 여기에서는 스팩터시의 성막 온도가 100 ℃ 및 200 ℃ 인 경우를 예로 들어 설명하였다. 그러나, 가열 온도는 상기의 예에 한정되지 않고, 예컨대 100 ℃ 미만, 또는 100 ℃ 초과 ~ 200 ℃ 미만, 또는 200 ℃ 를 넘는 온도라도 무방하다. 즉, 요구되는 트랜지스터 특성에 따라, 가열 온도를 적당히 설정할 수 있다.As described above, by heating the active layer having the In—Ga—Zn—O composition, the on-current value can be improved as compared with the case where the film is formed without heating. Here, the case where the film-forming temperature at the time of sputtering is 100 degreeC and 200 degreeC was demonstrated as an example. However, heating temperature is not limited to said example, For example, the temperature may be less than 100 degreeC, or more than 100 degreeC-less than 200 degreeC, or more than 200 degreeC. That is, the heating temperature can be appropriately set in accordance with the required transistor characteristics.

한편, 활성층(15)을 가열 분위기에서 스팩터 성막하는 것에 의해, 그 후의 아닐 공정에서 높은 아닐 효과를 얻을 수 있다. 아닐 처리는, 성막 직후의 활성층의 트랜지스터 특성의 향상을 도모하는 목적으로 실시된다. 가열 성막한 활성층(15)은, 무가열로 성막한 활성층과 비교하여, 내부 왜곡이나 결함이 적기 때문에, 외부로부터의 열인가에 대해서 높은 민감성을 나타내고, 이는 아닐 처리의 저온화를 촉진한다.On the other hand, by sputter-forming the active layer 15 in a heating atmosphere, a high annealing effect can be obtained in a subsequent annealing step. The annealing treatment is performed for the purpose of improving the transistor characteristics of the active layer immediately after film formation. Since the active layer 15 formed by heating has less internal distortion and defects than the active layer formed by heating without heat, the active layer 15 exhibits high sensitivity to heat application from the outside, which promotes lowering of the annealing treatment.

도 8은, 도 6 및 도 7을 참조하여 설명한 샘플 1, 샘플 2 및 샘플 3에 대해서, 각각의 아닐 처리 전후의 온 오프 전류비를 측정한 실험 결과이다. 평가에 이용된 샘플은, 산소 분압 0.28 Pa로 활성층을 스팩터 성막한 샘플을 이용하였다. 아닐 온도는, 200 ℃, 300 ℃ 및 400 ℃ 로 하고, 아닐 처리의 분위기는 모두 대기중에서 각각 15분으로 한다. 도면 중 「●」은 샘플 1의 온 오프 전류비, 「◆」은 샘플 2의 온 오프 전류비, 「▲」은 샘플 3의 온 오프 전류비이다.8 is an experimental result of measuring on-off current ratios before and after each annealing treatment for Samples 1, 2 and 3 described with reference to FIGS. 6 and 7. As the sample used for evaluation, the sample which sputter-formed the active layer at the oxygen partial pressure of 0.28 Pa was used. The annealing temperature is 200 ° C, 300 ° C and 400 ° C, and the atmosphere of the annealing treatment is 15 minutes in the air. In the figure, "●" is the on-off current ratio of Sample 1, "◆" is the on-off current ratio of Sample 2, and "▲" is the on-off current ratio of Sample 3.

무가열로 활성층을 스팩터 성막한 샘플 3에 관해서는, 400 ℃의 아닐 조건으로 7 자리수를 넘는 온 오프 전류비를 얻을 수 있었다. 이에 대해서, 100 ℃ 및 200 ℃ 로 활성층을 스팩터 성막한 샘플 1 및 샘플 2에 관해서는, 300 ℃ 의 아닐 조건으로 8 자리수에 이르는 온 오프 전류비를 얻을 수 있었다.With respect to Sample 3 in which the active layer was sputtered into a film without heating, an on-off current ratio exceeding 7 digits was obtained under an annealing condition of 400 ° C. On the other hand, about the sample 1 and the sample 2 which sputter-formed the active layer at 100 degreeC and 200 degreeC, the on-off current ratio reaching 8 digits was obtained on condition of 300 degreeC.

도 8의 실험 결과로부터, 샘플 1 및 샘플 2의 경우, 샘플 3과 동등 이상의 온 오프 전류비를 얻는 데에 필요한 아닐 처리 온도를 샘플 3 보다 100 ℃ 이하의 온도로까지 저하시킬 수 있다. 이로부터, 가열 성막한 활성층은, 성막 직후에서 막중에 왜곡이나 결함이 적은 것에 기인하여, 외부의 열부하에 대해서 높은 추종성을 가지고 원자가 확산한다. 따라서, 비교적 저온의 열부하에 대해서도 양호한 트랜지스터 특성을 얻을 수 있게 된다.From the experimental results in FIG. 8, in the case of Sample 1 and Sample 2, the annealing temperature required to obtain an on-off current ratio equal to or greater than Sample 3 can be lowered to a temperature of 100 ° C. or lower than Sample 3. From this, the active layer formed by heating film diffuses atoms with high traceability to the external heat load due to little distortion or defect in the film immediately after film formation. Therefore, good transistor characteristics can be obtained even with a relatively low heat load.

특히, 샘플 1 및 샘플 2에 의하면, 샘플 3 보다 저온의 조건에서 양호한 트랜지스터 특성을 얻을 수 있기 때문에, 기재나 활성층 이외의 다른 기능막(전극막, 절연막)의 내열성에 의해 아닐 처리 온도가 제한되는 것과 같은 경우에서도, 목적하는 트랜지스터 특성을 쉽게 얻을 수 있다라는 이점이 있다.Particularly, according to the samples 1 and 2, since the transistor characteristics can be obtained at a lower temperature than the sample 3, the annealing temperature is limited by the heat resistance of the functional film (electrode film, insulating film) other than the substrate or the active layer. Even in such a case, there is an advantage that the desired transistor characteristics can be easily obtained.

또한, 샘플 1 및 샘플 2에서, 300 ℃ 를 넘는 고온으로 아닐 처리 함으로써 보다 더 온 오프 전류비의 향상을 도모하는 것이 가능하다. 따라서, 소자의 내열성 등을 고려하여, 무가열 성막 시의 아닐 조건과 동등한 조건으로 아닐 처리 함으로써, 보다 더 특성 향상을 도모할 수 있다. 예컨대, 아닐 온도는, 300 ℃ 이상 400 ℃ 미만으로 할 수 있다. 또한, 아닐 온도의 상한을 350 ℃ 로 함으로써, 게이트 전극이 알루미늄으로 형성되는 경우에 문제가 되는 힐록(hillock, 표면에 형성되는 미세 돌기) 등의 결함 발생을 효과적으로 억제 할 수 있다.In addition, in Sample 1 and Sample 2, it is possible to further improve the on-off current ratio by annealing at a high temperature exceeding 300 ° C. Therefore, in consideration of the heat resistance and the like of the element, annealing is performed under the same conditions as those of the annealing at the time of unheated film formation, whereby the characteristics can be further improved. For example, an annealing temperature can be 300 degreeC or more and less than 400 degreeC. In addition, by setting the upper limit of the annealing temperature to 350 ° C, it is possible to effectively suppress the occurrence of defects such as hillocks (fine protrusions formed on the surface), which are a problem when the gate electrode is formed of aluminum.

이상, 본 발명의 실시 형태에 대해 설명하였지만, 물론 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상에 근거하여 여러 가지의 변형이 가능하다.As mentioned above, although embodiment of this invention was described, of course, this invention is not limited to this, A various deformation | transformation is possible for it based on the technical idea of this invention.

예컨대 이상의 실시 형태에서는, 게이트 전극이 활성층의 하층 측에 형성된 보텀 게이트형의 전계 효과형 트랜지스터의 제조 방법을 예로 들어 설명하였지만, 이에 한정하지 않고, 게이트 전극이 활성층의 상층 측에 형성된 탑 게이트형의 전계 효과형 트랜지스터의 제조 방법에도 본 발명은 적용 가능하다.For example, in the above embodiment, the manufacturing method of the bottom gate type field effect transistor in which the gate electrode is formed on the lower layer side of the active layer has been described as an example, but the present invention is not limited thereto, and the gate electrode is formed in the top gate type formed on the upper layer side of the active layer. The present invention is also applicable to a method for manufacturing a field effect transistor.

또한, 이상의 실시 형태에서는, 활성층(15)(IGZO막(15F))의 성막 온도를 100 ℃ 이상으로 하고, 성막 후의 아닐 처리 온도를 300 ℃ 로 하였지만, 이에 한정되지 않고, 요구되는 소자의 트랜지스터 특성에 따라 성막 온도 및 아닐 온도는 적당히 변경하는 것이 가능하다.
In addition, although the film forming temperature of the active layer 15 (IGZO film 15F) was 100 degreeC or more, and the annealing temperature after film formation was 300 degreeC in the above embodiment, it is not limited to this, The transistor characteristic of a required element is required. Depending on the film formation temperature and annealing temperature, it is possible to change appropriately.

10 기재
11 게이트 전극
14 게이트 절연막
15 활성층
16 스토퍼층
17(17S, 17D) 소스/드레인 전극
19 보호막10 description
11 gate electrode
14 gate insulating film
15 active layer
16 stopper layer
17 (17S, 17D) source / drain electrodes
19 Shield

Claims (6)

기재를 가열하면서, 상기 기재 상에, In-Ga-Zn-O계 조성을 가지는 활성층을 스패터링법에 의해 형성하고,
상기 형성한 활성층을 아닐하는,
전계 효과형 트랜지스터의 제조 방법.While heating the substrate, an active layer having an In—Ga—Zn—O based composition was formed on the substrate by the sputtering method,
Which is not the formed active layer,
Method of manufacturing a field effect transistor. 제1항에 있어서,
상기 활성층을 형성하는 공정은,
상기 활성층을 100 ℃ 이상의 온도로 가열하면서 성막하는 것을 포함하는,
전계 효과형 트랜지스터의 제조 방법.The method of claim 1,
The step of forming the active layer,
Forming a film while heating the active layer to a temperature of 100 ℃ or more,
Method of manufacturing a field effect transistor. 제2항에 있어서,
상기 활성층을 아닐하는 공정은,
상기 기재를 300 ℃ 이상의 온도로 가열하는 것을 포함하는,
전계 효과형 트랜지스터의 제조 방법.The method of claim 2,
The step of not being the active layer,
Comprising heating the substrate to a temperature of at least 300 ° C,
Method of manufacturing a field effect transistor. 제1항에 있어서,
상기 활성층을 형성하는 공정은,
상기 활성층을 산화성 가스와의 반응성 스패터링법에 의해 성막하는 것을 포함하는,
전계 효과형 트랜지스터의 제조 방법.The method of claim 1,
The step of forming the active layer,
Comprising depositing the active layer by a reactive sputtering method with an oxidizing gas,
Method of manufacturing a field effect transistor. 제1항에 있어서,
상기 기재는 게이트 전극을 포함하고,
상기 활성층을 형성하기 전에, 상기 게이트 전극을 피복하는 게이트 절연막을 더 형성하는,
전계 효과형 트랜지스터의 제조 방법.The method of claim 1,
The substrate includes a gate electrode,
Before forming the active layer, further forming a gate insulating film covering the gate electrode,
Method of manufacturing a field effect transistor. 제5항에 있어서,
상기 활성층을 피복하는 보호막을 더 형성하고,
상기 활성층에 컨택트하는 소스 전극 및 드레인 전극을 더 형성하는,
전계 효과형 트랜지스터의 제조 방법.
The method of claim 5,
Further forming a protective film covering the active layer,
Further forming a source electrode and a drain electrode to contact the active layer,
Method of manufacturing a field effect transistor.
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