KR20110025475A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판에 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 하여 이온주입을 수행하고, 상기 이온주입에 의해 상기 반도체 기판에 이온주입 영역을 형성한 후, 상기 이온주입 영역을 식각하여 트렌치를 형성하는 단계를 포함함으로써, 플라즈마를 이용한 건식 식각 장비를 사용하지 않고도 미세한 패턴을 형성할 수 있으며, 비교적 큰 면적에서도 미세패턴의 구현이 가능하다. 또한, 수직이상의 각도로 패터닝이 가능하여 MEMS 및 NEMS 기술에 적용가능한 효과를 제공한다.
미세패턴형성, 이온주입, 격자구조 변경

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 반도체 기판의 격자구조를 변경하여 식각이 용이하도록 하는 반도체의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
한편, 상술한 바와 같은 미세 패턴을 구현하기 위하여 일반적인 반도체 소자의 제조 공정의 패터닝 방법으로는 노광공정과 함께 플라즈마를 이용한 건식 식각공정이 사용되고 있다. 건식 식각은 습식 식각을 이용한 식각 공정보다 비등방성 식각이 가능하여 널리 사용되고 있다. 그러나, 건식 식각은 일반적으로 수직의 각도로만 패터닝이 가능하고, 그 이상의 각도로는 패터닝이 불가능하다. 더욱이, 플라즈마를 이용한 건식 식각 장비는 매우 고가로, 이를 사용한 식각은 공정비용이 증가하는 한계가 있다. 그리고, 챔버내에서 형성되는 파티클에 의한 불량이 다수 발생하고, 식각 시에 손실이 발생하는 경우가 많아 후속에 손실을 보상하는 공정이 요구된다. 그리고, 대면적에 대하여 균일한 패터닝에 취약한 한계가 있다.
본 발명은 반도체 소자를 형성하기 위하여 패터닝하는 과정에서 일반적으로 수행되는 플라즈마를 이용한 건식 식각 공정은 수직이상의 각도로 패터닝이 불가능하고, 챔버내에서 형성되는 파티클에 의해 불량이 유발되어 미세패터닝이 정확하게 이루어지지 못하는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판에 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 마스크로 하여 이온주입을 수행하는 단계와 상기 이온주입에 의해 상기 반도체 기판에 이온주입 영역을 형성하는 단계 및 상기 이온주입 영역을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 이온주입을 수행하는 단계는 α도(90도＜α도＜180도)로 이온주입을 수행하는 단계 및 β도(0도＜β도＜90도)로 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 이온주입을 수행하는 단계는 β도(0도＜β도＜90도)로 이온주입을 수행하는 단계 및 α도(90도＜α도＜180도)로 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 α도(90도＜α도＜180도)로 이온주입을 수행하는 단계는 이온주입에 사용되는 가속에너지가 선형적으로 감소하여 주입되는 것을 특징으로 한다.
그리고, 상기 β도(0도＜β도＜90도)로 이온주입을 수행하는 단계는 이온주 입에 사용되는 가속에너지가 선형적으로 감소하여 주입되는 것을 특징으로 한다.
그리고, 상기 이온주입을 수행하는 단계는 90도로 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 90도로 이온주입을 수행하는 단계는 이온주입에 사용되는 가속에너지가 선형적으로 감소하여 주입되는 것을 특징으로 한다.
그리고, 상기 이온주입을 수행하는 단계는 P, As, BF계, B, Ph 및 O 중 어느 하나의 이온이 주입되는 것을 특징으로 한다.
그리고, 상기 이온주입을 수행하는 단계는 He, Ne, Ar, Xe 및 Rn 중 어느 하나의 원소를 더 첨가하여 이온주입되는 것을 특징으로 한다.
그리고, 상기 이온주입을 수행하는 단계는 1eV 내지 100Mev의 범위 내의 가속에너지로 수행되는 것을 특징으로 한다.
그리고, 상기 트렌치를 형성하는 단계는 상기 트렌치의 저면의 폭이 상면의 폭보다 크게 형성되는 것을 특징으로 한다.
그리고, 상기 트렌치를 형성하는 단계는 상기 트렌치의 저면의 폭과 상면의 폭이 동일하게 형성되는 것을 특징으로 한다.
그리고, 상기 트렌치를 형성하는 단계는 상기 습식 딥 아웃으로 상기 이온주입 영역을 식각하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 습식 딥 아웃에 사용되는 화학용액은 질산, 불산, 초산 및 이들의 조합으로 형성된 화합용액 중 어느 한 화학용액인 것을 특징으로 한다.
그리고, 상기 습식 딥 아웃에 사용되는 화학용액은 불산, BOE, H2O 및 이들 의 조합으로 형성된 화합용액 중 어느 한 화학 용액인 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 플라즈마를 이용한 건식 식각 장비를 사용하지 않고도 미세한 패턴을 형성할 수 있으며, 비교적 큰 면적에서도 미세패턴의 구현이 가능하다. 또한, 수직이상의 각도로 패터닝이 가능하여 MEMS(Micro Electro Mechanical Systems) 및 NEMS(Nano Electro Mechanical System) 기술에 적용가능한 효과를 제공한다.
이하에서는 본 발명에 따른 실시예에 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이고, 도 2a 내지 도 2d는 본 발명에 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 감광막(미도시)을 도포한 후, 노광마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴(110)을 형성한다.
도 1b에 도시된 바와 같이, 감광막 패턴(110)을 포함하는 전체 상부에 1차 이온주입(120)을 수행한다. 이때, 이온주입의 각도는α도(90도＜α도＜180도)인 것이 바람직하다. 이와 같이 소정 각도로 기울여 이온주입을 수행함으로써, 반도체 기판 내에 감광막 패턴(110)을 마스크로 하여 수직한 방향으로 이온주입되지 않고, 소정 각도 기울어진 상태에서 이온주입이 된다. 따라서, 이온주입이 이루어진 영역은 반도체 기판(100) 내에 점선으로 표시된 바와 같이 평행사변형과 같은 형태가 될 수 있다. 그리고, 이온주입에 사용되는 이온 소스로는 P, As, BF계, B, Ph, O 등의 이온을 사용할 수 있으며, 물리적 효과를 극대화 시키기 위하여 He, Ne, Ar, Xe, Rn등의 원소를 더 첨가하여 사용할 수 있다. 그리고, 이온주입의 가속에너지는 1eV 내지 100Mev의 범위 내에서 사용하는 것이 좋다. 그리고, 처음 이온주입의 가속에너지는 최대가속에너지가 되도록 하고, 최후 이온주입의 가속에너지는 최소가속에너지가 되도록 하되, 이온주입이 수행되는 동안 가속에너지는 선형적으로 감소하는 것이 바람직하다. 이는 패터닝이 이루어져야 할 부분을 포함한 전체에 이온주입이 균일하게 수행되도록 하여 도핑(doping)이 균일하게 이루어지도록 하여 반도체 기판이 비정질 또는 다결정의 형태로 바뀌도록 하여 결합에너지를 약하게 만들게 하기 위함이다.
도 1c에 도시된 바와 같이, 감광막 패턴(110)을 포함하는 전체 상부에 2차 이온주입(130)을 수행한다. 이때, 이온주입의 각도는 β도(0도＜β도＜90도)인 것이 바람직하다. 여기서, 2차 이온주입(130)의 방향은 1차 이온주입(120)의 방향과 반대인 것이 바람직하다. 따라서, 2차 이온주입(130)에 의해 반도체 기판(100) 내에 주입된 이온들은 1차 이온주입(120)에 의해 반도체 기판(100) 내에 주입된 이온들과 서로 반대방향으로 주입된 것이 바람직하다. 그러므로, 반도체 기판(100) 내에 이온주입이 이루어진 영역은 점섬으로 표시된 바와 같이 평행사변형과 같은 형태가 될 수 있다. 그리고, 이온주입에 사용되는 이온 소스로는 P, As, BF계, B, Ph, O 등의 이온을 사용할 수 있으며, 물리적 효과를 극대화 시키기 위하여 He, Ne, Ar, Xe, Rn등의 원소를 더 첨가하여 사용할 수 있다. 그리고, 이온주입의 가속에너지는 1eV 내지 100Mev의 범위 내에서 사용하는 것이 좋다. 그리고, 처음 이온주입의 가속에너지는 최대 가속에너지가 되도록 하고, 최후 이온주입의 가속에너지는 최소 가속에너지가 되도록 하되, 이온주입이 수행되는 동안 가속에너지는 선형적으로 감소하는 것이 바람직하다. 이는 패터닝이 이루어져야 할 부분을 포함한 전체에 이온주입이 균일하게 수행되도록 하여 도핑이 균일하게 이루어지도록 함으로써, 반도체 기판이 비정질 또는 다결정의 형태로 바뀌도록 하여 결합에너지를 약하게 하기 위함이다.
여기서, 도 1b 및 도 1c에 도시된 1차 및 2차 이온주입 공정은 상술한 순서 에 한정되지 않고 변경가능하다. 즉, 2차 이온주입 공정을 선 수행한 후, 1차 이온주입 공정을 후 수행하여도 무방하다.
도 1d에 도시된 바와 같이, 감광막 패턴(110)을 제거한다. 여기서, 반도체 기판(100) 내에는 이온주입 영역(140)이 1차 이온주입(120) 및 2차 이온주입(130)에 의해 완성된다. 이때, 이온주입 영역(140)은 상술한 1차 이온주입(120)에서 형성된 평생사변형의 이온주입 영역 및 2차 이온주입(130)에서 형성된 평행사변형의 이온주입 영역이 합쳐져 하변이 넓은 사다리꼴 형태가 된다.
도 1e에 도시된 바와 같이, 이온주입 영역(140)을 제거하여 트렌치(150)를 형성한다. 여기서, 트렌치(150)는 저면의 폭이 상면의 폭보다 큰 것이 바람직하다. 즉, 종래기술에서와 같이 감광막 패턴(110)을 식각마스크로 그 하부의 구조물을 식 각할 때 감광막 패턴(110)과 수직한 방향으로 식각되는 것이 아니라, 감광막 패턴(110)에 의해 노출된 반도체 기판(100)보다 큰 폭으로 형성된 하부를 갖는 이온주입 영역(140)을 식각하기 때문에 저면의 폭이 상면의 폭보다 큰 트렌치(150)를 형성할 수 있다.
여기서, 이온주입 영역(140)은 습식 딥 아웃(dip out)을 이용하여 제거되는 것이 바람직하다. 즉, 이온주입 영역(140)은 고농도 도핑으로 인해 국부적인 영역이 비정질 또는 다결정의 형태로 바뀌어 결합 에너지가 약한 상태이기 때문에 습식 딥 아웃으로 용이하게 제거된다. 습식 딥 아웃에 사용되는 화학 용액은 질산, 불산, 초산 및 이들의 조합으로 형성된 화합용액 중 어느 한 화학 용액 또는 불산, BOE, H2O 및 이들의 조합으로 형성된 화합용액 중 어느 한 화학 용액인 것이 바람직하다.
본 발명은 상술한 이온주입 공정의 실시예에 한정되지 않고 변경될 수 있다. 즉, 상술한 바와 같이 반대방향으로 이온주입을 2차에 걸쳐 수행하는 방법에 한정되는 것은 아니고, 이온주입을 하여 이온주입 영역을 형성한 후, 이를 제거하여 패터닝하는 방법에 적용되는 것이라면, 다양한 이온주입 공정으로 변경될 수 있다.
도 2a에 도시된 바와 같이, 반도체 기판(200) 상에 감광막(미도시)을 도포한 후, 노광마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴(210)을 형성한다.
도 2b에 도시된 바와 같이, 감광막 패턴(110)을 포함하는 전체 상부에 이온주입(220)을 수행한다. 이때, 이온주입 각도는 90도 인것이 바람직하다. 그리고, 이온주입에 사용되는 이온 소스로는 P, As, BF계, B, Ph, O 등의 이온을 사용할 수 있으며, 물리적 효과를 극대화 시키기 위하여 He, Ne, Ar, Xe, Rn등의 원소를 더 첨가하여 사용할 수 있다. 그리고, 이온주입의 가속에너지는 1eV 내지 100Mev의 범위 내에서 사용하는 것이 좋다. 그리고, 처음 이온주입의 가속에너지는 최대가속에너지가 되도록 하고, 최후 이온주입의 가속에너지는 최소가속에너지가 되도록 하되, 이온주입이 수행되는 동안 가속에너지는 선형적으로 감소하는 것이 바람직하다. 이는 패터닝이 이루어져야 할 부분을 포함한 전체에 이온주입이 균일하게 수행되도록 하여 도핑이 균일하게 이루어지도록 하여 반도체 기판이 비정질 또는 다결정의 형태로 바뀌도록 하여 결합에너지를 약하게 만들게 하기 위함이다.
도 2c에 도시된 바와 같이, 감광막 패턴(210)을 제거한다. 여기서, 반도체 기판(200) 내에는 이온주입 영역(230)이 형성된다. 이때, 이온주입 영역(230)의 하부의 폭은 감광막 패턴(220)에 의해 노출된 반도체 기판(200)의 폭과 동일한 폭을 갖는 사각형인 것이 바람직하다.
도 2d에 도시된 바와 같이, 이온주입 영역(230)을 제거하여 트렌치(240)를 형성한다. 여기서, 트렌치(240)는 저면의 폭과 상면의 폭이 동일한 형태로 형성된다. 이때, 이온주입 영역(220)은 습식 딥 아웃을 이용하여 제거되는 것이 바람직하다. 즉, 이온주입 영역(220)은 고농도 도핑으로 인해 국부적인 영역이 비정질 또는 다결정의 형태로 바뀌어 결합 에너지가 약한 상태이기 때문에 습식 딥 아웃으로 용이하게 제거된다. 습식 딥 아웃에 사용되는 화학 용액은 질산, 불산, 초산 및 이들의 조합으로 형성된 화합용액 중 어느 한 화학 용액 또는 불산, BOE, H2O 및 이들 의 조합으로 형성된 화합용액 중 어느 한 화학 용액인 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 이온주입을 통하여 반도체 기판 내에 이온주입 공정을 수행하여 이온주입 영역을 형성하여 반도체 기판의 격자구조를 변형한 후, 이온주입 영역을 제거하여 반도체 기판 내에 트렌치를 형성함으로써 패터닝을 용이하게 이루어질 수 있도록 하는 효과를 제공한다. 더욱이, 이온주입의 각도에 따라 다양한 형태의 트렌치가 구현되도록 하여 다양한 형태의 패터닝이 가능하도록 한다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (15)

  1. 반도체 기판에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 하여 이온주입을 수행하는 단계;
    상기 이온주입에 의해 상기 반도체 기판에 이온주입 영역을 형성하는 단계; 및
    상기 이온주입 영역을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 이온주입을 수행하는 단계는
    α도(90도＜α도＜180도)로 이온주입을 수행하는 단계; 및
    β도(0도＜β도＜90도)로 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 1에 있어서,
    상기 이온주입을 수행하는 단계는
    β도(0도＜β도＜90도)로 이온주입을 수행하는 단계; 및
    α도(90도＜α도＜180도)로 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 2 또는 청구항 3에 있어서,
    상기 α도(90도＜α도＜180도)로 이온주입을 수행하는 단계는
    이온주입에 사용되는 가속에너지가 선형적으로 감소하여 주입되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 2 또는 청구항 3에 있어서,
    상기 β도(0도＜β도＜90도)로 이온주입을 수행하는 단계는
    이온주입에 사용되는 가속에너지가 선형적으로 감소하여 주입되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 이온주입을 수행하는 단계는
    90도로 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 90도로 이온주입을 수행하는 단계는
    이온주입에 사용되는 가속에너지가 선형적으로 감소하여 주입되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 1에 있어서,
    상기 이온주입을 수행하는 단계는
    P, As, BF계, B, Ph 및 O 중 어느 하나의 이온이 주입되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 8에 있어서,
    상기 이온주입을 수행하는 단계는
    He, Ne, Ar, Xe 및 Rn 중 어느 하나의 원소를 더 첨가하여 이온주입되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 1에 있어서,
    상기 이온주입을 수행하는 단계는
    1eV 내지 100Mev의 범위 내의 가속에너지로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 1에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 트렌치의 저면의 폭이 상면의 폭보다 크게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 1에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 트렌치의 저면의 폭과 상면의 폭이 동일하게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 1에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 습식 딥 아웃으로 상기 이온주입 영역을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 습식 딥 아웃에 사용되는 화학용액은
    질산, 불산, 초산 및 이들의 조합으로 형성된 화합용액 중 어느 한 화학용액인 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 13에 있어서,
    상기 습식 딥 아웃에 사용되는 화학용액은
    불산, BOE, H2O 및 이들의 조합으로 형성된 화합용액 중 어느 한 화학 용액인 것을 특징으로 하는 반도체 소자의 형성 방법.
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US6313008B1 (en) * 2001-01-25 2001-11-06 Chartered Semiconductor Manufacturing Inc. Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon
KR20030054275A (ko) * 2001-12-24 2003-07-02 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
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