KR20110025393A - 레이턴시 조절회로, 이를 포함하는 반도체 메모리장치, 및 레이턴시 조절방법 - Google Patents

레이턴시 조절회로, 이를 포함하는 반도체 메모리장치, 및 레이턴시 조절방법 Download PDF

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Abstract

본 발명은 레이턴시 조절회로에 관한 것으로, 본 발명에 따른 레이턴시 조절회로는, 입력신호가 칩 내에서 거쳐갈 경로의 지연값을 구해 경로정보로 출력하는 경로계산부; 상기 입력신호의 레이턴시 값솨 상기 경로정보를 이용하여 상기 입력신호를 지연시킬 값을 나타내는 지연정보를 출력하는 지연값계산부; 및 상기 입력신호를 상기 지연정보만큼 지연시키는 지연부를 포함한다.
레이턴시, 클럭, 지연

Description

레이턴시 조절회로, 이를 포함하는 반도체 메모리장치, 및 레이턴시 조절방법{LATENCY CONTROL CIRCUIT, SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME, AND METHOD FOR CONTROLLING LATENCY}
본 발명은 레이턴시 조절회로에 관한 것으로, 더욱 상세하게는 레이턴시 조절회로의 정확성을 높여주는 기술에 관한 것이다.
각종 반도체장치(chip)는 혼자만 동작하는 것이 아니라 주변의 다른 반도체장치와 데이터(신호) 등을 서로 주고받으며 동작한다.
그 예로, 메모리 콘트롤러(memory controller)가 반도체 메모리장치에게 리드 명령을 인가하면, 반도체 메모리장치는 자신에 저장된 데이터를 메모리 콘트롤러에게 전달한다. 그런데, 반도체 메모리장치가 리드 명령을 인가받자마자 바로 데이터를 메모리 콘트롤러에게 전달하는 것은 불가능하다. 반도체 메모리장치 내부적으로도 저장된 데이터를 호출하고 출력할 준비를 할 시간이 필요하기 때문이다.
이와 같이, 반도체장치A와 반도체장치B가 상호 동작을 하기 위해서는 A가 B 에 어떠한 동작을 요청하고, 요청에 대응하여 B가 동작을 하기까지는 일정한 대기시간이 필요하다. 이러한 대기시간을 레이턴시(latency)라 한다. 예를 들어, 카스 레이턴시(CL: Cas Latency)가 7로 설정된 경우에는, 메모리 콘트롤러가 반도체 메모리장치에 리드 명령을 인가하면, 반도체 메모리장치는 리드 명령의 인가시점으로부터 7클럭 이후에 데이터를 메모리 콘트롤러로 전달한다.
반도체장치A와 반도체장치B가 서로 상호 연관된 동작을 하기 위해서는 이와 같이 레이턴시가 필요한데, 이러한 레이턴시를 조절해주는 회로를 레이턴시 제어회로라 한다.
도 1은 종래의 레이턴시 조절회로와 그 주변부를 도시한 도면이다.
도 1을 참조하면, 입력패드(101)로 입력되는 입력신호(INPUT)는 반도체장치로 입력되는 신호를 나타내며, 목표회로(140)는 입력신호(INPUT)에 대응하여 X라는 동작을 해야하는 회로를 나타낸다. 그리고 지연A(110)는 입력신호(INPUT)가 레이턴시 조절회로(120)에 도달하기까지 칩 내에서 겪는 지연을 나타내며, 지연B(130)는 레이턴시 조절회로(120)에서 출력된 입력신호(INPUT)가 목표회로(140)에 도달하기까지 겪는 지연을 나타낸다.
입력신호(INPUT)와 그에 대응하는 X라는 동작 사이의 레이턴시가 N이라고 가정하자. 이 경우, 목표회로(140)는 입력패드(101)로 입력신호(INPUT)가 인가된 후 N클럭 이후에 X라는 동작을 해야한다. 따라서 입력패드(101)로 입력된 입력신호(INPUT)는, 정확히 N클럭 이후에 목표회로(140)에 도달해야 한다. 이렇게 입력신 호(INPUT)가 레이턴시에 맞는 정확한 시간에 목표회로(140)에 도달할 수 있도록 레이턴시 조절회로(120)는 입력신호(INPUT)의 지연값을 조절해준다.
앞서 설명한 바와 같이, 레이턴시 조절회로(120)는 칩 내로 입력된 입력신호(INPUT)가 N클럭 이후에 목표회로(140)에 도달할 수 있도록 입력신호(INPUT)의 지연값을 조절해 주어야 한다. 그런데, 여기에는 많은 변수가 있다. 칩 내의 PVT(Process: 공정, Voltage: 전압, Temperature: 온도)가 변동됨에 따라 지연A(110)와 지연B(130)의 지연값은 계속 변한다. 따라서 레이턴시 조절회로(120)가 정확한 시간(입력신호의 입력시점으로부터 레이턴시만큼의 시간 이후)에 입력신호(INPUT)를 목표회로(140)에 전달하지 못하는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 정확한 시간에 입력신호를 목표회로까지 전달하는 레이턴시 제어회로를 제공하고자 하는데, 그 목적이 있다.
특히, PVT 변동 등에 의하여 칩 내의 상황이 변하더라도 항상 정확한 시간에 칩 내로 입력된 신호가 목표회로에 도달할 수 있도록 하는데, 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 레이턴시 조절회로는, 입력신호가 칩 내에서 거쳐갈 경로의 지연값을 구해 경로정보로 출력하는 경로계산부; 상기 입력신호의 레이턴시 값과 상기 경로정보를 이용하여 상기 입력신호를 지연시킬 값을 나타내는 지연정보를 출력하는 지연값계산부; 및 상기 입력신호를 상기 지연정보만큼 지연시키는 지연부를 포함할 수 있다.
상기 지연값계산부는, 상기 레이턴시 값에서 상기 경로정보의 값을 뺄셈하여 상기 지연정보를 생성하는 것을 특징으로 할 수 있다. 또한, 상기 경로정보와 상기 지연정보는 클럭 단위의 값을 가지는 것을 특징으로 할 수 있다.
상기 경로계산부는, 상기 입력신호가 칩 내에서 거쳐갈 경로와 동일한 지연값을 가지며, 경로계산 개시신호를 지연시켜 출력하는 레플리카 지연부; 및 상기 경로계산 개시신호의 활성화시점으로부터 상기 레플리카 지연부의 출력신호의 활성 화시점까지 입력되는 클럭을 카운팅해 상기 경로정보로 출력하는 제1카운팅부를 포함하여 구성될 수 있다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 터미네이션 명령이 칩 내에서 거쳐갈 경로의 지연값을 구해 경로정보를 출력하는 경로계산부; 라이트 레이턴시(WL: Write Latency)값과 상기 경로정보를 이용하여 상기 터미네이션 명령을 상기 지연값만큼 지연시키는 지연부; 및 상기 지연부에서 출력된 신호에 응답하여 입력패드를 터미네이션하는 터미네이션부를 포함할 수 있다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 레이턴시 조절방법은, 반도체장치 외부로부터 입력되는 입력신호의 레이턴시를 조절하는 방법에 있어서, 입력신호가 반도체장치 내부에서 거쳐갈 경로의 지연값을 이용하여 경로정보를 생성하는 단계; 상기 입력신호의 레이턴시 값과 상기 경로정보값을 이용하여 지연정보를 생성하는 단계; 및 상기 입력신호를 상기 지연정보만큼 지연시켜 출력하는 단계를 포함할 수 있다.
상기 지연정보를 생성하는 단계는, 상기 입력신호의 레이턴시 값에서 상기 경로정보값을 뺄셈하여 상기 지연정보를 생성하는 것을 특징으로 할 수 있다.
상기 경로정보를 생성하는 단계는, 상기 입력신호가 칩 내에서 거쳐갈 경로와 동일한 지연값만큼 경로계산 개시신호를 지연시켜 지연된 경로계산 개시신호를 출력하는 단계; 및 상기 경로계산 개시신호의 활성화시점으로부터 상기 지연된 경로계산 개시신호의 활성화시점까지 입력되는 클럭을 카운팅해 상기 경로정보로 출 력하는 단계를 포함할 수 있다.
본 발명에 따르면, 입력신호가 칩 내에서 거쳐갈 지연값이 계산되어 경로정보가 생성되며, 레이턴시 정보와 경로정보를 이용하여 레이턴시 조절회로가 입력신호를 지연시킬 값을 계산한다. 따라서 레이턴시 조절회로가 정확한 지연값만큼 입력신호를 지연시키게 되며, 그 결과 입력신호는 정확한 시간에 목표회로에 도달하게 되고, 목표회로가 정확한 타이밍에(레이턴시에 맞게) 동작을 할 수 있게 된다.
또한, 본 발명은 입력신호가 칩 내에서 거쳐갈 지연값을 계산하여 이를 지연값에 반영하기 때문에, PVT가 변동되어 칩 내의 지연값이 변하더라도 이를 정확히 반영하므로, 더욱 정확한 동작이 가능하다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 레이턴시 조절회로의 일실시예 구성도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 레이턴시 조절회로(200)는, 입력신호(INPUT)가 칩 내에서 거쳐갈 경로의 지연값을 구해 경로정보(PATH<2:0>)로 출 력하는 경로계산부(210); 입력신호(INPUT)의 레이턴시(LATENCY<2:0>) 값과 경로정보(PATH<2:0>)를 이용하여 입력신호(INPUT)를 지연시킬 값을 나타내는 지연정보(DELAY<2:0>)를 출력하는 지연값계산부(220); 및 입력신호(INPUT)를 지연정보(DELAY<2:0>)만큼 지연시키는 지연부(230)를 포함한다.
도 2의 목표회로(260)는 입력신호(INPUT)에 응답하여 입력신호(INPUT)가 지시하는 동작을 하는 회로를 나타낸다. 예를 들어, 입력신호(INPUT)가 X라는 동작을 하라는 명령을 나타내고 그 레이턴시(latency)가 7클럭 이라고 정해져 있다면, 목표회로(260)는 입력신호(INPUT)가 칩 내부로 입력된 시점(입력패드(201)로 입력된 시점)으로부터 7클럭 이후에 X라는 동작을 해야하는 회로를 나타낸다.
경로계산부(210)는 입력신호(INPUT)가 칩 내에서 거쳐갈 경로의 지연값을 구하고, 그 결과를 경로정보(PATH<2:0>)로 출력한다. 입력신호(INPUT)가 칩 내에서 거쳐갈 경로의 지연값이란, 입력신호(INPUT)가 레이턴시 조절회로(200)로 입력되기까지 겪는 지연A(240) 및 입력신호(INPUT_CONTROLLED)가 레이턴시 조절회로(200)로부터 목표회로(260)로 전달되기까지 겪는 지연B(250)를 합한 값을 말한다. 즉, 경로정보(PATH<2:0>)는 지연A(240)+지연B(250)의 지연값을 클럭 단위로 양자화한 값이다.
지연값계산부(220)는 입력신호(INPUT)의 레이턴시 값(LATENCY<2:0>)과 경로정보(PATH<2:0>)를 이용하여 입력신호(INPUT)를 지연시킬 값을 나타내는 지연정보(DELAY<2:0>)를 출력한다. 더욱 상세하게, 지연값계산부(220)는 레이턴시 값(LATENCY<2:0>)에서 경로정보(PATH<2:0>)의 값을 뺄셈하여 지연정보(DELAY<2:0>) 를 생성한다. 즉, 레이턴시(LATENCY<2:0>)-경로정보(PATH<2:0>)=지연정보(DELAY<2:0>)이다. 참고로 <2:0>는 각각의 정보들(PATH<2:0>, LATENCY<2:0>, DELAY<2:0>)이 3비트(bit)의 데이터로 구성되었음을 나타내는데, 설계에 따라 정보들(PATH<2:0>, LATENCY<2:0>, DELAY<2:0>)의 비트수가 달라질 수 있음은 당연하다. 지연값계산부(220)는 간단한 뺄셈회로(subtract circuit)로 구성될 수 있다.
지연부(230)는 입력신호(INPUT)를 지연정보(DELAY<2:0>)만큼 지연시켜 출력한다. 상세하게 지연정보(DELAY<2:0>)가 나타내는 숫자에 대응되는 클럭만큼 입력신호(INPUT)를 지연시켜 출력한다. 예를 들어, 지연정보(DELAY<2:0>)가 '4'를 나타낸다면 입력신호(INPUT)를 4클럭 만큼 지연시켜 출력한다.
전체적인 동작을 살펴보면, 경로계산부(210)는 입력신호(INPUT)가 칩 내부에서 겪게 될 지연값을 계산하고 그 결과를 경로정보(PATH<2:0>)로 출력한다. 그리고, 지연값계산부(220)에서는 레이턴시(LATENCY<2:0>)에서 경로정보(PATH<2:0>) 값을 뺄셈하여 지연정보(DELAY<2:0>)를 생성한다. 그러면 지연부(230)는 지연정보(DELAY<2:0>)에 해당하는 값만큼 입력신호(INPUT)를 지연시켜 출력한다(INPUT_CONTROLLED로 출력). 즉, 지연부(230)는 (레이턴시)-(칩 내에서 입력신호가 겪을 지연)에 해당하는 값만큼 입력신호(INPUT)를 지연시키켜 출력하고, 입력신호(INPUT)는 목표회로(260)까지 도달하는 과정에서 (칩 내에서 입력신호가 겪을 지연)만큼 지연을 겪으므로, 결과적으로 입력신호(INPUT)는 칩 내로 입력된 이후에 정확히 레이턴시 만큼의 시간이 지난 후에 목표회로(260)에 도달하게 된다.
만약, PVT등의 변동에 의해 칩 내의 지연값이 변경되더라도, 본 발명에 따른 레이턴시 지연회로(200)는 이를 측정하여 반영해주기 때문에, 언제나 정확한 시간에 입력신호(INPUT)가 목표회로(260)에 도달할 수 있도록 해준다는 장점이 있다.
도 3은 도 2의 경로계산부(210)의 일실시예 도면이다.
도 3에 도시된 바와 같이, 경로계산부(210)는, 입력신호(INPUT)가 칩 내에서 거쳐갈 경로와 동일한 지연값을 가지며 경로계산 개시신호(START)를 지연시켜 출력하는 레플리카 지연부(310); 및 경로계산 개시신호(START)의 활성화시점으로부터 레플리카 지연부(310)의 출력신호(SYNCLATCH)의 활성화시점까지 입력되는 클럭(CLK)을 카운팅해 경로정보(PATH<2:0>)로 출력하는 제1카운팅부(320)를 포함한다.
레플리카 지연부(310)는 D플립플롭(311, 313)과 레플리카 지연라인(312)을 포함하여 구성된다. 레플리카 지연라인(312)은 입력신호(INPUT)가 칩 내에서 겪는 지연과 동일한 지연값으로 구성된 지연라인이다. 도 2에 대응하여 보면, 레플리카 지연라인(312)은 지연A(240)+지연B(250)의 지연값을 갖는다. D플립플롭(311, 313)은 통과하는 신호들(START, ASYNC_START)을 클럭(CLK)에 동기시켜 보다 더 정확한 동작을 할 수 있도록 하기 위해 구비되는 것으로, 필수 구성요소는 아니다. 레플리카 지연부(310)로 입력되는 신호(START)와 레플리카 지연부(310)로부터 출력되는 신호(SYNC_START)는 입력신호(INPUT)가 칩 내에서 겪는 지연(지연A+지연B)과 동일한 지연값만큼의 차이를 갖는다.
제1카운팅부(320)는 카운터(321)와 코드저장부(322)를 포함하여 구성된다. 카운터(321)는 경로계산 개시신호(START)의 활성화에 응답하여 입력되는 클럭(CLK)을 카운팅하여 코드(DCNT<2:0>)를 출력한다. 그리고, 코드저장부(322)는 레플리카 지연부(310)의 출력신호(SYNC_START)의 활성화시점에 응답하여 코드(DCNT<2:0>)를 저장한다. 코드(DCNT<2:0>)의 카운팅이 경로계산 개시신호(START)에 의해 시작되고, 코드(DCNT<2:0>)의 저장이 출력신호(SYNC_START)에 의해 이루어지므로, 결국 코드저장부(322)에는 레플리카 지연부(310)의 지연값에 해당하는 클럭(CLK)의 갯수가 저장된다. 그리고 코드저장부(322)에 저장된 코드(DCNT<2:0>)가 바로 경로정보(PATH<2:0>)로서 출력된다. 참고로 카운터(321)는 출력신호(SYNC_START)가 비활성화되면 이에 응답하여 리셋된다.
경로계산 개시신호(START)는, 경로정보(PATH<2:0>)를 생성하는 동작을 개시해주기 위한 신호로, 경로계산 개시신호(START)가 활성화되면 경로정보(PATH<2:0>)가 생성된다. 경로계산 개시신호(START)는 최초의 칩 동작시에 활성화시킬 수도 있으며, 경로정보(PATH<2:0>)의 갱신을 위하여 주기적으로 활성화시킬 수도 있다. 이러한 경로계산 개시신호(START)를 생성하는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 용이하게 할 수 있는 일에 해당하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
도 4는 도 3의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 먼저 경로계산 개시신호(START)가 활성화된다. 그러면 이에 응답하여 카운터(321)는 클럭(CLK)을 카운팅하여 코드(DCNT<2:0>)값을 늘려나가 기 시작한다. 이후에, 레플리카 지연부(310)의 출력신호(SYNC_START)가 활성화된다. 그러면 출력신호(SYNC_START)의 활성화 시점에 코드(DCNT<2:0>)가 경로정보(PATH<2:0>)로 저장된다. 코드(DCNT<2:0>)는 경로계산 개시신호(START)의 활성화시점부터 카운팅되기 시작하며 출력신호(SYNC_START)의 활성화시점에 코드(DCNT<2:0>)가 경로정보(PATH<2:0>)로 저장된다. 따라서 경로정보(PATH<2:0>)는 레플리카 지연부(310)의 지연값(입력신호가 칩 내에서 겪는 지연값)에 해당하는 정보를 갖게 된다.
도 5는 도 2의 지연부(230)의 일실시예 구성도이다.
도 5에 도시된 바와 같이, 지연부(230)는, 입력신호(INPUT)의 활성화시점으로부터 클럭(CLK)을 카운팅하는 제2카운팅부(510); 및 제2카운팅부(510)의 출력값(CODE<2:0>)과 지연정보(DELAY<2:0>)의 값이 동일하면 출력신호(INPUT_CONTROLLED)를 활성화해 출력하는 비교부(520)를 포함한다.
제2카운팅부(510)는 입력신호(INPUT)의 활성화시점부터 클럭(CLK)을 카운팅해 코드(CODE<2:0>)를 출력한다. 그리고 비교부(520)는 코드(CODE<2:0>)와 지연정보(DELAY<2:0>)의 값을 비교하여 두 값이 서로 동일하면 출력신호(INPUT_CONTROLLED)를 활성화시킨다. 따라서 입력신호(INPUT)의 활성화시점 이후에 지연정보(DELAY<2:0>)가 나타내는 값만큼의 클럭(CLK)이 입력되면 출력신호(INPUT_CONTROLLED)가 활성화된다.
즉, 지연부(230)는 지연정보(DELAY<2:0>)가 나타내는 값만큼 입력신 호(INPUT)를 지연시켜 출력신호(INPUT_CONTROLLED)를 출력한다고 볼 수 있다. 예를 들어, 지연정보(DELAY<2:0>)가 '5'의 값을 나타낸다면 입력신호(INPUT)의 활성화시점 이후 5클럭이 지난 후에 출력신호(INPUT_CONTROLLED)가 활성화된다.
제2카운팅부(510)에 입력되는 RST 신호는 제2카운팅부(510)를 리셋시키기 위한 리셋신호를 나타낸다.
도 5에서는 제2카운팅부(510)와 비교부(520)를 이용하여 지연부(230)를 구성하는 예를 도시하였지만, 지연정보(DELAY<2:0>)에 대응하는 클럭만큼 입력신호(INPUT)를 지연시켜 출력하는 회로를 이와 다르게 구성할 수 있음은 당연하다.
도 6은 본 발명에 따른 레이턴시 조절회로가 반도체 메모리장치에 적용된 것을 도시한 일실시예 도면이다.
도 6에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 터미네이션 명령(ODTCMD)이 칩 내에서 거쳐갈 경로의 지연값을 구해 경로정보(PATH<2:0>)를 출력하는 경로계산부(610); 라이트 레이턴시(WL: Write Latency, WL<2:0>) 값과 경로정보(PATH<2:0>)를 이용하여 터미네이션 명령(ODTCMD)을 지연시킬 값을 나타내는 지연정보(DELAY<2:0>)를 출력하는 지연값계산부(620); 터미네이션 명령(ODTCMD)을 지연정보(DELAY<2:0>)만큼 지연시키는 지연부(630); 및 지연부(630)에서 출력된 신호(ODTCMD_CONTROLLED)에 응답하여 입력패드(DQ PAD)를 터미네이션하는 터미네이션부(660)를 포함한다.
터미네이션 명령(ODTCMD)이란, ODT PAD(601)로 입력되는 명령으로, 반도체 메모리장치의 터미네이션부(660)는 터미네이션 명령(ODTCMD)의 입력시점으로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 후에 데이터 입력패드(DQ PAD)를 터미네이션하는 동작을 해야한다. 라이트 레이턴시(WL)란 에디티브 레이턴시(AL: Additive Latency)와 카스 라이트 레이턴시(CWL: Cas Write Latency)를 합한 값으로 정의된다. 도면의 지연A(640)는 터미네이션 명령(ODTCMD)이 ODT PAD(601)로 인가된 후 레이턴시 조절회로(600)로 입력되기까지 겪는 지연을 나타내며, 지연B(650)는 레이턴시 조절회로(600)에서 출력된 터미네이션 명령(ODTCMD_CONTROLLED)이 터미네이션부(660)까지 전달되면서 겪는 지연을 나타낸다. 따라서 경로정보(PATH<2:0>)는 지연A(640)와 지연B(650)의 지연을 합한 지연값에 관한 정보를 가진다. D플립플롭(661)은 터미네이션 명령(ODTCMD)을 DLL클럭(DLLCLK)에 동기시키기 위해 구성된다. 터미네이션 명령(ODTCMD_CONTROLLED)을 DLL클럭(DLLCLK)에 동기시키는 이유는 데이터 입력패드(DQ PAD)를 터미네이션하는 터미네이션부(660)가 DLL클럭(DLLCLK)에 동기하여 동작하기 때문이다.
도 6은 본 발명에 따른 레이턴시 조절회로(600)가 반도체 메모리장치에 적용되어, 터미네이션 명령(ODTCMD)의 레이턴시를 조절하는 예를 도시한다. 레이턴시 조절회로(600)의 구성 및 동작에 관하여서는 도 2 내지 도 5에서 상세히 설명하였으므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
도 2 내지 도 5를 다시 참조하여, 본 발명에 따른 레이턴시 조절방법을 살펴보기로 한다.
본 발명에 따른 레이턴시 조절방법은, 입력신호(INPUT)가 반도체장치 내부에서 거쳐갈 경로의 지연값을 이용하여 경로정보(PATH<2:0>)를 생성하는 단계(210의 동작 참조); 입력신호(INPUT)의 레이턴시(LATENCY<2:0>) 값에서 경로정보(PATH<2:0>)값을 뺄셈하여 지연정보(DELAY<2:0>)를 생성하는 단계(220의 동작 참조); 및 입력신호(INPUT)를 지연정보(DELAY<2:0>)만큼 지연시켜 출력하는 단계(230의 동작 참조)를 포함한다.
경로정보(PATH<2:0>)를 생성하는 단계는, 입력신호(INPUT)가 칩 내에서 거쳐갈 경로와 동일한 지연값만큼 경로계산 개시신호(START)를 지연시켜 지연된 경로계산 개시신호(SYNC_START)를 출력하는 단계; 및 경로계산 개시신호(START)의 활성화시점으로부터 지연된 경로계산 개시신호(SYNC_START)의 활성화시점까지 입력되는 클럭(CLK)을 카운팅해 경로정보(PATH<2:0>)로 출력하는 단계를 포함하여 이루어질 수 있다.
출력하는 단계는, 입력신호(INPUT)의 활성화시점으로부터 클럭(CLK)을 카운팅하는 단계; 및 카운팅하는 단계에서 카운팅된 결과(CODE<2:0>)가 지연정보(DELAY<2:0>)와 동일하면 출력신호(INPUT_CONTROLLED)를 활성화하는 단계를 포함하여 이루어질 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범 위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 레이턴시 조절회로와 그 주변부를 도시한 도면.
도 2는 본 발명에 따른 레이턴시 조절회로의 일실시예 구성도.
도 3은 도 2의 경로계산부(210)의 일실시예 도면.
도 4는 도 3의 동작을 설명하기 위한 타이밍도.
도 5는 도 2의 지연부(230)의 일실시예 구성도.
도 6은 본 발명에 따른 레이턴시 조절회로가 반도체 메모리장치에 적용된 것을 도시한 일실시예 도면.

Claims (15)

  1. 입력신호가 칩 내에서 거쳐갈 경로의 지연값을 구해 경로정보로 출력하는 경로계산부;
    상기 입력신호의 레이턴시 값과 상기 경로정보를 이용하여 상기 입력신호를 지연시킬 값을 나타내는 지연정보를 출력하는 지연값계산부; 및
    상기 입력신호를 상기 지연정보만큼 지연시키는 지연부
    를 포함하는 레이턴시 조절회로.
  2. 제 1항에 있어서,
    상기 지연값계산부는,
    상기 레이턴시 값에서 상기 경로정보의 값을 뺄셈하여 상기 지연정보를 생성하는 것을 특징으로 하는 레이턴시 조절회로.
  3. 제 2항에 있어서,
    상기 경로정보와 상기 지연정보는 클럭 단위의 값을 가지는 것을 특징으로 하는 레이턴시 조절회로.
  4. 제 1항에 있어서,
    상기 경로계산부는,
    상기 입력신호가 칩 내에서 거쳐갈 경로와 동일한 지연값을 가지며, 경로계산 개시신호를 지연시켜 출력하는 레플리카 지연부; 및
    상기 경로계산 개시신호의 활성화시점으로부터 상기 레플리카 지연부의 출력신호의 활성화시점까지 입력되는 클럭을 카운팅해 상기 경로정보로 출력하는 제1카운팅부
    를 포함하는 것을 특징으로 하는 레이턴시 조절회로.
  5. 제 4항에 있어서,
    상기 레플리카 지연부는,
    상기 경로계산 개시신호를 상기 클럭에 동기하여 입력받는 제1플립플롭;
    상기 입력신호가 칩 내에서 거쳐갈 경로와 동일한 지연값을 가지며 상기 제1플립플롭의 출력신호를 지연시켜 출력하는 레플리카 지연라인; 및
    상기 레플리카 지연라인의 출력신호를 상기 클럭에 동기하여 입력받아 출력하는 제2플립플롭
    을 포함하는 것을 특징으로 하는 레이턴시 조절회로.
  6. 제 1항에 있어서,
    상기 지연부는,
    상기 입력신호의 활성화시점으로부터 클럭을 카운팅하는 제2카운팅부; 및
    상기 제2카운팅부의 출력값과 상기 경로정보의 값이 동일하면 출력신호를 활성화해 출력하는 비교부
    를 포함하는 것을 특징으로 하는 레이턴시 조절회로.
  7. 터미네이션 명령이 칩 내에서 거쳐갈 경로의 지연값을 구해 경로정보를 출력하는 경로계산부;
    라이트 레이턴시(WL: Write Latency) 값과 상기 경로정보를 이용하여 상기 터미네이션 명령을 지연시킬 값을 나타내는 지연정보를 출력하는 지연값계산부;
    상기 터미네이션 명령을 상기 지연정보만큼 지연시키는 지연부; 및
    상기 지연부에서 출력된 신호에 응답하여 입력패드를 터미네이션하는 터미네이션부
    를 포함하는 반도체 메모리장치.
  8. 제 7항에 있어서,
    상기 반도체 메모리장치는,
    상기 지연부에서 출력된 신호를 DLL클럭에 동기시켜 상기 터미네이션부로 전달하기 위한 동기화부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 7항에 있어서,
    상기 경로정보는,
    상기 터미네이션 명령이 칩 외부에서 입력되어 상기 지연부로 입력되기까지의 지연값과 상기 지연부의 출력이 상기 터미네이션부까지 전달되기까지의 지연값을 합한 지연값에 관한 정보를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 7항에 있어서,
    상기 라이트 레이턴시는,
    에디티브 레이턴시(AL: Additive Latency) + 카스 라이트 레이턴시(Cas Write Latency)인 것을 특징으로 하는 반도체 메모리장치.
  11. 제 7항에 있어서,
    상기 지연값계산부는,
    상기 라이트 레이턴시 값에서 상기 경로정보의 값을 뺄셈하여 상기 지연정보를 생성하는 것을 특징으로 하는 반도체 메모리장치.
  12. 반도체장치 외부로부터 입력되는 입력신호의 레이턴시를 조절하는 방법에 있어서,
    입력신호가 반도체장치 내부에서 거쳐갈 경로의 지연값을 이용하여 경로정보를 생성하는 단계;
    상기 입력신호의 레이턴시 값과 상기 경로정보값을 이용하여 지연정보를 생성하는 단계; 및
    상기 입력신호를 상기 지연정보만큼 지연시켜 출력하는 단계
    를 포함하는 레이턴시 조절방법.
  13. 제 12항에 있어서,
    상기 지연정보를 생성하는 단계는,
    상기 입력신호의 레이턴시 값에서 상기 경로정보값을 뺄셈하여 상기 지연정보를 생성하는 것을 특징으로 하는 레이턴시 조절방법.
  14. 제 13항에 있어서,
    상기 경로정보를 생성하는 단계는,
    상기 입력신호가 칩 내에서 거쳐갈 경로와 동일한 지연값만큼 경로계산 개시신호를 지연시켜 지연된 경로계산 개시신호를 출력하는 단계; 및
    상기 경로계산 개시신호의 활성화시점으로부터 상기 지연된 경로계산 개시신호의 활성화시점까지 입력되는 클럭을 카운팅해 상기 경로정보로 출력하는 단계
    를 포함하는 것을 특징으로 하는 레이턴시 조절방법.
  15. 제 13항에 있어서,
    상기 출력하는 단계는,
    상기 입력신호의 활성화시점으로부터 클럭을 카운팅하는 단계; 및
    상기 카운팅하는 단계에서 카운팅된 결과가 상기 지연정보와 동일하면 출력신호를 활성화하는 단계
    를 포함하는 것을 특징으로 하는 레이턴시 조절방법.
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