KR20110024628A - Analytical Sample Manufacturing Method for Detecting Metal Wiring in Semiconductor Devices - Google Patents
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Abstract
본 발명은 공정상에 발생한 불량을 손쉽게 발견하여 소자의 제조 공정을 개선할 수 있도록 한 반도체 소자의 금속배선 불량검출을 위한 분석시료 제조방법을 제공하는 것으로서, 본 발명의 반도체 소자의 금속배선 불량검출을 위한 분석시료 제조방법은 실리콘 기판상에 일방향을 갖는 구리로 이루어진 하부금속 배선라인을 형성하는 단계; 상기 하부금속 배선라인을 포함한 전면에 절연막을 형성하는 단계; 상기 절연막상에 상기 하부금속 배선라인과 수직한 방향으로 일정한 간격을 갖는 상부금속 배선라인을 형성하는 단계; 상기 상부금속 배선라인을 식각하여 상기 절연막을 노출시키는 단계; 상기 하부금속 배선라인 상부에 존재하는 상기 절연막이 소정두께만 잔류하도록 선택적으로 식각하는 단계; 및 상기 절연막의 식각시 힐록 발생에 의해 노출된 하부금속 배선라인의 일부를 식각하여 상기 절연막내에 공극을 형성하는 단계를 포함하고, 소자의 불량분석을 위한 시료제작에 있어서 원형의 손실을 최대한 방지함으로 종전의 문제점과는 다르게 불량의 원인을 손쉽게 발견할 수 있는 효과가 있다. The present invention provides a method for manufacturing an analytical sample for detecting a metal wiring defect of a semiconductor device which can easily find a defect occurring in a process to improve a device manufacturing process, and detects a metal wiring defect of a semiconductor device according to the present invention. An analytical sample manufacturing method for forming a lower metal wiring line made of copper having one direction on a silicon substrate; Forming an insulating film on the entire surface including the lower metal wiring line; Forming an upper metal wiring line having a predetermined distance on the insulating layer in a direction perpendicular to the lower metal wiring line; Etching the upper metal wiring line to expose the insulating layer; Selectively etching the insulating film on the lower metal wiring line so that only a predetermined thickness remains; And forming a gap in the insulating film by etching a portion of the lower metal wiring line exposed by the hillock generation during the etching of the insulating film, by preventing the loss of a circle as much as possible in the preparation of a sample for defect analysis of the device. Unlike previous problems, it is easy to find the cause of the defect.
힐록, 금속배선, 구리, 습식식각, 황산, 공극 Hillock, metallization, copper, wet etching, sulfuric acid, voids
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속배선 불량검출을 위해 분석시료를 제조하도록 한 반도체 소자의 금속배선 불량검출을 위한 분석시료 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing an analytical sample for detecting a metal wiring defect of a semiconductor device to prepare an analytical sample for metal wiring defect detection.
반도체소자의 제조에 있어서 소자의 고집적화 및 제조 공정의 복잡함으로 인하여 제품의 동작에 문제를 발생시키는 다양한 불량이 발생하고 있다. 이러한 불량의 발생은 반도체 소자의 성능 저하 및 수율 감소의 원인으로 작용하고 있으며 이를 해결하기 위한 많은 노력이 실행되고 있다. 실제로 반도체 제조공정 과정에서 발생한 불량을 검출하기 위한 많은 노력이 진행되고 있으나 실제 검출할 수 있는 불량의 정도는 많은 제약을 받고 있는 실정이다. In the manufacture of semiconductor devices, due to the high integration of the devices and the complexity of the manufacturing process, various defects occur that cause problems in the operation of the product. The occurrence of such defects acts as a cause of deterioration of the performance of semiconductor devices and a decrease in yield, and many efforts have been made to solve them. Indeed, many efforts have been made to detect defects generated in the semiconductor manufacturing process, but the degree of defects that can be actually detected is subject to many limitations.
최근의 반도체소자는 동작속도를 향상을 위하여 금속배선라인의 물질이 기존 텅스텐과 알루미늄으로 구성되는 것 이외에 구리가 사용이 되면서 기존과는 달리 그 불량의 형태 등도 매우 다양해지고 있다. Recently, in order to improve the operation speed of the semiconductor device, the material of the metal wiring line is made of conventional tungsten and aluminum, and copper is used.
구리금속배선을 사용함에 있어서 나타나는 불량의 형태는 기존의 알루미늄 배선을 사용하던 방식과는 다른 양상을 나타내고 있으며 매우 다양한 형태로 나타나고 있다. The defects that appear in the use of copper metal wires are different from those of conventional aluminum wires and appear in various forms.
특히 구리를 사용함에 있어서 구리를 사용함에 있어서는 나타나는 불량들은 반도체 소자에 커다란 불량을 발생시켜 커다란 수율 감소를 유발하고 있다. 특히 구리를 사용하는 용도가 배선라인을 형성하는 위치에 주로 사용되므로 전압 또는 전류에 관련된 불량(이하, DC Fail이라고 함)을 유발하므로 이러한 불량의 경우는 리페어(Repair)를 실시할 수 없으므로 매우 심한 제조상의 손실을 유발하고 있다. In particular, the defects that occur in the use of copper in the use of copper cause a great defect in the semiconductor device, leading to a large decrease in yield. In particular, the use of copper is mainly used at the position to form the wiring line, so it causes voltage or current related defects (hereinafter referred to as DC Fail). Therefore, such defects cannot be repaired. It causes manufacturing loss.
이러한 불량을 확인하는 작업으로 제조 공정 완료후 전기적인 특성을 측정한 후에 불량의 위치를 추적하는 작업이 수행되고 있다. 이러한 작업은 통상 제조공정에서 증착되어진 적층물질들을 다시 제거하는 작업을 요구하고 있으며 이러한 작업을 통상 디캡핑(Decapping)이라 칭하고 있다. In order to confirm such defects, the operation of tracking the location of the defects is performed after measuring electrical characteristics after completion of the manufacturing process. This operation usually requires the removal of the laminated materials deposited in the manufacturing process and this operation is commonly referred to as decapping.
디캡핑 작업은 통상 제조 공정이 완료된 웨이퍼(Wafer)나 패키지(Package)까지 완료된 제품에 행해지는데 습식 또는 건식식각을 이용하거나 연마하는 방법으로 행해진다. 그러나 구리를 이용한 소자에서 구리로 인한 소자의 불량의 경우 종래의 방법으로 디캡핑 작업을 진행할 때 불량의 원인이 함께 유실되거나 또는 구리만을 제거하여 정확한 불량을 확인하는 작업이 매우 어려워 정확한 불량의 발견하지 못하여 제조공정에 그 해결책을 제시하기가 매우 어려운 실정이다. The decapping operation is usually performed on a finished product to a finished wafer or package, which is performed by using wet or dry etching or polishing. However, in case of a device defect due to copper in a device using copper, the cause of the defect is lost when decapping by the conventional method, or it is very difficult to check the correct defect by removing only the copper. It is very difficult to present the solution to the manufacturing process.
특히 구리의 경우 종래의 사용하던 알루미늄을 사용하던 기술과 병행하여 사용할 때 힐록(Hillock)에 의한 불량이 증대되고 있다. 이는 구리 이후 공정 즉 구리 위에 증착되는 절연막 등을 기존 사용하던 장비를 가지고 기존 다른 공정과의 호환성을 유지하기 위하여 기존 공정 조건 등을 사용하는 이유이며 이를 방지하기 위해서는 신규 장비 투자로 방지하고자 하나 이는 제조비용의 증대가 요구되어 지는 문제가 발생하고 있다. In particular, in the case of copper, when used in combination with the conventional technique using aluminum, defects due to hillock are increasing. This is the reason why the existing process conditions are used to maintain compatibility with other processes with the equipment that used the post-copper process, that is, the insulating film deposited on the copper, and to prevent this by investing in new equipment. There is a problem that requires an increase in costs.
또한, 이러한 힐록이 발생되어 불량이 발생한 경우는 아주 미세한 구리막이 솟아오르기 때문에(도 1 참조) 이러한 불량을 발견하기란 소자의 제조 완료 후에는 종래의 방법으로는 발견해 내기가 매우 어렵거나 수많은 시간과 분석장비가 동원되어 역시 추가적인 손실과 비용증가가 종래의 문제점이다.In addition, when such a hillock occurs and a defect occurs, a very fine copper film rises (see FIG. 1). To find such a defect, it is very difficult to find it by a conventional method or after numerous times, With the analytical equipment mobilized, further losses and increased costs are a conventional problem.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 구리를 사용하는 소자의 불량분석용 시료 제조를 함에 있어서 선택적 구리 제거를 가능하게 하여 구리를 사용하는 소자에 있어서 구리 공정상에 발생한 불량을 손쉽게 발견하여 소자의 제조 공정을 개선할 수 있도록 한 반도체 소자의 금속배선 불량검출을 위한 분석시료 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, which enables selective copper removal in the preparation of a sample for defect analysis of a device using copper, thereby generating a copper process in a device using copper. It is an object of the present invention to provide a method for manufacturing analytical sample for detecting defects in metallization of a semiconductor device, which makes it easy to find defects and improve device manufacturing processes.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 불량검출을 위한 분석시료 제조방법은 실리콘 기판상에 일방향을 갖는 구리로 이루어진 하부금속 배선라인을 형성하는 단계; 상기 하부금속 배선라인을 포함한 전면에 절연막을 형성하는 단계; 상기 절연막상에 상기 하부금속 배선라인과 수직한 방향으로 일정한 간격을 갖는 상부금속 배선라인을 형성하는 단계; 상기 상부금속 배선라인을 식각하여 상기 절연막을 노출시키는 단계; 상기 하부금속 배선라인 상부에 존재하는 상기 절연막이 소정두께만 잔류하도록 선택적으로 식각하는 단계; 및 상기 절연막의 식각시 힐록 발생에 의해 노출된 하부금속 배선라인의 일부를 식각하여 상기 절연막내에 공극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method for manufacturing an analytical sample for metal wiring defect detection of a semiconductor device of the present invention includes forming a lower metal wiring line made of copper having one direction on a silicon substrate; Forming an insulating film on the entire surface including the lower metal wiring line; Forming an upper metal wiring line having a predetermined distance on the insulating layer in a direction perpendicular to the lower metal wiring line; Etching the upper metal wiring line to expose the insulating layer; Selectively etching the insulating film on the lower metal wiring line so that only a predetermined thickness remains; And etching a portion of the lower metal interconnection line exposed by the hillock generation during the etching of the insulating layer to form voids in the insulating layer.
상술한 본 발명은 소자의 불량분석을 위한 시료제작에 있어서 원형의 손실을 최대한 방지함으로 종전의 문제점과는 다르게 불량의 원인을 손쉽게 발견할 수 있는 효과가 있다. The present invention described above has the effect that it is possible to easily find the cause of the defect, unlike the previous problems by preventing the loss of the circle as much as possible in the production of the sample for analysis of the defect of the device.
또한 정확한 불량의 원인 파악이 가능하여 제품제조 공정에 빠르고 정확한 피드백(Feed-Back)이 가능하여 소자의 전기적 특성 안정화 및 수율을 향상시킬 수 있는 효과가 있다.In addition, it is possible to identify the cause of the accurate defects, enabling fast and accurate feedback (Feed-Back) in the product manufacturing process has the effect of improving the electrical characteristics of the device and improve the yield.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. do.
본 발명에 의한 반도체 소자의 불량분석을 위한 분석시료 제조방법은 제품의 제조공정과는 역순으로 증착물질들을 제거 해내는 작업으로 진행이 되고 있다. 현재 발생하고 있는 반도체 소자의 불량 중에 있어서 구리금속 배선라인을 사용하는 소자에 있어서 힐록(Hillock)에 의한 금속배선라인간의 불량이 발생할 경우 쉽게 이를 발견해낼 수 있는 방법으로 힐록이 발생한 부위에서의 불량유발요인이 구리가 유발하는 것과 습식식각방법을 이용한다는 것이 발명의 개요이다.The analytical sample manufacturing method for the failure analysis of the semiconductor device according to the present invention is proceeding to remove the deposition materials in the reverse order to the manufacturing process of the product. Among defects of semiconductor devices that are occurring at present, defects between the metal wiring lines due to hillocks in the devices using copper metal wiring lines can be easily detected. It is an overview of the invention that the factor is caused by copper and uses a wet etching method.
반도체 소자의 제조과정에 있어서 금속배선라인의 불량은 DC 페일을 유발하는게 일반적이며 특히 동일전위의 금속배선라인보다는 서로 다른 전위를 갖는 배선라인들의 불량의 경우가 특히 그러하다. In the manufacturing process of a semiconductor device, a failure of a metal wiring line generally causes a DC fail, particularly in the case of failure of wiring lines having different potentials rather than a metal wiring line of the same potential.
도 2는 동종 금속 배선라인간의 불량이 발견한 모습을 나타낸 사진이다.2 is a photograph showing a state where a defect between the same metal wiring lines is found.
도 2에 도시한 바와 같이, 종래의 방법으로 불량분석 시료를 제작하는 경우 그 제작 과정이나 제작 후 발견이 매우 용이하다. 그러나 구리를 사용하는 경우에 있어서 힐록 등에 의한 원인으로 이종전위를 가지면서 서로 다른 공정에서 공정이 진행되는 금속 배선의 불량의 경우 분석을 위한 시료 제작이나 불량의 발견이 매우 어려운 실정이다. As shown in Figure 2, when manufacturing a failure analysis sample by a conventional method it is very easy to find the manufacturing process or post-production. However, in the case of using copper, it is very difficult to prepare a sample for analysis or find a defect in the case of a defect of a metal wiring having a heterogeneous potential due to hillock or the like, and the process is performed in different processes.
도 3은 힐록에 의하여 이종 라인간 불량이 발생한 모습을 나타낸 사진이다.3 is a photograph showing a state in which defects between different lines are generated by Hillock.
도 3에서와 같이, 불량 분석을 위한 시료 제작의 경우 시료 제작과정 중에 불량의 원인이 유실되는 등의 이유로 불량을 발견할 수 없게 되며 또한 이로 인해 소자의 동작불량 원인을 발견할 수 없게 되는 것이다.As shown in FIG. 3, in the case of sample fabrication for failure analysis, a defect cannot be found due to loss of the cause of the defect during the sample fabrication process, and thus, the cause of the malfunction of the device cannot be found.
여기서, 도면부호 104는 상부금속 배선라인, 103은 발생한 힐록, 101은 하부금속 배선라인이다.Here,
도 3의 경우가 본 발명을 이용하여 절연막의 손상이 없이 구리배선라인만을 깔끔하게 제거하여 준 모습을 보여 주고 이러한 방법으로 상부금속배선라인과 하부구리배선라인과의 불량을 발견할 수 있도록 시료 제작이 가능한 것이다 . 3 shows a state in which only the copper wiring line is neatly removed without damaging the insulating layer using the present invention, and in this way, the sample is fabricated so that the defect between the upper metal wiring line and the lower copper wiring line can be found. It is possible.
이러한 산화막에 발생한 공극의 경우는 특수한 장치 없이 반도체 분석 장비로 널리 사용되어지는 SEM 장비에서도 쉽게 검출할 수 있다는 점도 유용하게 작용을 할 수 있다. In the case of the pores generated in the oxide film, it can also be useful to be easily detected in the SEM equipment that is widely used as a semiconductor analysis equipment without a special device.
이 발명의 원리는 TLM(Triple Matal Layer) 구조를 사용하는 반도체 소자나 DLM(Double Layet Metal)구조를 사용한 반도체 소자에서 최소 1층 이상의 구리를 사용하는 반도체 소자에 모두 적용이 가능하다. The principles of the present invention can be applied to both semiconductor devices using a triple matal layer (TLM) structure or semiconductor devices using at least one layer of copper in semiconductor devices using a double lay metal (DLM) structure.
도 4a 내지 도 4d는 반도체 소자의 금속배선 불량검출을 위한 분석시료 제조방법을 나타낸 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing an analytical sample for detecting metal defects in semiconductor devices.
도 4a에 도시한 바와 같이, 실리콘 기판(도시되지 않음)상에 구리막을 증착하고, 포토 및 식각 공정을 통해 구리막을 선택적으로 식각하여 일방향으로 일정한 간격을 갖는 하부금속 배선라인(101)을 형성한다.As shown in FIG. 4A, a copper film is deposited on a silicon substrate (not shown), and the copper film is selectively etched through a photo and etching process to form a lower
여기서, 구리막의 증착시 전해도금법을 이용하는데, 전해 도금법을 이용할 경우 구리 씨드(seed)층을 IMP 스퍼터링 방법에 의하여 미리 증착하고, 전해액(황산구리(CuSO4)를 포함하는 수용액)내에서 구리 씨드층에 음극의 전해포텐셜을 인가하면 전해액 내의 구리 이온이 환원되어 구리 씨드층에 도금된다. Here, the electroplating method is used for the deposition of the copper film, in the case of using the electroplating method, the copper seed layer is deposited in advance by the IMP sputtering method, and the copper seed layer in the electrolytic solution (aqueous solution containing copper sulfate (CuSO 4 )). When the cathode potential is applied to the copper, copper ions in the electrolyte are reduced and plated on the copper seed layer.
이어서, 하부금속 배선라인(101)의 포함한 실리콘 기판의 전면에 절연막(102)을 형성한다. 이때 하부금속 배선라인(101)의 표면이 힐록(103)에 의하여 절연막(102)쪽으로 솟아오르게 된다. 힐록(103)은 유전체막보다 10배정도 큰 값의 열팽창 계수를 갖는 구리배선이 어느 특정한 온도 이상에서 급격한 팽창을 하게 되며, 이로 인해 쌓인 압축 스트레스가 커지게 되면 스트레스 완화를 위해 작은 언덕 같은 모양들이 다수 발생하는 것을 말한다. Next, an
이어서, 절연막(102)상에 금속막을 증착하고, 포토 및 식각 공정을 통해 금속막을 선택적으로 식각하여 하부금속 배선라인(101)과 수직한 방향으로 일정한 간격을 갖는 다수의 상부금속 배선라인(104)을 형성한다.Subsequently, a plurality of upper
여기서, 하부금속 배선라인(101)의 힐록(103) 발생으로 상부금속 배선라인(104)과 불량이 발생한다.Here, the occurrence of the
도 4b에 도시한 바와 같이, 상부금속 배선라인(104)을 제거한다. As shown in FIG. 4B, the upper
상부금속 배선라인(104)을 형성한 후, 패키지 또는 패시베이션 공정을 진행 및 제거 공정은 통상의 방법으로 진행할 수 있다. 즉, 이종 구리 배선라인간의 불량을 확인하기 위한 시료제작을 위하여 금속배선라인의 상부에 존재하는 패키지 또는 패시베이션은 통상의 방식으로 제거한 후, 상부금속 배선라인(104)의 제거를 진행한다. After the upper
상부금속 배선라인(104)은 패키지 또는 패이베이션 제거 후, 도 2와 같은 불량 발생유무가 확인가능하며, 이후 상부금속 배선라인(104)을 제거한다. 이때 상부금속 배선라인(104)을 제거하는 방법은 습식식각을 사용하거나 연마식각의 방법을 사용할 수가 있다. After the removal of the package or passivation, the upper
도 4c에 도시한 바와 같이, 절연막(102)이 하부금속 배선라인(101) 상부에서 적어도 1000Å 이하가 되도록 식각한다. As shown in FIG. 4C, the
절연막(102)의 식각과 상부금속 배선라인(104)의 제거공정 동시에 진행하거나 별도의 공정을 통해 진행할 수 있다. 즉, 상부금속 배선라인(104) 제거시 식각공정을 계속 진행하여 절연막(102)의 두께를 낮추거나, 상부금속 배선라인(14) 제거 후 별도의 식각공정을 통해 절연막(102)의 높이를 낮출 수 있다.The etching of the
이어서, 하부금속 배선라인(101)이 구리를 사용한 경우, 황산을 이용한 습식 식각처리를 진행한다. Subsequently, when the lower
이때, 구리의 힐록(103)에 의한 상부금속 배선라인(104)에 이상이 발생한 경우라면 절연막(102)의 상부에 공극이 발생하게 된다. 만약 이 공극을 발생시키지 않는다면 절연막(102)과 힐록(103)에 의하여 절연막(102)으로 솟아오른 구리는 그 형태를 구별할 수 없기 때문에 불량을 발견할 수 없다. At this time, if an abnormality occurs in the upper
또한, 절연막(102)의 습식 식각시 황산을 100℃ ~ 350℃로 가열하여 사용할 수도 있다.In addition, sulfuric acid may be heated to 100 ° C. to 350 ° C. during wet etching of the insulating
도 4d에 도시한 바와 같이, 절연막(102)은 황산 용액에 대한 식각특성이 매우 낮으므로 거의 손실이 발생하지 않지만 힐록(103)이 발생한 지역은 구리가 함유되어 있고 구리는 황산에 대한 식각 작용이 일어나기 때문에 절연막(102)내에 공극(105)이 발생하게 된다. As shown in FIG. 4D, since the insulating
도 5a 및 도 5b는 본 발명에 의한 반도체 소자의 금속배선 불량검출을 위한 분석시료 제조방법을 적용한 경우와 적용하지 않는 경우를 각각 나타낸 사진이다.5A and 5B are photographs showing a case of applying and not applying an analytical sample manufacturing method for metal wiring defect detection of a semiconductor device according to the present invention, respectively.
즉, 도 5a는 본 발명의 적용하기 전의 사진이고, 도 5b는 본 발명을 적용한 후의 사진이다.That is, FIG. 5A is a photograph before applying the present invention, and FIG. 5B is a photograph after applying the present invention.
도 5b에 도시한 바와 같이, 본 발명을 적용했을 때 도 5a보다 보다 선명하게 금속배선의 불량을 검출할 수가 있다.As shown in Fig. 5B, when the present invention is applied, the defect of the metal wiring can be detected more clearly than in Fig. 5A.
한편, 본 발명은 반도체 소자의 금속배선 라인에서 불량 분석을 위한 시료 제조 방법에 대하여 설명하고 있으나, 본 발명의 실시예는 금속배선 라인에 한정되지 않고, 구리를 사용하여 배선라인을 형성하는 PCRAM,DRAM, FLASH 모든 메모리소 자에 적용이 가능하다.On the other hand, the present invention has been described a sample manufacturing method for defect analysis in the metal wiring line of the semiconductor device, embodiments of the present invention is not limited to the metal wiring line, PCRAM for forming the wiring line using copper, Applicable to all memory devices such as DRAM and FLASH.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.As such, although the technical idea of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
도 1은 종래기술에 의한 반도체 소자의 금속배선에 발생한 불량을 나타낸 사진,1 is a photograph showing a defect occurred in the metal wiring of the semiconductor device according to the prior art,
도 2는 동종 금속 배선라인간의 불량이 발견한 모습을 나타낸 사진,2 is a photograph showing a state in which a defect is found between the same metal wiring lines;
도 3은 힐록에 의하여 이종 라인간 불량이 발생한 모습을 나타낸 사진,3 is a photograph showing a state in which defects between different lines are generated by Hillock,
도 4a 내지 도 4d는 반도체 소자의 금속배선 불량검출을 위한 분석시료 제조방법을 나타낸 공정 단면도,4A to 4D are cross-sectional views illustrating a method for manufacturing an analytical sample for detecting defects in metallization of semiconductor devices;
도 5a 및 도 5b는 본 발명에 의한 반도체 소자의 금속배선 불량검출을 위한 분석시료 제조방법을 적용한 경우와 적용하지 않는 경우를 각각 나타낸 사진.5A and 5B are photographs showing a case of applying and not applying an analytical sample manufacturing method for metal wiring defect detection of a semiconductor device according to the present invention, respectively.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
101 : 하부금속 배선라인 102 : 절연막101: lower metal wiring line 102: insulating film
103 : 힐록 104 : 상부금속 배선라인103: hillock 104: upper metal wiring line
105 : 공극105: void
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| KR1020090082700A KR20110024628A (en) | 2009-09-02 | 2009-09-02 | Analytical Sample Manufacturing Method for Detecting Metal Wiring in Semiconductor Devices |
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ID=43932428
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| KR1020090082700A KR20110024628A (en) | 2009-09-02 | 2009-09-02 | Analytical Sample Manufacturing Method for Detecting Metal Wiring in Semiconductor Devices |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097596A (en) * | 2015-07-30 | 2015-11-25 | 宁波时代全芯科技有限公司 | Detection method of contact hole of semiconductor apparatus |
| CN108039338A (en) * | 2017-11-24 | 2018-05-15 | 华中科技大学 | A kind of method for eliminating dielectric layer needle pore defect and influencing |
| CN113809048A (en) * | 2021-08-26 | 2021-12-17 | 联芯集成电路制造(厦门)有限公司 | Semiconductor device with a plurality of semiconductor chips |
-
2009
- 2009-09-02 KR KR1020090082700A patent/KR20110024628A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20090902 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |