KR100318436B1 - A method for forming polycide electrode in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조시 워드 라인, 비트 라인 등에 적용되는 폴리사이드(polycide) 전극 형성방법에 관한 것이며, 폴리실리콘 증착 후 실리사이드 증착 전 행해지는 세정에 의해 폴리실리콘과 실리사이드의 계면에 발생하는 이질적 물질층에 의한 불필요한 폴리실리콘의 잔류를 방지할 수 있는 반도체 소자의 폴리사이드 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 폴리사이드 전극 패터닝 공정에서 폴리사이드 식각 후에 이질적 물질층(폴리실리콘 증착 후 세정시 발생한 물질층)을 제거하는 공정을 추가한 것이다. 이때, 폴리실리콘 계열의 박막의 식각 특성이 산화막의 식각 특성과 큰 차이를 보이는 점에 착안하여 이질적 물질층의 제거에 산화막 식각 공정을 도입하였다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a method of forming a polycide electrode applied to a word line, a bit line, etc. in semiconductor device manufacturing. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a polyside electrode of a semiconductor device capable of preventing unnecessary polysilicon remaining due to a heterogeneous material layer generated at an interface of the silicide. The present invention adds a process of removing a heterogeneous material layer (material layer generated during cleaning after polysilicon deposition) after polyside etching in a polyside electrode patterning process. At this time, the etching characteristics of the polysilicon-based thin film has a significant difference from the etching characteristics of the oxide film, the oxide film etching process was introduced to remove the heterogeneous material layer.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조시 워드 라인, 비트 라인 등에 적용되는 폴리사이드(polycide) 전극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of forming a polycide electrode applied to a word line, a bit line, or the like in manufacturing a semiconductor device.
반도체 소자 제조에서 워드 라인, 비트 라인과 같은 전극 특히, 워드 라인(게이트 전극) 형성 공정은 트랜지스터의 특성을 결정하는 중요한 공정으로 특별히 관리되고 있는 공정이라 할 수 있다.In semiconductor device manufacturing, electrodes such as word lines and bit lines, in particular, word line (gate electrode) forming processes are particularly managed as important processes for determining transistor characteristics.
통상적으로, DRAM 등에서 사용하고 있는 게이트 전극은 도핑된 폴리실리콘을 사용하여 구성하였다. 그러나, 반도체 소자의 고집적화, 고속 동작화에 따라 도핑된 폴리실리콘의 높은 비저항에 의한 RC 지연 시간이 문제로 대두되었다.Usually, the gate electrode used in DRAM etc. was comprised using doped polysilicon. However, due to high integration and high speed operation of semiconductor devices, RC delay time due to high resistivity of doped polysilicon has emerged as a problem.
이에 현재 양산 중인 고집적 반도체 소자의 워드 라인이나 비트 라인에 폴리사이드 적층 구조를 적용하고 있다. 폴리사이드라 함은 폴리실리콘과 실리사이드의 적층 구조를 일컫는 것으로, 도핑된 폴리실리콘에 비해 비저항이 낮은 장점이 있다.Accordingly, a polyside stacked structure is applied to word lines and bit lines of high-integrated semiconductor devices, which are in mass production. Polyside refers to a laminated structure of polysilicon and silicide, and has a low specific resistance compared to doped polysilicon.
그러나, 이러한 폴리사이드 구조를 적용함에 있어 이질적인 두 물질층을 사용하는데 따른 공정 상의 어려움들이 나타나고 있다. 이러한 폴리사이드 구조의 전도 라인을 형성함에 있어서 나타나는 어려움 중 하나가 여러 단계의 식각 공정을 거치는데 따른 결합(defect) 유발 문제이다.However, in applying such a polycide structure, process difficulties in using two dissimilar material layers have emerged. One of the difficulties in forming a conductive line of such a polycide structure is a problem of causing defects due to various etching processes.
폴리사이드 워드 라인은 폴리실리콘의 하부층과 실리사이드의 상부층으로 구성되어 있으며, 박막 증착이 두 단계로 진행되고 있다. 통상적으로, 폴리실리콘의 증착 후 실리사이드의 증착 전에는 계면의 활성화를 위하여 세정 공정을 진행하고있다. 이 과정에서 폴리실리콘 계면 위에 비정상적인 잔류물이 남게 되는데, 이러한 잔류물은 워드 라인 패터닝시 폴리사이드 구성 물질과는 다른 성질의 이질층을 형성하게 되고, 이러한 이질층이 결국 폴리실리콘 식각시 식각 장애층으로 작용하는 문제점이 있었다.The polyside word line is composed of a lower layer of polysilicon and an upper layer of silicide, and thin film deposition is performed in two steps. Typically, after the deposition of polysilicon and before the deposition of silicide, a cleaning process is performed to activate the interface. In this process, an abnormal residue remains on the polysilicon interface, which forms a heterogeneous layer having a different property from that of the polycide constituent material during word line patterning, and this heterogeneous layer eventually forms an etch barrier layer during polysilicon etching. There was a problem acting.
첨부된 도면 도 1은 종래기술에 따라 형성된 폴리사이드 워드 라인의 평면 SEM(scanning electron microscope) 사진으로서, 비정상적인 식각 장애층에 의해 'A' 부분과 같이 폴리실리콘이 잔류하는 부분이 발생함을 확인할 수 있다. 미설명 도면 부호 'B'는 폴리실리콘이 정상적으로 식각된 부분을 나타낸 것이다.1 is a planar scanning electron microscope (SEM) photograph of a polyside word line formed according to the prior art, and it can be seen that a portion of polysilicon, such as an 'A' portion, is generated by an abnormal etching barrier layer. have. Reference numeral 'B' indicates a portion in which polysilicon is normally etched.
첨부된 도면 도 2는 종래기술에 따라 형성된 폴리사이드 워드 라인의 단면 SEM(scanning electron microscope) 사진으로서, 비정상적인 식각 장애층(12)이 발생한 상태를 나타내고 있다. 미설명 도면 부호 '10'은 실리콘 기판, '11'은 폴리실리콘막, '13'은 실리사이드막, '14'는 마스크 산화막을 각각 나타낸 것이다.2 is a scanning electron microscope (SEM) photograph of a polyside word line formed according to the related art, and shows a state where an abnormal etching barrier layer 12 is generated. Reference numeral '10' represents a silicon substrate, '11' represents a polysilicon film, '13' represents a silicide film, and '14' represents a mask oxide film.
폴리사이드 워드 라인 형성시 발생하는 비정상적 식각 장애층은 두 단계의 박막 도포 공정이나, 실리사이드 식각 공정 직후에는 잘 관찰되지 않기 때문에 결함의 발견이 용이하지 않으며, 폴리실리콘 식각 후에 비로소 비정상적인 식각 장애층에 의하여 식각 되지 않고 잔류하는 일부 폴리실리콘 박막 때문에 쉽게 관찰할 수 있게 된다. 식각 공정이 진행된 후에 발견되는 이러한 결함은 일단 발생한 연후에는 제거하기가 용이하지 않으며, 그로 인하여 반도체 소자의 여러 가지 특성의 저하 및 제조 수율의 감소 등의 결과로 나타나고 있다.The abnormal etching barrier layer formed during the formation of the polyside word line is not easily observed immediately after the two-layer thin film coating process or the silicide etching process, and it is not easy to detect defects. Some of the polysilicon thin film that remains unetched can be easily observed. Such defects, which are found after the etching process, are not easy to remove after the occurrence of the etching process, resulting in deterioration of various characteristics of the semiconductor device and reduction of manufacturing yield.
이러한 결함 발생을 미연에 방지하기 위한 방법 중 박막 도포시의 세정 공정을 개선하는 방법이 가장 근본적인 해결책이라 할 수 있으나, 수 많은 연구 결과, 세정 공정을 수행하는 경우에는 근본적으로 결함 발생을 방지하기 어렵다는 결론을 얻게 되었다.Among the methods for preventing such defects in advance, the method of improving the cleaning process at the time of applying the thin film may be the most fundamental solution. However, many studies have shown that it is difficult to prevent defects inherently in the cleaning process. I came to the conclusion.
본 발명은 폴리실리콘 증착 후 실리사이드 증착 전 행해지는 세정에 의해 폴리실리콘과 실리사이드의 계면에 발생하는 이질적 물질층에 의한 불필요한 폴리실리콘의 잔류를 방지할 수 있는 반도체 소자의 폴리사이드 전극 형성방법을 제공하는데 그 목적이 있다.The present invention provides a method for forming a polyside electrode of a semiconductor device capable of preventing the remaining of unnecessary polysilicon due to the heterogeneous material layer generated at the interface between the polysilicon and the silicide by cleaning performed after the deposition of the polysilicon and before the silicide deposition. The purpose is.
도 1은 종래기술에 따라 형성된 폴리사이드 워드 라인의 평면 SEM(scanning electron microscope) 사진.1 is a planar scanning electron microscope (SEM) photograph of a polyside word line formed according to the prior art.
도 2는 종래기술에 따라 형성된 폴리사이드 워드 라인의 단면 SEM(scanning electron microscope) 사진.2 is a scanning electron microscope (SEM) photograph of a cross-section of a polyside word line formed according to the prior art.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 폴리사이드 워드 라인 형성 공정도.3A-3D are process diagrams for forming polyside word lines in accordance with one embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
30 : 실리콘 기판 31 : 게이트 산화막30 silicon substrate 31 gate oxide film
32 : 폴리실리콘막 33 : 실리사이드막32 polysilicon film 33 silicide film
34 : 마스크 산화막 35 : 포토레지스트 패턴34 mask oxide film 35 photoresist pattern
상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 반도체 소자의 폴리사이드 전극 형성방법은, 소정의 하부층이 형성된 반도체 기판 상에 폴리실리콘막을 형성하는 제1 단계; 상기 폴리실리콘막의 표면을 세정하는 제2 단계; 상기 폴리실리콘막 상에 실리사이드막을 형성하는 제3 단계; 상기 실리사이드막을 선택 식각하는 제4 단계; 산화막 식각 공정을 수행하여 상기 제2 단계에서 폴리실리콘막 상에 형성된 이질적 물질층을 제거하는 제5 단계; 및 상기 폴리실리콘막을 선택 식각하는 제5 단계를 포함하여 이루어진다.Technical Solution A method for forming a polyside electrode of a semiconductor device according to the present invention for solving the above technical problem includes a first step of forming a polysilicon film on a semiconductor substrate on which a predetermined lower layer is formed; A second step of cleaning the surface of the polysilicon film; Forming a silicide film on the polysilicon film; A fourth step of selectively etching the silicide layer; A fifth step of removing the heterogeneous material layer formed on the polysilicon film in the second step by performing an oxide film etching process; And a fifth step of selectively etching the polysilicon film.
즉, 본 발명은 폴리사이드 전극 패터닝 공정에서 폴리사이드 식각 후에 이질적 물질층(폴리실리콘 증착 후 세정시 발생한 물질층)을 제거하는 공정을 추가한 것이다. 이때, 폴리실리콘 계열의 박막의 식각 특성이 산화막의 식각 특성과 큰 차이를 보이는 점에 착안하여 이질적 물질층의 제거에 산화막 식각 공정을 도입하였다.That is, the present invention adds a process of removing a heterogeneous material layer (material layer generated during cleaning after polysilicon deposition) after polyside etching in a polyside electrode patterning process. At this time, the etching characteristics of the polysilicon-based thin film has a significant difference from the etching characteristics of the oxide film, the oxide film etching process was introduced to remove the heterogeneous material layer.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 폴리사이드 워드 라인 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.3A to 3D illustrate a polyside word line forming process according to an embodiment of the present invention, which will be described below with reference to the drawings.
본 실시예에 따른 공정은, 우선 도 1a에 도시된 바와 같이 필드 산화막(도시되지 않음)이 형성된 실리콘 기판(30) 상에 게이트 산화막(31)을 성장시키고, 그 상부에 도핑된 폴리실리콘막(32)을 증착한다. 이어서, 후속 실리사이드막과의 계면의 활성화를 위하여 세정 공정을 진행하는데, 이때 폴리실리콘막(32) 상에 이질적 물질층(C)이 형성된다. 계속하여, 폴리실리콘막(32) 상에 실리사이드막(33) 및 마스크 산화막(34)를 차례로 증착하고, 그 상부에 워드 라인 형성을 위한 포토레지스트 패턴(35)을 형성한다. 또한, 마스크 산화막(34)은 1000Å 이상의 충분한 두께로 증착한다.In the process according to this embodiment, first, as shown in FIG. 1A, a gate oxide film 31 is grown on a silicon substrate 30 on which a field oxide film (not shown) is formed, and a polysilicon film doped thereon is formed. 32). Subsequently, a cleaning process is performed to activate an interface with a subsequent silicide film, wherein a heterogeneous material layer C is formed on the polysilicon film 32. Subsequently, the silicide film 33 and the mask oxide film 34 are sequentially deposited on the polysilicon film 32, and a photoresist pattern 35 for word line formation is formed thereon. In addition, the mask oxide film 34 is deposited to a sufficient thickness of 1000 mW or more.
다음으로, 도 3b에 도시된 바와 같이 포토레지스트 패턴(35)을 식각 마스크로 사용하여 마스크 산화막(34)를 패터닝하고, 포토레지스트 패턴(35)를 제거한 다음, 마스크 산화막(34)을 식각 마스크로 사용하여 자연산화막(도시되지 않음)과 실리사이드막(33)을 건식 식각한다. 이때, 건식 식각시 과도 식각율을 10%∼30% 정도로 높여 과도 식각을 진행하는 것이 바람직하며, 이러한 과도 식각 후에도 폴리실리콘막(32) 상에 이질적 물질층(C)이 잔류하게 된다.Next, as shown in FIG. 3B, the mask oxide layer 34 is patterned using the photoresist pattern 35 as an etching mask, the photoresist pattern 35 is removed, and the mask oxide layer 34 is then used as an etching mask. Dry etching of the native oxide film (not shown) and the silicide film 33 by use. In this case, it is preferable to proceed with excessive etching by increasing the transient etching rate to about 10% to 30% during dry etching, and the heterogeneous material layer C remains on the polysilicon layer 32 even after such excessive etching.
계속하여, 도 3c에 도시된 바와 같이 산화막 식각 공정을 진행하되, 압력을 5mT∼9mT로 설정하고, 전력을 300W∼500W로 설정하여 C2F6가스를 사용한 건식 식각을 진행하여 노출된 이질적 물질층(C)을 제거한다. 이때, 마스크 산화막(34)의 일부가 식각되지만 크게 우려할 정도는 아니며, 경우에 따라서는 산화막의 습식 식각을 진행할 수도 있다.Subsequently, as shown in FIG. 3C, the oxide etching process is performed, but the pressure is set to 5 mT to 9 mT, the power is set to 300 W to 500 W, and dry etching using C 2 F 6 gas is performed to expose the heterogeneous material. Remove layer (C). At this time, although a part of the mask oxide film 34 is etched, it is not much to worry about. In some cases, wet etching of the oxide film may be performed.
이어서, 도 3c에 도시된 바와 같이 마스크 산화막(34)을 식각 마스크로 사용하여 통상의 폴리실리콘 건식 식각을 진행하여 폴리실리콘막(33)을 패터닝한다.Next, as shown in FIG. 3C, the polysilicon layer 33 is patterned by performing normal polysilicon dry etching using the mask oxide layer 34 as an etching mask.
이상과 같은 공정을 실시하는 경우, 폴리실리콘막(33) 패터닝 후 검사한 결과 90% 이상의 결함이 제거될 수 있었다. 이질적 물질층(C)을 제거하기 위하여 산화막 식각 공정을 도입한 것은 이질적 물질층(C)이 산화막임을 의미하는 것은 아니며, 폴리실리콘 계열의 박막의 식각 특성이 산화막의 식각 특성과 큰 차이를 보이는 점에 착안한 것이다. 또한, 실리사이드막(33) 식각시 과도 식각 타겟을 종전의 10% 정도에서 30%까지 증가시키는 것은 과도 식각시 이질적 물질층(C)이 조금이나마 더 제거되도록 하기 위함이며, 그 제거 정도가 결함의 10%∼20% 정도이므로 경우에 따라서는 종전과 같이 10%의 과도 식각을 진행하여도 무방할 것이다.In the case of performing the above-described process, 90% or more of defects could be removed as a result of inspection after patterning of the polysilicon film 33. The introduction of the oxide film etching process to remove the heterogeneous material layer (C) does not mean that the heterogeneous material layer (C) is an oxide film, and that the etching characteristics of the polysilicon based thin film are significantly different from those of the oxide film. I was focused on. In addition, when the silicide layer 33 is etched, the excessive etching target is increased from about 10% to 30% in order to remove the heterogeneous material layer (C) a little more during the excessive etching, and the degree of removal is due to defects. Since it is about 10% to 20%, in some cases, 10% excessive etching may be performed as before.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 폴리사이드 구조의 워드 라인 형성시를 일례로 들어 설명하였으나, 본 발명은 비트 라인과 같은 다른 전극을 폴리사이드 구조로 형성하는 모든 경우에 적용될 수 있다.For example, in the above-described embodiment, the word line formation of the polyside structure has been described as an example, but the present invention can be applied to all cases in which other electrodes such as bit lines are formed in the polyside structure.
전술한 본 발명은 폴리사이드 전극 박막 증착 과정에서 폴리실리콘과 실리사이드의 계면에 발생하는 비정상 식각 장애층을 제거하는 공정을 추가함으로써 전극 형성 후 결함 발생율을 낮출 수 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 향상시키는 효과가 있다.The present invention described above can reduce the defect occurrence rate after the formation of the electrode by adding a process for removing the abnormal etching barrier layer occurring at the interface between the polysilicon and the silicide during the polyside electrode thin film deposition process, and thus the reliability and yield of the semiconductor device Has the effect of improving.
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