KR20110024515A - 반도체 메모리 장치 및 그 구동방법 - Google Patents

반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

데이터 쓰기속도가 향상된 반도체 메모리 장치 및 그 구동방법이 개시된다. 이를 위한 반도체 메모리 장치는 풀업 전원라인 및 풀다운 전원라인을 통해서 구동전원을 제공받아 라이트 모드(Write Mode)에서 비트라인쌍으로 전달된 쓰기 데이터를 감지하여 증폭하기 위한 비트라인 감지증폭부; 및 상기 풀업 전원라인 및 상기 풀다운 전원라인에 풀업 전압 및 풀다운 전압을 공급하되, 상기 라이트 모드(Write Mode)의 초기 일정구간동안 액티브 모드(Active Mode)에서 공급되는 풀다운 전압보다 더 높은 전압레벨의 풀다운 전압을 공급하는 비트라인 감지증폭 전원공급부를 구비한다.
비트라인, 데이터 쓰기, 반도체 메모리 장치, 비트라인 감지증폭, 증폭시간

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND ITS DRIVING METHOD}
본 발명은 반도체 설계기술에 관한 것으로서, 데이터 쓰기를 제어하는 기술에 관한 것이다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 1을 참조하면 종래기술의 반도체 메모리 장치는, 비트라인 감지증폭부(11)와, 비트라인 감지증폭 전원공급부(12)와, 메모리 셀(13) 등으로 구성된다.
비트라인 감지증폭부(11)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 구동전원을 제공받아 라이트 모드(Write Mode)에서 비트라인쌍(BL·BLB)으로 전달된 쓰기 데이터를 감지하여 증폭한다.
또한, 비트라인 감지증폭 전원공급부(12)는 액티브 모드(Active Mode) 및 라이트 모드(Write Mode)에서 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)에 풀업 전압(VDD·VCORE) 및 풀다운 전압(VSS)을 공급한다. 이때, 메모리 셀(13)은 비트라인 감지증폭부(11)에서 증폭된 데이터를 저장하게 된다.
한편, 액티브 모드(Active Mode)에서 워드라인(WL)이 활성화 되고, 비트라인 감지증폭부(11)의 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)에 풀업 전압(VCORE) 및 풀다운 전압(VSS)이 공급되면, 비트라인 감지증폭부(11)는 비트라인쌍(BL·BLB)의 데이터를 감지하여 증폭하게 된다.
이후에, 라이트 모드(Write Mode)에서 로컬 전송라인쌍(LIO·LIOB)을 통해서 비트라인쌍(BL·BLB)에 쓰기 데이터가 전달되면, 비트라인 감지증폭부(11)는 전달된 쓰기 데이터 값에 따라 비트라인쌍(BL·BLB)을 다시 증폭하게 된다. 이때, 비트라인쌍(BL·BLB)과 로컬 전송라인쌍(LIO·LIOB)의 데이터가 상반될 경우 정비트라인(BL) 및 부비트라인(BLB)은 비트라인 감지증폭부(11)에 의해서 전달된 쓰기 데이터의 레벨에 맞도록 다시 증폭된다. 예를 들어 정비트라인(BL)이 하이레벨, 부비트라인(BLB)이 로우레벨 일 때, 로컬 전송라인쌍(LIO·LIOB)을 통해서 상반된 데이터가 전달되면, 정비트라인(BL)은 로우레벨, 부비트라인(BLB)은 하이레벨로 증폭된다. 한편, 쓰기 데이터가 전달되기 전 부비트라인(BLB)은 로우레벨(VSS)이므로, 쓰기 데이터가 전달되어 하이레벨(VCORE)로 증폭되는 시간이 오래 걸리게 된다. 즉 부비트라인(BLB)이 풀다운 전압(VSS)에서 풀업 전압(VCORE)으로 증폭되는 시간 - 풀다운 전압(VSS)과 풀업 전압(VCORE)의 전압차이에 비례함 - 이 많이 소요되므로, 데이터 전달용 NMOS 트랜지스터(MN21,MN22)의 턴온(TURN ON) 시간이 짧거나, 비트라인쌍(BL·BLB) 등의 저항값이 크거나, 워드라인(WL) 활성화 시간 등이 짧을 경우 부비트라인(BLB)이 풀업 전압(VCORE) 레벨까지 충분히 증폭되지 못하며, 이러한 원인으로 메모리 셀(13)에 충분히 증폭된 데이터가 저장되지 못하는 문제가 발생할 수 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 데이터 쓰기속도가 향상된 반도체 메모리 장치 및 그 구동방법을 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 풀업 전원라인 및 풀다운 전원라인을 통해서 구동전원을 제공받아 라이트 모드(Write Mode)에서 비트라인쌍으로 전달된 쓰기 데이터를 감지하여 증폭하기 위한 비트라인 감지증폭부; 및 상기 풀업 전원라인 및 상기 풀다운 전원라인에 풀업 전압 및 풀다운 전압을 공급하되, 상기 라이트 모드(Write Mode)의 초기 일정구간동안 액티브 모드(Active Mode)에서 공급되는 풀다운 전압보다 더 높은 전압레벨의 풀다운 전압을 공급하는 비트라인 감지증폭 전원공급부를 구비하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 비트라인쌍으로 전달된 데이터를 감지하여 증폭하기 위한 비트라인 감지증폭부의 풀업 전원라인 및 풀다운 전원라인으로 풀업 전압 및 제1 풀다운 전압 - 접지전압보다 예정된 만큼 높은 전압임 - 을 공급하는 단계; 상기 비트라인쌍으로 쓰기 데이터를 전달하는 단계; 및 상기 비트라인 감지증폭부의 풀업 전원라인 및 풀다운 전원라인으로 상기 풀업 전압 및 제2 풀다 운 전압 - 상기 제1 풀다운 전압보다 더 낮은 전압임 - 을 공급하는 단계를 포함하는 반도체 메모리 장치의 구동방법이 제공된다.
본 발명에 따른 반도체 메모리 장치는 비트라인쌍으로 전송된 쓰기 데이터의 증폭속도를 빠르게 할 수 있다. 따라서 쓰기 동작 수행시간이 짧아지므로 반도체 메모리 장치의 쓰기 성능이 향상된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 한편, 데이터 신호의 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하여 단일 비 트(Single Bit) 또는 멀티 비트(Multi Bit) 형태로 표기할 수 있다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2를 참조하면 반도체 메모리 장치는, 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 구동전원을 제공받아 라이트 모드(Write Mode)에서 비트라인쌍(BL·BLB)으로 전달된 쓰기 데이터를 감지하여 증폭하기 위한 비트라인 감지증폭부(21)와, 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)에 풀업 전압 및 풀다운 전압을 공급하되, 라이트 모드(Write Mode)의 초기 일정구간동안 액티브 모드(Active Mode)에서 공급되는 풀다운 전압(VSS)보다 더 높은 전압레벨의 풀다운 전압(VBLP)을 공급하는 비트라인 감지증폭 전원공급부(22)를 구비한다.
쓰기 데이터는 로컬 전송라인쌍(LIO·LIOB)을 통해서 전송되고, 데이터 전달용 NMOS 트랜지스터(MN21,MN22)가 턴온(TURN ON) 되면, 비트라인쌍(BL·BLB)으로 전달된다. 전달된 쓰기 데이터는 비트라인 감지증폭부(21)에서 증폭되면서 메모리 셀(23)의 셀 캐패시터(C)에 저장된다. 참고적으로 액티브 모드(Active Mode)에서 워드라인(WL)이 활성화된 이후에 라이트 모드(Write Mode)에서 쓰기 데이터가 비트라인쌍(BL·BLB)으로 전달된다.
라이트 모드(Write Mode)의 초기 일정구간동안 비트라인 감지증폭부(21)의 풀다운 전원라인(SB)에 제2 풀다운 전압(VBLP)이 공급되고 그 이후에 제1 풀다운 전압(VSS) - 제2 풀다운 전압(VBLP)보다 더 낮은 전압레벨임 - 이 공급된다. 본 실시예에서 제2 풀다운 전압(VBLP)은 풀업 전압(VCORE) 및 제1 풀다운 전압(VSS)의 중간레벨로 결정된다. 즉, 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)의 프리차지전압 레벨로 결정된다. 라이트 모드(Write Mode)의 초기 일정구간동안 로컬 전송라인쌍(LIO·LIOB)의 쓰기 데이터가 비트라인쌍(BL·BLB)으로 전달되기 시작한다. 이때, 비트라인쌍(BL·BLB)과 로컬 전송라인쌍(LIO·LIOB)의 데이터가 상반될 경우 정비트라인(BL) 및 부비트라인(BLB)은 비트라인 감지증폭부(21)에 의해서 전달된 쓰기 데이터의 레벨에 맞도록 다시 증폭된다. 예를 들어 정비트라인(BL)이 하이레벨, 부비트라인(BLB)이 로우레벨 일 때, 로컬 전송라인쌍(LIO·LIOB)을 통해서 상반된 데이터가 전달되면, 정비트라인(BL)은 로우레벨, 부비트라인(BLB)은 하이레벨로 증폭된다. 한편, 쓰기 데이터가 전달되기 전 부비트라인(BLB)은 제2 풀다운 전압(VBLP)레벨을 가지므로, 쓰기 데이터가 전달되어 하이레벨(VCORE)로 증폭되는 시간이 매우 짧아진다. 참고적으로 예정된 시간 이후에 풀다운 전원라인(SB)에 제1 풀다운 전압(VSS)이 공급되므로, 비트라인쌍(BL·BLB)은 풀업 전압(VCORE) 및 제1 풀다운 전압(VSS)으로 증폭된다.
또한, 라이트 모드(Write Mode)의 초기 일정구간동안 비트라인 감지증폭부(21)의 풀업 전원라인(RTO)에 오버 드라이빙 전압(VDD)이 공급된다. 오버 드라이빙 전압(VDD)은 비트라인 감지증폭부(21)가 비트라인쌍의 하이레벨의 데이터를 빠르게 증폭시킬 수 있도록 한다. 참고적으로 오버 드라이빙 전압(VDD)은 풀업 전 압(VCORE)보다 더 높은 레벨로 공급되는 것이 바람직하다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
비트라인 감지증폭 전원공급부(22)는 제1 풀업 제어신호(SAP1)의 활성화 구간동안 제1 풀업 전압(VDD) - 오버 드라이빙 전압임 - 을 풀업 전원라인(RTO)으로 공급하기 위한 제1 풀업 전압구동부(MN1)와, 제1 풀업 제어신호(SAP1)의 활성화 구간이후에 활성화 되는 제2 풀업 제어신호(SAP2)의 활성화 구간동안 제2 풀업 전압(VCORE) - 제1 풀업 전압(VDD)보다 낮은 전압임 - 을 풀업 전원라인(RTO)으로 공급하기 위한 제2 풀업 전압구동부(MN2)와, 라이트 커맨드(Write Command) 및 풀다운 제어신호(SAN)에 응답하여 제1 풀다운 전압(VBLP) 또는 제2 풀다운 전압(VBLP) - 제1 풀다운 전압(VSS)보다 더 높은 전압임 - 을 풀다운 전원라인(SB)으로 선택적으로 공급하기 위한 풀다운 전압구동부(22_1)를 구비한다. 또한, 참고적으로 본 실시예와 같이 비트라인 감지증폭 전원공급부(22)는 풀업 전원라인(RTO)과 풀다운 전원라인(SB)을 프리차지하기 위한 프리차지부(22_2)를 더 포함하여 구성될 수도 있다. 풀다운 제어신호(SAN)가 활성화, 라이트 커맨드(/WRITE_CMD)는 비활성화 되었을 때 - 액티브 모드(Active Mode) 등에서 비활성화 됨 - 제1 풀다운 NMOS 트랜지스터(MN3) 및 제2 풀다운 NMOS 트랜지스터(MN4)가 턴온(TURN ON)되고, 제3 풀다운 NMOS 트랜지스터(MN1)는 턴오프(TURN OFF)되므로 풀다운 전원라인(SB)으로 제1 풀다운 전압(VSS)이 공급된다. 또한, 라이트 커맨드(/WRITE_CMD)가 로우레벨로 활성 화 되었을 때 - 라이트 모드(Write Mode) 등에서 일정시간 활성화됨 - 제3 풀다운 NMOS 트랜지스터(MN1)가 턴온(TURN ON)되고, 제1 풀다운 NMOS 트랜지스터(MN3)는 턴오프(TURN OFF)되므로 풀다운 전원라인(SB)으로 제2 풀다운 전압(VBLP)이 공급된다.
한편, 비트라인 감지증폭부(21)는 크로스커플 래치 타입(Cross Couple Latch Type)의 회로로 구성된다. 따라서 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 구동전원을 이용하여 비트라인쌍(BL·BLB)의 데이터를 증폭한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 3을 참조하면 반도체 메모리 장치는, 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 구동전원을 제공받아 라이트 모드(Write Mode)에서 비트라인쌍(BL·BLB)으로 전달된 쓰기 데이터를 감지하여 증폭하기 위한 비트라인 감지증폭부(31)와, 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)에 풀업 전압 및 풀다운 전압을 공급하되, 라이트 모드(Write Mode)의 초기 일정구간동안 액티브 모드(Active Mode)에서 공급되는 풀다운 전압(VSS)보다 더 높은 전압레벨의 풀다운 전압(VBLP)을 공급하는 비트라인 감지증폭 전원공급부(32)를 구비한다.
참고적으로, 도 3의 제2 실시예에 따른 반도체 메모리 장치는 도 2의 제1 실시예에 따른 반도체 메모리 장치와 기본적인 내부동작은 동일하므로, 이미 상세히 기술되어 중복된 설명은 생략하며 특징적인 구성 및 내부동작만을 기술한다.
비트라인 감지증폭 전원공급부(32)의 풀다운 전압구동부(32_1)는 제어부를 통해서 제1 풀다운 NMOS 트랜지스터(MN3)를 제어하게 된다. 즉, 라이트 커맨드(/WRITE_CMD)가 비활성화 되었을 때 - 액티브 모드(Active Mode) 등에서 비활성화 됨 - 제1 풀다운 NMOS 트랜지스터(MN3)가 턴온(TURN ON)되고, 제2 풀다운 NMOS 트랜지스터(MN1)는 턴오프(TURN OFF)되므로 풀다운 전원라인(SB)으로 제1 풀다운 전압(VSS)이 공급된다. 또한, 라이트 커맨드(/WRITE_CMD)가 로우레벨로 활성화 되었을 때 - 라이트 모드(Write Mode) 등에서 일정시간 활성화됨 - 제2 풀다운 NMOS 트랜지스터(MN1)가 턴온(TURN ON)되고, 제1 풀다운 NMOS 트랜지스터(MN3)는 턴오프(TURN OFF)되므로 풀다운 전원라인(SB)으로 제2 풀다운 전압(VBLP)이 공급된다.
상술한 바와 같이 반도체 메모리 장치는 비트라인쌍으로 전달된 데이터를 감지하여 증폭하기 위한 비트라인 감지증폭부의 풀업 전원라인 및 풀다운 전원라인으로 풀업 전압 및 제2 풀다운 전압 - 접지전압(0V)보다 예정된 만큼 높은 전압임 - 을 공급하는 단계와, 비트라인쌍으로 쓰기 데이터를 전달하는 단계와, 비트라인 감지증폭부의 풀업 전원라인 및 풀다운 전원라인으로 풀업 전압 및 제1 풀다운 전압 - 제2 풀다운 전압보다 더 낮은 전압임 - 을 공급하는 단계를 통해서 구동된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성도이다.
*도면의 주요 부분에 대한 부호의 설명
21, 31 : 비트라인 감지증폭부
22, 32 : 비트라인 감지증폭 전원공급부
22_1, 32_1 : 풀다운 전압구동부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (6)

  1. 풀업 전원라인 및 풀다운 전원라인을 통해서 구동전원을 제공받아 라이트 모드(Write Mode)에서 비트라인쌍으로 전달된 쓰기 데이터를 감지하여 증폭하기 위한 비트라인 감지증폭부; 및
    상기 풀업 전원라인 및 상기 풀다운 전원라인에 풀업 전압 및 풀다운 전압을 공급하되, 상기 라이트 모드(Write Mode)의 초기 일정구간동안 액티브 모드(Active Mode)에서 공급되는 풀다운 전압보다 더 높은 전압레벨의 풀다운 전압을 공급하는 비트라인 감지증폭 전원공급부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 비트라인 감지증폭부에서 증폭된 데이터를 저장하기 위한 메모리 셀을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 비트라인 감지증폭 전원공급부는 상기 라이트 모드(Write Mode)의 초기 일정구간동안 상기 풀업 전원라인으로 오버 드라이빙 전압을 공급하는 것을 특징으 로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 비트라인 감지증폭 전원공급부는,
    제1 풀업 제어신호의 활성화 구간동안 제1 풀업 전압을 상기 풀업 전원라인으로 공급하기 위한 제1 풀업 전압구동부;
    상기 제1 풀업 제어신호의 활성화 구간이후에 활성화 되는 제2 풀업 제어신호의 활성화 구간동안 제2 풀업 전압 - 상기 제1 풀업 전압보다 낮은 전압임 - 을 상기 풀업 전원라인으로 공급하기 위한 제2 풀업 전압구동부; 및
    라이트 커맨드(Write Command) 및 풀다운 제어신호에 응답하여 제1 풀다운 전압 또는 제2 풀다운 전압 - 상기 제1 풀다운 전압보다 더 높은 전압임 - 을 상기 풀다운 전원라인으로 선택적으로 공급하기 위한 풀다운 전압구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 비트라인 감지증폭 전원공급부는,
    상기 풀업 전원라인과 상기 풀다운 전원라인을 프리차지하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 비트라인쌍으로 전달된 데이터를 감지하여 증폭하기 위한 비트라인 감지증폭부의 풀업 전원라인 및 풀다운 전원라인으로 풀업 전압 및 제2 풀다운 전압 - 접지전압보다 예정된 만큼 높은 전압임 - 을 공급하는 단계;
    상기 비트라인쌍으로 쓰기 데이터를 전달하는 단계; 및
    상기 비트라인 감지증폭부의 풀업 전원라인 및 풀다운 전원라인으로 상기 풀업 전압 및 제1 풀다운 전압 - 상기 제2 풀다운 전압보다 더 낮은 전압임 - 을 공급하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
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