KR20110015425A - 상이한 유형의 표면을 포함하는 기판 및 이와 같은 기판을 얻기 위한 방법 - Google Patents

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Abstract

바람직한 실시예에서, 본 발명은 보다 큰 밀도에서 10nm 보다 큰 사이즈의 결정 결함 밀도를 갖는 지지, 상기 지지의 전면의 제 1 영역 상에 배치되는 절연층, 상기 절연층 상에 배치되며 노출면을 갖는 표면층, 및 상기 지지의 상기 전면의 적어도 제 2 영역상에 배치되는 추가 층을 포함하는 기판을 제공한다. 상기 추가 층은 상기 제 2 영역 상의 노출 면을 갖는다. 바람직하게는, 상기 기판은 적어도 상기 지지의 상기 전면의 상기 제 1 영역 상기 지지와 상기 절연층 사이에 배치되는 에피택셜 (epitaxial) 층을 더 포함한다. 바람직한 실시예에서, 본 발명은 지지, 상기 지지의 전면에 배치되는 이어지는 (continuous) 절연층 및 상기 절연층 상에 배치되는 표면층을 포함하는 기판을 제공하는 단계, 상기 표면 층의 제 1 영역 상에 마스킹 층을 형성하는 단계, 상기 표면 층 및 상기 마스킹 층에 의해 커버되지 않는 제 2 영역의 절연층을 제거하는 단계, 상기 제 2 영역에 추가 층을 형성하는 단계, 및 상기 추가 층을 평탄화하는 단계를 포함하는, 반도체 구조의 제조 방법을 제공한다.

Description

상이한 유형의 표면을 포함하는 기판 및 이와 같은 기판을 얻기 위한 방법{Substrate comprising different types of surfaces and method for obtaining such substrates}
본원은 반도체 제조를 위한 기판, 특히 만족스러운 결정 품질을 가지며, 벌크 (bulk) 영역 및 SOI (Silicon On Insulator: 실리콘 온 인슐레이터)를 포함하는 패터닝된 기판에 대한 것이다.
초소형 전자 장치는 보통 벌크 반도체 기판 또는 SOI 기판 (Silicon On Insulator: 실리콘 온 인슐레이터) 상에 제조된다. 벌크 영역 및 SOI 영역을 포함하는 혼합형 기판의 사용도 제안되어 왔다. 예컨대, 미국 특허 6,955,971를 보라. 이와 같은 패터닝된 기판의 제조는 보통 어려운데, 왜냐하면 이것이 벌크 영역 후에 매립 산화물 (buried oxide)의 국지적 영역의 형성을 요하기 때문이다. 웨이퍼 본딩 방법의 경우, 이와 같은 국지적 산화물 영역은 상부 웨이퍼 또는 하부 웨이퍼 상에 형성될 수 있으며, 소위 "디싱 (dishing)" 문제를 발생시킬 수 있다. SIMOX 유형 방법 (Separation by Implanted Oxygen: 주입 산소에 의한 분리)의 경우에는, 이와 같은 국지적 산화물 영역이 보통 원 (original) 웨이퍼 상에 형성되지만, 실리콘 산화물 대 실리콘 간의 상이한 열 팽창이 스트레스 등을 야기한다.
본 발명은 만족스러운 결정 품질을 가지며, 벌크 영역 및 SOI 영역을 포함하는 패터닝된 기판의 제조 방법을 제공한다. 본 발명은 제공된 방법에 의해 제조되는 기판도 제공한다.
본 발명의 지지의 전면의 제 1 영역 상에 배치되는 절연층, 상기 절연층 상에 배치되며 노출면을 갖는 표면층, 및 상기 지지의 상기 전면의 적어도 제 2 영역상에 배치되는 추가 층을 포함한다. 상기 추가 층은 상기 제 2 영역 상의 노출 면을 갖는다.
바람직한 실시예에서, 본 발명은 103 /cm3 또는 105 /cm3, 보다 큰 밀도에서 10nm 보다 큰 사이즈의 결정 결함을 갖는 지지, 상기 지지의 전면의 제 1 영역 상에 배치되는 절연층, 상기 절연층 상에 배치되며 노출면을 갖는 표면층, 및 상기 지지의 상기 전면의 적어도 제 2 영역상에 배치되는 추가 층을 포함하는 기판을 제공한다. 상기 추가 층은 상기 제 2 영역 상의 노출 면을 갖는다. 바람직하게는, 상기 기판은 적어도 상기 지지의 상기 전면의 상기 제 1 영역 상기 지지와 상기 절연층 사이에 배치되는 에피택셜 (epitaxial) 층을 더 포함한다.
바람직한 실시예에서, 본 발명은 지지, 상기 지지의 전면에 배치되는 이어지는 (continuous) 절연층 및 상기 절연층 상에 배치되는 표면층을 포함하는 기판을 제공하는 단계, 상기 표면 층의 제 1 영역 상에 마스킹 층을 형성하는 단계, 상기 표면 층 및 상기 마스킹 층에 의해 커버되지 않는 제 2 영역의 절연층을 제거하는 단계, 상기 제 2 영역에 추가 층을 형성하는 단계, 및 상기 추가 층을 평탄화하는 단계를 포함하는, 반도체 구조의 제조 방법을 제공한다.
본 발명의 다른 특징 및 장점들이 하기의 상세할 설명 및 추가 도면에 의해 명백해질 것인데, 여기서 :
도 1은 본 발명의 방법 및 기판의 실시예들을 도시하고;
도 2는 본 발명의 방법 및 기판의 추가 실시예들을 도시하며;
도 3은 본 발명의 방법 및 기판의 추가 실시예들을 도시하고;
도 4는 본 발명의 방법 및 기판의 추가 실시예들을 도시하며;
도 5는 본 발명의 방법 및 기판의 추가 실시예들을 도시하고;
도 6은 본 발명의 방법 및 기판의 추가 실시예들을 도시하며;
도 7은 본 발명의 방법 및 기판의 추가 실시예들을 도시하고;
도 8은 본 발명의 방법 및 기판의 추가 실시예들을 도시하며;
도 9는 본 발명의 방법 및 기판의 추가 실시예들을 도시하고;
도 10은 전자 장치 형성을 포함하는 본 발명의 실시예들을 도시하며 ;
도 11은 전자 장치 형성을 포함하는 본 발명의 추가 실시예들을 도시하고;
도 12는 전자 장치 형성을 포함하는 본 발명의 추가 실시예들을 도시하며;
도 13은 전자 장치 형성을 포함하는 본 발명의 추가 실시예들을 도시하고;
도 14는 전자 장치 형성을 포함하는 본 발명의 추가 실시예들을 도시하며;
도15는 전자 장치 형성을 포함하는 본 발명의 다른 실시예들을 도시한다.
본 명세서에 기술된 바람직한 실시예 및 특정 예들은 본 발명의 범위의 예로서 이해되어야 하며, 본 발명을 제한하는 것으로 이해되어서는 안된다. 본 발명의 범위는 청구항을 참고하여 결정되어야 한다.
도 1 내지 3은 본 발명의 기판 및 방법의 바람직한 실시예를 도시한다. 도 1 은 지지 (1), 계속해서 상기 지지 (1)의 전면에 배치되는 절연층 (2) 및 상기 절연층 (2) 상에 배치되는 표면층 (3)을 포함하여, 예컨대 SOI 기판 (실리콘 온 인슐레이터)을 형성한다. 도 2는 마스킹 층 (7)이 표면층 (3)의 제 1 영역 (4)에 형성되는 것을 도시한다. 마스킹 층 (7)에 의해 커버되지 않는 제 2 영역 (5)에서 표면층 (3) 및 절연층 (2)을 제거한 후, 추가 층 (6)은 제 2 영역 (5)에 형성될 수 있는데, 바람직하게는 에피택시에 의해 형성된다. 도 3은 추가 층 (6) 이 평탄화, (planarized), 예컨대 화살표 (8)로 도시된 것처럼 마스킹 층 (7)의 레벨로 낮아진 것을 도시한다. 이 평탄화는 연마, 예컨대 화학 기계 연마 (CMP)에 의해 수행될 수 있다.
도 4는 마스킹 층 (7)을 최종적으로 제거한 이후의 상기 방법에 의해 얻어지는 기판의 실시예들을 도시한다. 얻어지는 기판은 지지 (1), 상기 지지 (1)의 전면의 제 1 영역 (4) 상에 배치되는 절연층 (2) 및 절연층 (2) 상에 배치되는 표면층 (3)을 포함한다. 추가 층 (6) 이 적어도 지지 (1)의 전면의 제 2 영역 (5) 상에 배치되며 제 2 영역 (5) 상에 표면 (15)을 노출했다. 추가 층 (6)의 노출 표면 (15)이 마스킹 층 (7)의 상부 레벨로 다운되도록 평탄화 되었기 때문에, 이 노출면은 마스킹 층 (7) 제거 후의 노출면 (16)과 동일 면일 필요가 없을 것이다.
지지 (1) 및 표면층 (3)은 상이한 반도체 물질 또는 상이한 결정 오리엔테이션을 갖는 동일한 반도체 물질을 포함할 수 있거나 또는 양자 모두를 포함할 수 있다. 전자 장치가 그 후, 상이한 물질에 형성될 수 있다. 지지 (1) 및 표면층 (3)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 InP, GaN, 또는 GaAs와 같은 III-V-형 반도체 물질을 포함하는 것이 바람직하며, 선택적으로 변형된 상태 (strained state) 일 수 있다. 예컨대, 게르마늄이 PMOS 트랜지스터를 위해 선택되고, III-V-형 반도체 물질이 NMOS 트랜지스터를 위해 선택되며, 실리콘은 입력-출력-회로 및 아날로그 ㅎ호회로를 위해 사용될 수 있다.
절연층 (2)은 바람직하게는 140 nm보다 작은 두께를 가질 수 있으며, 보다 바람직하게는 2 nm와 25 nm 사이의 두께 또는 25 nm보다 작은 두께를 가질 수 있다. 표면층 (3)은 바람직하게는 100 nm 보다 작은 두께, 그리고 더욱 바람직하게는 5 nm와 50 nm 사이의 두께를 가질 수 있다. 특히, 층 (3)은 바람직하게는 평면 풀 디플리션 (full depletion) SOI 트랜지스터를 위해서는 12 nm와 20 nm 사이의 두께를 갖거나 수직 다중 게이트 트랜지스터를 위해서는 20nm와 50 nm 사이의 두께를 갖는다.
추가 층 (6)은 지지 (1)에 존재하는 결정 결함의 일부 또는 전부를 매립하기에 (bury) 충분한 정도의 두께를 갖는다. 예컨대, 추가 층 (6)은 0.1 마이크론 이상의 두께를 갖는다. 여기서 "매립하다 (bury)"는 용어는 매립 층의 하부면에 존재하는 결함들이 상기 매립 층의 상부면으로 전파 되거나 상부면에 존재하는 것을 실질적으로 제한하기에 충분한 두께를 갖는 층을 표현하기 위해 사용된다는 것이 이해될 것이다. 추가 층 (6)의 노출된 표면 (15)은 그 후 적절한 결정 품질 및 적절한 결함 밀도를 가질 수 있다. 기판의 전면이 103 /cm3 보다 크거나 심지어 105 /cm3 큰 밀도에서 10nm 보다 큰 사이즈의 결함을 갖는다고 해도. 지지 (1)의 전면이 더 큰 결함 밀도를 가질 수 있기 때문에, 이것은 따라서 덜 비쌀 수 있다.
또한, 평탄화 이전의 추가 층 (6)의 두께는 표면층 (3), 절연층 (2) 및 마스킹 층 (7) 층이 합쳐진 두께보다 크다. 추가 층 (6)의 평탄화는 마스킹 층 (7)의 탑 레벨 (top level)에서 중단될 수 있다. 추가 층 (6) 표면층 (3)의 결정 오리엔테이션과 다른 결정 오리엔테이션을 갖는 물질을 포함할 수 있으며, 표면층 (3)의 물질과 상이한 물질을 포함할 수 있다.
마스킹 층 (7)은 바람직하게는 20 nm와 100 nm 사이의 두께를 가지며, 더욱 바람직하게는 50 nm 이하의 두께를 가지며, 산화물 물질을 포함한다.
도 5와 6은 본 발명의 기판 및 방법의 기타의 바람직한 실시예들을 도시한다. 여기서, 도 5의 마스킹 층 (7)은 상부층 (7a) 및 하부층 (7b)을 포함한다. 도 6은 상부층 (7a)이 바람직하게 추가 층 (6)의 평탄화 이전에 제거된 것을 도시하는데, 이 평탄화는 남은 하부층 (7b)의 탑 레벨에서 멈출 수 있다
마스킹 층 (7)의 상부층 (7a)은 예컨대, 10 nm와 100 nm 사이의 두께를 갖는 질화물 (nitride) 물질을 포함할 수 있으며, 하부층 (7b)은 예컨대, 5 nm와 20 nm 사이의 두께를 갖는 산화물 물질을 포함할 수 있다. 만일 층 (7)이 오직 단일 층 산화물 마스크를 포함하면, 이 층은 예컨대, 20 nm와 120 nm 사이의 두께로, 더 두꺼워야만 한다.
도 7은 본 발명의 기판 및 방법의 추가의 바람직한 실시예들을 도시한다. 여기서, 본 발명의 기판은 표면층 (3)과 절연층 (2)을 측면으로 밀봉하기 위한 스페이서 (9)를 포함한다. 스페이서 (9)가 형성된 후, 추가 층 (6)이 성장될 수 있다.
도 8은 본 발명의 기판 및 방법의 추가의 바람직한 실시예들을 도시한다. 여기서, 본 발명의 기판은 바람직하게는 0.1 마이크론 보다 큰 두께를 가지며, 바람직하게는 지지의 전면에, 지지 (1)와 이어지는 절연층 (2) 사이에 또는 적어도 지지의 상기 제 1 영역에 배열되는, 초기 에피택셜 층 (10)을 포함한다. 에피택셜 층 (10)은 바람직하게는 103/cm3 보다 작은 밀도에서 10nm보다 큰 사이즈의 결정 결함을 갖는다. 지지 (1)는 바람직하게는 103/cm3 보다 큰 또는 105/cm5 보다 큰 밀도에서 10nm 보다 큰 사이즈의 결정 결함을 갖는다.
상기 에피택셜 층이 지지 (1)의 전면에 존재하는 결함을 적어도 일부 매립하기 때문에, 역시 결함을 매립하기 위해 사용되는 추가 층 (6)의 두께가 에피택셜 층 (10)이 형성되지 않은 경우보다 작을 수 있다.
도 9는 본 발명의 기판 및 방법의 추가의 바람직한 실시예들을 도시한다. 여기서, 상기 기판은 추가 층 (6)에 또는 추가 층 (6) 상에, 그리고 표면층 (3)에 또는 표면층 (3)상에 전자 장치 (11)을 더 포함한다 .
도 10 내지 도 14는 도 9의 기판을 제조하기 위한 방법의 실시예들을 도시한다. 일반적으로, 이 방법들은 리소그래피 (lithograpy), 에칭 및 주입을 포함한다.
보다 자세하게는, 도 10-12는 단일 장치 형성 프로세스의 진행 중에 추가 층 (6)에 또는 추가 층 (6) 상에, 및 표면층 (3)에 또는 표면층 (3) 상에 장치를 형성하는 방법의 실시예들을 도시한다. 환언하면, 이 장치들은 "같은 시간에 (at the same time)" 또는 "동시에 (simultaneously)" 형성되는 것으로 고려될 수 있는데, 왜냐하면 이 장치들의 형성이 공통의 단계들을 공유하기 때문이다. 도 10은 추가 층 (6)의 노출된 표면 (15) 및 동시에 표면층 (3)의 노출된 표면 (16)의 선택된 부분에 리소그래픽 이미지를 투사하거나 형성하는 것을 포함하는 제 1 리소그래피 단계를 도시한다. 이와 같은 투사 또는 형성은 이미지 형성 장치 (12)에 의한 방사 (irradiating)에 의해 수행될 수 있다 (화살표들 17). 이 도 10의 리소그래피 (화살표들 17)는 오프셋 높이 (13)가 미리 정해진 이미지 해상도에 필요한 이미지 형성 장치의 초점 깊이보다 작은 경우에, 2개의 노출 층들 (15, 16)에 대해 동시에 수행될 수 있다. 가장 작은 패턴 및 가장 큰 해상도는 보통 게이트 길이에 의해 결정된다.
여기서, 노출된 표면들 (15, 16)은 미리 정해진 해상도에 상응하는 이미지 형성 장치 (12)에 의해 만들어진 리소그래피 노출 (기판 표면에 수직한 Z-축을 따라)의 초점 깊이보다 작은 것이 바람직한 오프셋 깊이 (13)에 의한 오프셋으로 도시된다. 초점 깊이는 사용된 이미지 형성 장치 및 적용되는 프로세스에 의해 요구되는 해상도에 의존한다.
환언하면, 미리 정해진 해상도의 이미지들은 미리 정해진 이미지 해상도에 상응하는 리소그래피 수단의 초점 깊이가 오프셋 높이 (13)보다 크면, 2개의 노출면 (15, 16) 상에 동시에 형성될 수 있다. 낮은 이미지 해상도의 경우, 오프셋 높이 (13)가 100 nm 보다 작은 것이 오프셋 높이 (13)가 낮은 해상도에 상응하는 초점 깊이보다 작기에 충분하다. 보다 높은 이미지 해상도의 경우 (보다 작은 구조에 요구되는), 초점 깊이는 작은 것이 바람직하며, 상기 오프셋 높이 (13)는 예컨대 50 nm 이하로, 보다 작은 것이 바람직하다. 일반적으로, 오프셋 높이 (13)는 100 nm보다 작은 것이 바람직하며, 50 nm 보다 작은 것이 보다 바람직하다.
도 11은 다음의 에칭 단계를 도시하는데 (화살표들 20), 에칭은 2개의 노출면 (15, 16)으로부터 동시에 수행될 수 있다.
도 12는 그 다음 단계인 주입 단계를 도시하는데 (화살표들 14), 주입은 노출면 (15, 16)에 대해 동시에 수행될 수 있다.
도 13 및 14는 도 9의 기판 제조를 위한 본 발명의 다른 방법의 실시예들을 도시한다. 여기서, 장치들이 각 노출면에 대해 개별적으로 리소그래피 단계를 수행함으로써 추가 층 (6)에 또는 추가 층 (6) 상에 형성되고 표면층 (3)에 또는 표면층 (3) 상에 형성된다. 이 실시예는 노출된 표면들이 미리 정해진 해상도의 리소그래피 노출에 상응하는 이미지 형성 장치의 초점 깊이 (기판에 수직한 Z 축을 따라) 보다 큰 높이의 오프셋인 경우에 유리하다.
도 13은 노출면 (15)에 대한 개별적인 리소그래피 단계를 도시한다. 도 14는 노출면 (16)데 대한 분리된 개별 리소그래피 단계를 도시한다. 이 실시예들에서, 에칭 및 주입 단계는 2개의 노출면 (15, 16)에 대해서 동시에 수행될 수 있다. 대안으로, 개별적 에칭 단계 및/또는 개별 주입 단계가 수행될 수 있다.
도 15는 오프셋 높이 (13)가 어떤 요구되는 정확도에 상응하는 이미지 형성 장치의 초점 깊이보다 크다고 해도, 추가 층 (6)의 노출 표면 (15) 및 표면층 (3)의 노출면 (16)에 대해 단일 리소그래피 단계가 행해지는, 본 발명의 방법들에 대한 추가 실시예들을 도시한다. 이 실시예에서, 상이한 요구되는 해상도를 갖는 상이한 유형의 장치들이 추가 층 (6)과 표면층 (3) (그리고 선택적으로 아래에 설명되는 표면층에)에 형성된다.
예컨대, 소형 전자 장치들 (11a), 예컨대 메모리 장치들은 표면층 (3) (그리고 선택적으로 추가의 표면층에)에 그리고 대형 장치들 (11b), 예컨대 논리 장치들은 추가 층 (6)에 형성될 수 있으며, 또는 반대로 형성될 수 있다. 리소그래피 초점의 중심은 바람직하게는 가장 높은 요구되는 이미지 해상도가 형성되는 레벨, 예컨대 표면층 (3)에 조정된다. 다른 레벨, 예컨대 추가 층 (6)의 노출면 (15)이 가장 높은 해상도에 상응하는 초점 (18a)을 넘어서더라도, 단일의 동시의 리소그래피 단계가 사용될 수 있는데, 왜냐하면 상기 가장 높은 해상도에 상응하는 초점 깊이를 넘어서는 레벨 상의 이미지 해상도는 보다 낮은 해상도를 요구하는 여기에 형성된 보다 큰 장치들을 위해 충분하기 때문이다.
환언하면, 포커스 (18a)의 제 1 깊이는 보다 높은 요구되는 이미지 해상도를 갖는 제 1 레벨, 예컨대 표면층 (3)과 연관되고, 포커스 (18b)의 제 2 깊이는 보다 낮은 요구되는 해상도를 갖는 레벨, 예컨대 추가 층 (6)의 노출면 (15)과 연관된다. 보다 낮은 이미지 해상도에 적합한 초점 (18b)의 깊이는 통상, 보다 높은 해상도에 적합한 초점 (18a)의 깊이보다 크며 오버랩된다. 따라서, 2개의 다른 포커스 (18a, 18b) 깊이를 고려하면, 추가 층 (6)의 노출면 (15)의 리소그래피는 사실 초점 (18b)의 보다 큰 깊이 내에 있으며, 이에 반해 표면층 (3)의 노출면 (16) 상의 리소그래피는 사실 초점 (18a)의 보다 작은 깊이 내에 있다.
이와 같은 접근은 층들 (1, 2, 3)의 특정 스택에 한정되지 않으며, 전자 장치가 형성되는 수개의 상이한 레벨을 갖는 다른 기판으로도 구현될 수 있다. 예컨대, 2 개 이상의 상이한 표면 레벨을 갖는 벌크 기판의 경우에 그러하다.
예컨대, 본 발명의 실행에 유용한 기판(도면에 도시되지 않음)은 표면층 (3)의 추가의 선택된 영역 상에 배치되는 추가의 절연층 및 상기 추가의 절연층 상에 배치된 반도체 표면층을 포함할 수 있다. 추가 절연층 및 추가 반도체 표면층을 갖는 기판은 스마트 컷 (Smart CutTM)에 의해 제조될 수 있다. 이 경우, 4개의 연속 층들이 기판의 제 2 영역 (5)에서 제거된다. 즉, 추가 절연층, 추가 반도체 표면층, 표면층 (3) 및 절연층 (2)이 제거된다. 남은 영역에서는 상기 추가 표면층에 전자 장치가 형성되는 선택된 영역을 제외하고, 오직 추가 절연층과 추가 반도체 표면층이 제거된다.
그 후, 전자 장치들이 본 발명이 방법들에 의한 이와 같은 기판의 3개의 레벨 내에 (또는 레벨 상에) 형성된다. 상기 3개의 층이 높이의 차이가 사용된 프로세스의 초점 깊이보다 작으면, 리소그래피, 에칭 및 주입 단계들이 바람직하게는,동시에 수행된다. 초점 깊이가 높이 차보다 작은 경우에도, 어떤 경우에는 이와 같은 단계들이 동시에 수행될 수 있다. 예컨대, 보다 높은 레벨 (또는 보다 낮은 레벨에서) 에서 요구되는 해상도가 다른 레벨들만큼 높지 않은 경우에 그러하다.

Claims (20)

  1. 반도체 장치 제조에 유용한 반도체 구조로서,
    전면 (front face)을 가지며 103 /cm3 보다 큰 밀도에서 10nm 보다 큰 사이즈의 결정 결함을 갖는 지지;
    상기 지지의 상기 전면의 제 1 영역 상에 배치되는 절연층;
    상기 절연층 상에 배치되며 노출면을 갖는 표면층; 및
    상기 지지의 상기 전면의 적어도 제 2 영역상에 배치되고, 노출면을 가지며, 상기 지지의 상기 결정 결함을 매립하기에 충분한 두께를 갖는 추가 층을 포함하는, 반도체 구조.
  2. 제 1항에 있어서, 상기 부가층은 0.1 마이크론 (micron) 보다 큰 두께를 갖는, 반도체 구조.
  3. 제 1항에 있어서, 적어도 상기 지지의 상기 전면의 상기 제 1 영역 상에, 그리고 상기 지지와 상기 절연층 사이에 배치되는 에피택셜 (epitaxial) 층을 더 포함하는, 반도체 구조.
  4. 제 3항에 있어서, 상기 에피택셜 층은 0.1 마이크론 보다 더 큰 두께를 갖는, 반도체 구조.
  5. 제 1항에 있어서, 상기 추가 층의 상기 노출면은 상기 표면층의 상기 노출면과 동일 평면상에 있지 않은, 반도체 구조.
  6. 제 1항에 있어서, 상기 추가 층의 노출면과 상기 표면층의 상기 노출면은 100 nm 보다 작은 오프셋인, 반도체 구조.
  7. 제 1항에 있어서, 상기 추가 층은 하나의 결정 오리엔테이션 (orientation)을 가지며, 상기 표면층은 상이한 결정 오리엔테이션을 갖는, 반도체 구조.
  8. 제 1항에 있어서, 상기 추가 층과 상기 표면 층은 상이한 물질을 포함하는, 반도체 구조.
  9. 반도체 장치의 제조에 유용한 반도체 구조의 제조 방법으로서,
    지지, 상기 지지의 전면에 배치되는 이어지는 (continuous) 절연층 및 상기 절연층 상에 배치되는 표면층을 포함하는 기판을 제공하는 단계;
    상기 표면 층의 제 1 영역 상에 마스킹 층을 형성하는 단계;
    상기 표면 층 및 상기 마스킹 층에 의해 커버되지 않는 제 2 영역의 절연층을 제거하는 단계;
    상기 제 2 영역에 추가 층을 형성하는 단계; 및
    상기 추가 층을 평탄화하는 단계를 포함하는, 반도체 구조의 제조 방법.
  10. 제 9항에 있어서, 상기 추가 층의 두께는 상기 표면 층, 상기 절연 층 및 상기 마스킹 층의 두께를 합친 것 보다 큰, 반도체 구조의 제조 방법.
  11. 제 9항에 있어서, 상기 추가층의 평탄화는 상기 마스킹 층에서 종결되는, 반도체 구조의 제조 방법.
  12. 제 9항에 있어서, 상기 마스킹 층은 10 nm와 50 nm 사이의 두께를 갖는 산화물 물질을 포함하는, 반도체 구조의 제조 방법.
  13. 제 9항에 있어서, 평탄화 이전에, 상기 마스킹 층의 나머지 하부 층을 남기도록 상기 마스킹 층의 상부 층을 제거하는 단계를 더 포함하며, 상기 추가층의 평탄화는 상기 나머지 하부 층에서 종결되는, 반도체 구조의 제조 방법.
  14. 제 13항에 있어서, 상기 상부 층은 질화물 물질을 포함하며 상기 하부 층은 산화물 물질을 포함하는, 반도체 구조의 제조 방법.
  15. 제 9항에 있어서, 상기 추가 층 형성 이전에 상기 표면 층과 상기 절연 층을측면으로 (laterally) 밀봉하기 위한 절연 스페이서를 형성하는 단계를 더 포함하는, 반도체 구조의 제조 방법.
  16. 제 9항에 있어서, 상기 지지는 결정 결함을 포함하며, 상기 추가 층은 상기 지지에 존재하는 상기 결정 결함을 매립 (bury) 하기에 충분한 두께를 갖는, 반도체 구조의 제조 방법.
  17. 제 9항에 있어서, 상기 추가 층과 상기 표면 층에 동시에 전자 장치를 형성하는 단계를 포함하는, 반도체 구조의 제조 방법.
  18. 제 17항에 있어서,
    이미지 형성 장치를 사용하여, 상기 제 2 영역의 상기 노출면 및 상기 표면 층의 상기 노출 면 상에 단일 리소그래픽 (lithographic) 노출을 수행하는 단계로서, 상기 2개의 노출면들은 상기 2개의 면 상에서의 노출이 제 1 미리 정해진 이미지 해상도 내에 있도록, 상기 제 1 미리 정해진 이미지 해상도에 상응하는 이미지 형성 장치의 초점 깊이 내에 있는 노출 수행 단계;
    상기 2개의 노출면에 단일 에칭 단계를 수행하는 단계; 및
    상기 2개의 노출면에 단일 주입 단계를 수행하는 단계를 더 포함하는, 반도체 구조의 제조 방법.
  19. 제 18항에 있어서, 상기 노출면 중의 선택된 한 면은 제 2의 보다 높은 미리 정해진 이미지 해상도에 상응하는 제 2 초점 깊이 내에 존재하며, 상기 선택된 면이 상기 제 2 초점 깊이 내에 존재하는 반면 다른 면은 상기 제 1 초점 깊이 내에 존재하도록, 상기 제 1 초점 깊이는 상기 제 2 초점 깊이와 오버랩 (overlap)되는, 반도체 구조의 제조 방법.
  20. 제 17항에 있어서,
    상기 제 2 영역의 노출면 상에 제 1 별개의 리소그래픽 노출을 수행하는 단계 ;
    상기 표면 층의 노출면 상에 제 2 별개의 리소그래픽 노출을 수행하는 단계;
    상기 2개의 노출면에 단일 에칭 단계를 수행하는 단계; 및
    상기 2개의 노출면에 단일 주입 단계를 수행하는 단계를 더 포함하는, 반도체 구조의 제조 방법.
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