KR20110012458A - Method for fabricating semiconductor device - Google Patents

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유재선
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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to protect a gate conductive film with a gate hard mask in landing plug contact process by making the gate hard mask film wider than the gate conductive film. CONSTITUTION: A gate insulating layer(11) is formed on a substrate(10). Gate conductive films(12,13,14) are formed on the gate insulating layer. A gate hard mask film(15) is formed on the gate conductive film. An upper gate pattern is formed by pattering the gate conductive film. A capping layer(17) is formed at a region, including the upper gate pattern, along the curved surface of the region.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 게이트와 콘택 플러그간 숏트(short)를 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for preventing a short between a gate and a contact plug.

반도체 제조 공정에서 랜딩 플러그 콘택(Landing Plug Contact) 공정은 기판의 액티브 영역(active region)과 스토리지 노드(storage node) 또는 비트라인(bitline)을 연결시켜주기 위해 필요한 공정이다.In a semiconductor manufacturing process, a landing plug contact process is a process required to connect an active region of a substrate to a storage node or a bitline.

소자 집적화로 게이트들간 간격이 축소됨으로 인하여 랜딩 플러그 콘택 공정 중에 오정렬(misalign)이 발생하거나, 콘택홀 식각시 식각이 과하게 되면 게이트 도전막이 게이트 하드마스크막에 의해 보호되지 못하여 게이트와 랜딩 플러그 콘택이 숏트(short)되는 불량(SAC 폐일)이 유발된다. If the gap between gates is reduced due to device integration, if misalignment occurs during the landing plug contact process or if the etching is excessive during the contact hole etching, the gate conductive layer may not be protected by the gate hard mask layer and the gate and landing plug contacts may be shorted. Short (SAC closed) is caused.

본 발명은 게이트와 콘택 플러그간 숏트를 방지하기 위한 반도체 소자의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device for preventing a short between the gate and the contact plug.

본 발명의 실시예에 따른 반도체 소자의 제조방법은 기판상에 게이트 도전막 및 게이트 하드마스크막을 적층하는 단계와, 상기 게이트 하드마스크막과 상기 게이트 도전막을 패터닝하여 게이트를 형성하되, 상기 패터닝된 게이트 하드마스크막의 측면이 상기 패터닝된 게이트 도전막의 측면으로부터 일정폭 돌출되도록 하는 단계를 포함하는 것을 특징으로 한다.According to an embodiment of the present disclosure, a method of manufacturing a semiconductor device may include forming a gate by stacking a gate conductive layer and a gate hard mask layer on a substrate, and patterning the gate hard mask layer and the gate conductive layer, wherein the gate is patterned. And allowing a side of the hard mask layer to protrude from the side surface of the patterned gate conductive layer.

상기 게이트 도전막은 폴리실리콘막과 배리어막 및 금속막을 적층하여 형성되는 것을 특징으로 한다.The gate conductive film is formed by stacking a polysilicon film, a barrier film and a metal film.

상기 게이트를 형성하는 단계는, 상기 게이트 하드마스크막 상에 게이트 마스크 패턴을 형성하는 단계와, 상기 게이트 하드마스크막 대비 상기 게이트 도전막에 대하여 높은 식각율을 갖는 식각 가스를 사용하여 상기 게이트 마스크 패턴을 마스크로 상기 게이트 하드마스크막 및 상기 폴리실리콘막의 일부분까지 상기 게이트 도전막을 식각하는 단계와, 상기 게이트 마스크 패턴을 제거하는 단계와, 상기 식각된 게이트 하드마스크막을 이용하여 남아있는 상기 폴리실리콘막을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the gate may include forming a gate mask pattern on the gate hard mask layer and using the etching gas having an etching rate having a higher etching rate with respect to the gate conductive layer than the gate hard mask layer. Etching the gate conductive layer to a portion of the gate hard mask layer and the polysilicon layer using a mask, removing the gate mask pattern, and etching the remaining polysilicon layer using the etched gate hard mask layer. Characterized in that it comprises a step.

상기 게이트 마스크 패턴을 제거한 후 상기 폴리실리콘막을 식각하기 전에, 상기 식각된 게이트 하드마스크막 및 게이트 도전막을 포함한 전면에 표면 굴곡을 따라서 캡핑막을 형성하는 단계와, 상기 캡핑막을 전면 식각하여 상기 캡핑막을 상기 게이트 하드마스크막 및 게이트 도전막의 식각된 측면에 스페이서 형태로 남기는 단계를 더 포함하는 것을 특징으로 한다.After removing the gate mask pattern and before etching the polysilicon layer, forming a capping layer along the surface curvature on the entire surface including the etched gate hard mask layer and the gate conductive layer, and etching the capping layer to the entire surface to form the capping layer. The method may further include leaving a spacer in an etched side surface of the gate hard mask layer and the gate conductive layer.

상기 남아있는 폴리실리콘막을 식각하는 단계 이후에 재산화 공정으로 상기 폴리실리콘막의 식각된 측면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And etching the remaining polysilicon film to form an oxide film on the etched side of the polysilicon film by a reoxidation process.

상기 게이트를 형성하는 단계는, 상기 게이트 하드마스크막 상에 게이트 마스크 패턴을 형성하는 단계와, 상기 게이트 마스크 패턴을 이용하여 상기 게이트 하드마스크막과 상기 폴리실리콘막의 일부분까지 상기 게이트 도전막을 식각하는 단계와, 상기 게이트 마스크 패턴을 제거하는 단계와, 상기 게이트 하드마스크막 대비 상기 게이트 도전막에 대하여 높은 손실율을 갖는 세정액을 이용하여 크리닝 공정을 실시하는 단계와, 상기 식각된 게이트 하드마스크막을 이용하여 남아있는 상기 폴리실리콘막을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the gate may include forming a gate mask pattern on the gate hard mask layer, and etching the gate conductive layer to a portion of the gate hard mask layer and the polysilicon layer using the gate mask pattern. And removing the gate mask pattern, performing a cleaning process using a cleaning liquid having a higher loss rate with respect to the gate conductive layer compared to the gate hard mask layer, and using the etched gate hard mask layer. And etching the polysilicon film.

상기 크리닝 공정을 실시한 후 상기 폴리실리콘막을 식각하기 전에, 상기 식각된 게이트 하드마스크막 및 게이트 도전막을 포함한 전면에 표면 굴곡을 따라서 캡핑막을 형성하는 단계와, 상기 캡핑막을 식각하여 상기 캡핑막을 상기 게이트 하드마스크막 및 게이트 도전막의 식각된 측면에 스페이서 형태로 남기는 단계를 더 포함하는 것을 특징으로 한다.After performing the cleaning process and before etching the polysilicon film, forming a capping film along the surface curvature on the entire surface including the etched gate hardmask film and the gate conductive film, and etching the capping film to the gate hard The method may further include leaving a spacer in an etched side surface of the mask layer and the gate conductive layer.

상기 남아있는 폴리실리콘막을 식각하는 단계 이후에 재산화 공정으로 상기 폴리실리콘막의 식각된 측면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And etching the remaining polysilicon film to form an oxide film on the etched side of the polysilicon film by a reoxidation process.

상기 게이트를 형성하는 단계 이후에, 상기 게이트 측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.After the forming of the gate, forming a gate spacer on the side of the gate.

상기 게이트 스페이서는 상기 게이트 하드마스크막의 측면에서보다 상기 게이트 도전막의 측면에서 더 두꺼운 두께로 형성되는 것을 특징으로 한다.The gate spacer may be formed to a thickness thicker at the side of the gate conductive layer than at the side of the gate hard mask layer.

본 발명에 따르면, 게이트 하드마스크막이 게이트 도전막보다 넓게 형성되어 랜딩 플러그 콘택 공정시 게이트 하드마스크막에 의하여 게이트 도전막이 충분히 보호되므로 게이트와 콘택 플러그가 숏트되는 불량이 방지된다.According to the present invention, since the gate hard mask film is formed wider than the gate conductive film, the gate conductive film is sufficiently protected by the gate hard mask film during the landing plug contact process, thereby preventing a defect in shorting the gate and the contact plug.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 기판(10) 상에 게이트 절연막(11)과 게이트 도전막(12, 13, 14) 및 게이트 하드마스크막(15)을 적층한다.Referring to FIG. 1A, the gate insulating layer 11, the gate conductive layers 12, 13, and 14, and the gate hard mask layer 15 are stacked on the substrate 10.

게이트 절연막(11)은 산화막 또는 산화막과 질화막의 적층막으로 형성될 수 있고, 게이트 도전막(12, 13, 14)은 폴리실리콘막(12)과 배리어막(13) 및 금속막(14)을 적층하여 형성될 수 있다.The gate insulating film 11 may be formed of an oxide film or a laminated film of an oxide film and a nitride film, and the gate conductive films 12, 13, and 14 may be formed of the polysilicon film 12, the barrier film 13, and the metal film 14. It can be formed by laminating.

배리어막(13)은 티타늄나이트라이드(TiN) 또는 텅스텐실리콘나이트라이드(WSiN)로 형성될 수 있고, 금속막(14)은 텅스텐(W), 몰리브덴(Mo), 텅스텐 실리사이드, 몰리브텐 실리사이드층 중 어느 하나로 형성될 수 있다. The barrier layer 13 may be formed of titanium nitride (TiN) or tungsten silicon nitride (WSiN), and the metal layer 14 may include tungsten (W), molybdenum (Mo), tungsten silicide, or molybdenum silicide layer. It may be formed of any one.

그리고, 게이트 하드마스크막(15)은 질화막으로 형성될 수 있다.The gate hard mask film 15 may be formed of a nitride film.

도 1b를 참조하면, 게이트 하드마스크막(15)과 폴리실리콘막(12)의 일부분까지 게이트 도전막(14, 13, 12)을 패터닝하여 상부 게이트 패턴(16)을 형성하되, 패터닝된 게이트 하드마스크막(15)의 측면이 패터닝된 게이트 도전막(14, 13, 12)의 측면으로부터 일정폭만큼 돌출되록 한다.Referring to FIG. 1B, the upper gate pattern 16 is formed by patterning the gate conductive layers 14, 13, and 12 up to a portion of the gate hard mask layer 15 and the polysilicon layer 12. Side surfaces of the mask film 15 are projected by a predetermined width from the side surfaces of the patterned gate conductive films 14, 13, and 12.

따라서, 패터닝된 게이트 하드마스크막(15)의 폭(W1)은 패터닝된 게이트 도전막(14, 13, 12)의 폭(W2)보다 큰 사이즈를 갖게 된다.Therefore, the width W1 of the patterned gate hard mask film 15 has a size larger than the width W2 of the patterned gate conductive films 14, 13, and 12.

상기 상부 게이트 패턴(16)을 형성하는 방법으로는, 게이트 하드마스크막(15) 상에 게이트 예정 부분을 덮는 게이트 마스크 패턴(미도시)을 형성하고, 게이트 마스크 패턴을 배리어로 게이트 하드마스크막(15)과 폴리실리콘막(12)의 일부분까지 게이트 도전막(14, 13, 12)을 이방적으로 식각하되, 게이트 도전막(12, 13, 14) 대비 게이트 하드마스크막(15)에 대해 높은 식각율을 갖는 식각 가스를 사용하여 게이트 하드마스크막(15)의 측면이 게이트 도전막(14, 13, 12)의 측면보다 돌출되도록 한 다음, 남아있는 게이트 마스크 패턴을 제거하고, 포스트 크리닝 공정을 실시하는 방법을 사용할 수 있다.In the method of forming the upper gate pattern 16, a gate mask pattern (not shown) covering a predetermined portion of the gate is formed on the gate hard mask layer 15, and the gate hard mask layer may be formed as a barrier. 15) and the gate conductive films 14, 13, and 12 are anisotropically etched to a part of the polysilicon film 12, but higher than the gate hard mask film 15 compared to the gate conductive films 12, 13, and 14. An etching gas having an etch rate is used so that the side surface of the gate hard mask layer 15 protrudes from the side surface of the gate conductive layers 14, 13, and 12. Then, the remaining gate mask pattern is removed, and the post cleaning process is performed. The method of implementation can be used.

이와 다르게, 게이트 하드마스크막(15) 상에 게이트 예정 부분을 덮는 게이트 마스크 패턴(미도시)을 형성하고 게이트 마스크 패턴을 배리어로 게이트 하드마스크막(15)과 폴리실리콘막(12)의 일부분까지 게이트 도전막(14, 13, 12)을 버티컬하게 식각하고, 남아있는 게이트 마스크 패턴을 제거하고, 게이트 하드마스크막(15) 대비 게이트 도전막(12, 13, 14)에 대하여 높은 손실율을 갖는 세정액을 사용하는 포스트 크리닝 공정으로 게이트 도전막(14, 13, 12)의 측면 대비 게이트 하 드마스크막(15)의 측면을 돌출시키는 방법을 사용할 수도 있다.Alternatively, a gate mask pattern (not shown) is formed on the gate hard mask layer 15 to cover the gate predetermined portion, and the gate mask pattern is a barrier to the portion of the gate hard mask layer 15 and the polysilicon layer 12. The gate conductive films 14, 13, and 12 are vertically etched, the remaining gate mask patterns are removed, and a cleaning liquid having a higher loss ratio with respect to the gate conductive films 12, 13, and 14 than the gate hard mask film 15. In the post-cleaning process using, a method of protruding the side surface of the gate hard mask layer 15 relative to the side surfaces of the gate conductive layers 14, 13, and 12 may be used.

도 1c를 참조하면, 상부 게이트 패턴(16)을 포함한 전면에 표면 굴곡을 따라서 캡핑막(17)을 형성한다.Referring to FIG. 1C, the capping layer 17 may be formed on the entire surface including the upper gate pattern 16 along the surface curvature.

캡핑막(17)은 후속 재산화(reoxidation) 공정시 금속막(14)의 산화를 방지하기 위한 것으로, 질화막으로 형성될 수 있다.The capping layer 17 may be formed of a nitride layer to prevent oxidation of the metal layer 14 in a subsequent reoxidation process.

도 1d를 참조하면, 캡핑막(17)을 전면 식각하여 캡핑막(17)을 상부 게이트 패턴(16)의 양측면에 스페이서 형태로 남긴 다음, 상부 게이트 패턴(16) 및 남아있는 캡핑막(17)을 배리어로 폴리실리콘막(12)을 식각하여 게이트(G)를 형성한다.Referring to FIG. 1D, the entire capping layer 17 is etched to leave the capping layer 17 as a spacer on both sides of the upper gate pattern 16, and then the upper gate pattern 16 and the remaining capping layer 17. As a barrier, the polysilicon film 12 is etched to form a gate G.

도 1e를 참조하면, 재산화 공정으로 폴리실리콘막(12)의 식각된 측면에 산화막(18)을 형성한다.Referring to FIG. 1E, an oxide film 18 is formed on the etched side of the polysilicon film 12 by a reoxidation process.

재산화 공정은 폴리실리콘막(12) 식각시 식각되는 폴리실리콘막(12) 양측 게이트 절연막(11)에 발생되는 식각 손상을 치유하기 위한 공정으로, 재산화 공정시 캡핑막(17)에 의해 감싸진 금속막(14)과 배리어막(13) 및 폴리실리콘막(12) 상부 측면에는 산화막(18)이 성장되지 않고 노출된 폴리실리콘막(12) 하부 측면에만 산화막(18)이 성장된다.The reoxidation process is a process for curing etching damage caused to the gate insulating film 11 on both sides of the polysilicon film 12 that is etched when the polysilicon film 12 is etched. The oxide film 18 is not grown on the upper metal film 14, the barrier film 13, and the upper surface of the polysilicon film 12, but the oxide film 18 is grown only on the exposed lower surface of the polysilicon film 12.

도 1f를 참조하면, 게이트(G)를 포함한 전면에 표면 굴곡을 따라서 게이트 스페이서막(19)을 형성한다.Referring to FIG. 1F, the gate spacer layer 19 is formed on the entire surface including the gate G along the surface curvature.

게이트 스페이서막(19)은 질화막으로 형성될 수 있다.The gate spacer film 19 may be formed of a nitride film.

게이트 스페이서막(19)은 게이트(G)의 표면 굴곡을 따라서 형성되므로 게이트 스페이서막(19)이 형성된 이후에도 게이트(G)의 네거티브한 프로파일이 그대로 유지된다. Since the gate spacer layer 19 is formed along the surface curvature of the gate G, the negative profile of the gate G is maintained even after the gate spacer layer 19 is formed.

이러한 네거티브한 프로파일은 게이트(G)와 콘택 플러그간 숏트를 방지하는 데는 유리하지만, 게이트(G) 사이에 층간절연막 형성시 갭필 마진을 감소시키어 층간절연막에 보이드(void)가 유발되는 원인이 된다.This negative profile is advantageous in preventing short between the gate G and the contact plug, but reduces the gap fill margin when the interlayer insulating film is formed between the gates G, causing voids in the interlayer insulating film.

도 1g를 참조하면, 게이트 스페이서막(19)을 전면 식각하여 게이트(G) 측면에 게이트 스페이서(19A)를 형성하되, 상기 전면 식각을 게이트 하드마스크막(15) 측면의 게이트 스페이서(19A)의 두께가 게이트 도전막(12, 13, 14) 측면의 게이트 스페이서(19A)의 두께보다 두껍게 되도록 진행하여, 게이트 스페이서(19A)를 포함한 게이트(G)의 측면 프로파일이 포지티브한 형태를 갖도록 한다.Referring to FIG. 1G, the gate spacer layer 19 may be etched to form a gate spacer 19A on the side of the gate G, and the front etching may be performed on the gate spacer 19A on the side of the gate hard mask layer 15. The thickness advances to be thicker than the thickness of the gate spacers 19A on the side surfaces of the gate conductive films 12, 13, and 14, so that the side profile of the gate G including the gate spacers 19A has a positive shape.

이후, 도시하지 않았지만 게이트(G)를 포함한 전면에 층간절연막을 형성하고, 랜딩 플러그 콘택 공정으로 게이트(G)들 사이의 층간절연막을 관통하여 기판(10)에 접속되는 콘택 플러그를 형성한다.Subsequently, although not shown, an interlayer insulating film is formed on the entire surface including the gate G, and a contact plug connected to the substrate 10 is formed through the interlayer insulating film between the gates G by a landing plug contact process.

이상에서 상세하게 설명한 바에 의하면, 게이트 하드마스크막이 게이트 도전막보다 넓게 형성되어 랜딩 플러그 콘택 공정시 게이트 하드마스크막에 의하여 게이트 도전막이 충분히 보호되므로 게이트와 콘택 플러그가 숏트되는 불량이 방지된다.As described above in detail, since the gate hard mask layer is formed wider than the gate conductive layer, the gate conductive layer is sufficiently protected by the gate hard mask layer during the landing plug contact process, thereby preventing the gate and the contact plug from shorting.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 설명><Description of main parts of drawing>

10 : 기판10: substrate

11 : 게이트 절연막11: gate insulating film

12 : 폴리실리콘막12: polysilicon film

13 : 배리어막13: barrier film

14 : 금속막14: metal film

15 : 게이트 하드마스크막15 gate hard mask film

16 : 상부 게이트 패턴16: upper gate pattern

17 : 캡핑막17: capping film

18 : 산화막18 oxide film

19A : 게이트 스페이서19A: Gate spacer

G : 게이트G: Gate

Claims (10)

기판 상에 게이트 도전막 및 게이트 하드마스크막을 적층하는 단계;및Stacking a gate conductive film and a gate hard mask film on the substrate; and 상기 게이트 하드마스크막과 상기 게이트 도전막을 패터닝하여 게이트를 형성하되, 상기 패터닝된 게이트 하드마스크막의 측면이 상기 패터닝된 게이트 도전막의 측면으로부터 일정폭 돌출되도록 하는 단계; Forming a gate by patterning the gate hard mask layer and the gate conductive layer, wherein the side surface of the patterned gate hard mask layer protrudes from the side surface of the patterned gate conductive layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 게이트 도전막은 폴리실리콘막과 배리어막 및 금속막을 적층하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The gate conductive film is a semiconductor device manufacturing method, characterized in that formed by laminating a polysilicon film, a barrier film and a metal film. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 게이트를 형성하는 단계는,Forming the gate, 상기 게이트 하드마스크막 상에 게이트 마스크 패턴을 형성하는 단계;Forming a gate mask pattern on the gate hard mask layer; 상기 게이트 하드마스크막 대비 상기 게이트 도전막에 대하여 높은 식각율을 갖는 식각 가스를 사용하여 상기 게이트 마스크 패턴을 마스크로 상기 게이트 하드마스크막 및 상기 폴리실리콘막의 일부분까지 상기 게이트 도전막을 식각하는 단계; Etching the gate conductive layer up to a portion of the gate hard mask layer and the polysilicon layer using the gate mask pattern as a mask by using an etching gas having a higher etching rate with respect to the gate conductive layer than the gate hard mask layer; 상기 게이트 마스크 패턴을 제거하는 단계;및Removing the gate mask pattern; and 상기 식각된 게이트 하드마스크막을 이용하여 남아있는 상기 폴리실리콘막을 식각하는 단계;Etching the remaining polysilicon layer using the etched gate hard mask layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 3항에 있어서,The method of claim 3, wherein 상기 게이트 마스크 패턴을 제거한 후 상기 폴리실리콘막을 식각하기 전에,After removing the gate mask pattern and before etching the polysilicon layer, 상기 식각된 게이트 하드마스크막 및 게이트 도전막을 포함한 전면에 표면 굴곡을 따라서 캡핑막을 형성하는 단계;및Forming a capping film along the surface curvature on the entire surface including the etched gate hard mask film and the gate conductive film; and 상기 캡핑막을 전면 식각하여 상기 캡핑막을 상기 게이트 하드마스크막 및 게이트 도전막의 식각된 측면에 스페이서 형태로 남기는 단계;Etching the capping layer over the entire surface to leave the capping layer in the form of a spacer on the etched side surfaces of the gate hard mask layer and the gate conductive layer; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 3항에 있어서,The method of claim 3, wherein 상기 남아있는 폴리실리콘막을 식각하는 단계 이후에 재산화 공정으로 상기 폴리실리콘막의 식각된 측면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming an oxide film on the etched side of the polysilicon film by a reoxidation process after etching the remaining polysilicon film. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 게이트를 형성하는 단계는,Forming the gate, 상기 게이트 하드마스크막 상에 게이트 마스크 패턴을 형성하는 단계;Forming a gate mask pattern on the gate hard mask layer; 상기 게이트 마스크 패턴을 이용하여 상기 게이트 하드마스크막과 상기 폴리실리콘막의 일부분까지 상기 게이트 도전막을 식각하는 단계;Etching the gate conductive layer to a portion of the gate hard mask layer and the polysilicon layer using the gate mask pattern; 상기 게이트 마스크 패턴을 제거하는 단계;Removing the gate mask pattern; 상기 게이트 하드마스크막 대비 상기 게이트 도전막에 대하여 높은 손실율을 갖는 세정액을 이용하여 크리닝 공정을 실시하는 단계;및Performing a cleaning process using a cleaning liquid having a high loss ratio with respect to the gate conductive film compared to the gate hard mask film; and 상기 식각된 게이트 하드마스크막을 이용하여 남아있는 상기 폴리실리콘막을 식각하는 단계;Etching the remaining polysilicon layer using the etched gate hard mask layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 6항에 있어서,The method of claim 6, 상기 크리닝 공정을 실시한 후 상기 폴리실리콘막을 식각하기 전에,After the cleaning process and before etching the polysilicon film, 상기 식각된 게이트 하드마스크막 및 게이트 도전막을 포함한 전면에 표면 굴곡을 따라서 캡핑막을 형성하는 단계;및Forming a capping film along the surface curvature on the entire surface including the etched gate hard mask film and the gate conductive film; and 상기 캡핑막을 식각하여 상기 캡핑막을 상기 게이트 하드마스크막 및 게이트 도전막의 식각된 측면에 스페이서 형태로 남기는 단계;Etching the capping layer to leave the capping layer in the form of a spacer on an etched side surface of the gate hard mask layer and the gate conductive layer; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 6항에 있어서,The method of claim 6, 상기 남아있는 폴리실리콘막을 식각하는 단계 이후에 재산화 공정으로 상기 폴리실리콘막의 식각된 측면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으 로 하는 반도체 소자의 제조방법.And forming an oxide film on the etched side of the polysilicon film by a reoxidation process after etching the remaining polysilicon film. 제 1항에 있어서,The method of claim 1, 상기 게이트를 형성하는 단계 이후에,After forming the gate, 상기 게이트 측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Forming a gate spacer on the side of the gate. 제 9항에 있어서,The method of claim 9, 상기 게이트 스페이서는 상기 게이트 하드마스크막의 측면에서보다 상기 게이트 도전막의 측면에서 더 두꺼운 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the gate spacer is formed to a thickness thicker at the side of the gate conductive layer than at the side of the gate hard mask layer.
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