KR100733459B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 랜딩 플러그 콘택 식각시 자기 정렬 콘택 페일을 방지하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 폴리실리콘막, 실리사이드막 및 하드마스크를 적층하는 단계; 상기 하드마스크를 사용하여 상기 실리사이드막을 식각하는 단계; 케미컬식각을 실시하여 상기 실리사이드막의 식각단면을 네가티브로 형성하는 단계; 및 상기 폴리실리콘막을 식각하는 단계를 포함하며, 이에 따라 본 발명은 게이트 라인 식각시 실리사이드의 보이드 발생 포인트를 원천 제거함으로써 이후 라이트 옥시데이션 진행시 발생하는 스트레스 차이에 의한 이상 산화 발생을 억제하여 게이트 라인 측면으로의 과도 산화를 방지함으로써 랜딩 플러그 콘택의 자기 정렬 페일을 방지하여 소자의 신뢰도를 개선하는 효과를 얻을 수 있다.The present invention is to provide a method for manufacturing a semiconductor device suitable for preventing self-aligned contact failing during the etching of the landing plug contact, the method for manufacturing a semiconductor device of the present invention is a polysilicon film, a silicide film and a hard mask on a semiconductor substrate Laminating; Etching the silicide layer using the hard mask; Performing chemical etching to negatively form an etching cross-section of the silicide layer; And etching the polysilicon layer. Accordingly, the present invention eliminates void generation points of silicide during gate line etching, thereby suppressing abnormal oxidation caused by stress difference generated during light oxidization process, thereby preventing gate oxidation. By preventing excessive oxidation to the side, it is possible to prevent self-aligning fail of the landing plug contact, thereby improving the reliability of the device.
LPC(랜딩 플러그 콘택), SAC(자기 정렬 콘택), 네가티브 프로파일, 포지티브 프로파일, 버티컬 프로파일 Landing Plug Contact (LPC), Self Aligning Contact (SAC), Negative Profile, Positive Profile, Vertical Profile
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도와 전자현미경 사진,1A to 1D are cross-sectional views and electron micrographs showing a method of manufacturing a semiconductor device according to the prior art;
도 2는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 전자현미경 사진. Figure 2 is an electron micrograph showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 발명은 반도체 제조 기술에 관한 것으로, 랜딩 플러그 콘택의 자기 정렬 콘택 페일을 방지하기 위한 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a semiconductor device manufacturing method for preventing self-aligned contact failing of a landing plug contact.
80㎚ 이하의 랜딩 플러그 콘택(Landing Plug Contact; 이하 'LPC') 모듈 공정에서 가장 큰 문제점은 디바이스의 슈링크(Shirink)에 따라서, 게이트 스페이서 두께의 감소가 일어나지 않기 때문에 LPC 오픈 및 갭필(Gap Fill) 공정에 큰 부담을 준다는 점이다.The biggest problem in the Landing Plug Contact (LPC) module process of 80 nm and below is that the LPC open and gap fill is not reduced due to the shrinking of the gate spacer, depending on the device's shrink. This is a big burden on the process.
현재 80㎚급 디바이스에서 요구되어지는 셀 스페이서 질화막은 약 280Å∼ 300Å으로 거의 일정하기 때문에 실질적으로 게이트간 간격이 지속적으로 감소하고 있는 실정이다. 게이트간 간격(Spacing) 감소는 콘택홀 내부의 종횡비(Aspect Ratio) 증가를 야기하고 층간절연막(Inter Layer Dielectric; ILD) 증착시 갭필 마진의 감소로 인한 보이드(Void) 문제와 LPC 산화막 SAC 식각시 콘택 낫 오픈(Contact Not Open) 문제를 야기할 수 있다. Since the cell spacer nitride film currently required in an 80 nm class device is almost constant at about 280 mW to 300 mW, the gap between gates is substantially reduced. Reduced spacing between gates leads to increased aspect ratio inside the contact hole and voids due to a decrease in gap fill margin during interlayer dielectric (ILD) deposition and contact during LPC oxide SAC etching It can cause contact not open problems.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.Meanwhile, as the high integration of semiconductor devices is accelerated, various elements of the semiconductor devices have a stacked structure, and thus, a contact plug (or pad) concept has been introduced.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(LPC) 기술이 도입되어 통상적으로 사용되고 있다. In forming such a contact plug, a landing plug contact (LPC) technology, which has a larger area at the top than the bottom contacted in order to increase the contact area with a minimum area at the bottom and to increase the process margin for subsequent processes at the top. This is introduced and commonly used.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막(oxide)과 질화막(nitride)간의 식각 선택비를 이용하여 식각 프로파일을 얻는 자기 정렬 콘택(Self Align Contact; 이하 'SAC') 공정이 도입되었다.In addition, in order to form such a contact, there is a difficulty in etching between structures having a high aspect ratio. In this case, a self-aligned contact is obtained by using an etching selectivity between two materials, for example, an oxide and a nitride. Self Align Contact (hereinafter referred to as 'SAC') process was introduced.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.For the SAC process, CF and CHF-based gases are used, and an etch stop film and a spacer using a nitride film are required to prevent an attack on the conductive pattern below.
SAC 공정시 식각 타겟을 최소화하기 위해 층간절연막 증착 후 화학적 기계적 연마(Chamical Mechanical Polishing; 이하 'CMP') 등의 평탄화 공정을 통해 게이트하드마스크질화막 상부까지 식각정지막과 스페이서 및 층간절연막을 제거하는 공정을 적용하고 있다.In order to minimize the etch target during SAC process, the process of removing the etch stop layer, spacer and interlayer dielectric layer to the upper part of gate hard mask nitride layer through planarization process such as chemical mechanical polishing (CMP) after deposition of interlayer dielectric layer Is applying.
한편, 이러한 SAC 공정은 스페이서 형성 및 자기 정렬 홀 형성을 위한 식각 공정시 게이트 라인의 게이트하드마스크질화막 식각 손실로 인한 게이트 전도층과 플러그 간의 쇼트로 인한 SAC 페일(fail)이 발생하는 문제가 있다.In the SAC process, a SAC fail occurs due to a short between the gate conductive layer and the plug due to the gate hard mask nitride etching loss of the gate line during the etching process for forming the spacer and forming the self-aligning hole.
특히, DRAM 디바이스의 경우 리프레시(refresh) 개선을 위한 리세스 게이트(recess gate)를 적용시 액티브 영역과 필드 영역의 단차로 인하여 실리사이드 스트레스 차이가 발생하고, 이로 인해 실리사이드 측면의 과도 산화가 주로 발생하여 SAC 페일을 유발하는 경우가 많다.In particular, in the case of DRAM devices, when a recess gate for refresh improvement is applied, a silicide stress difference occurs due to a step difference between an active region and a field region, and thus, excessive oxidation of the silicide side occurs mainly. It often causes SAC fail.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도와 전자현미경 사진이다.1A to 1D are cross-sectional views and electron micrographs showing a method of manufacturing a semiconductor device according to the prior art.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI 공정을 이용하여 소자분리막(12)을 형성한다. 이어서, 반도체 기판(11) 전면에 게이트 산화막(도시하지 않음)을 형성한 후, 게이트 산화막 상에 다수의 게이트 라인을 형성한다. 여기서 게이트 라인은 폴리실리콘막(13), 실리사이드(14), 하드마스크질화막(15) 및 반사방지막(16)의 순서로 적층한 것이다. 이때, 반사방지막(16)은 하드마스크질화막(16) 상부에 포토레지스트(도시하지 않음)를 도포하고 노광 및 현상으로 하드마스크질화막(15)을 패터닝할 때, 용이한 노광을 위해 형성하는 것으로, 실리콘옥시나이트라이드(SiON)를 사용한다. As shown in FIG. 1A, the
다음으로, 게이트 라인을 형성한 후 라이트 옥시데이션(light oxidation)을 진행한다. 이러한 라이트 옥시데이션 공정을 통해 폴리실리콘막(13)과 실리사이드(14)의 노출된 식각면에는 산화막(17)이 형성된다. Next, after the gate line is formed, light oxidation is performed. The
한편, 라이트 옥시데이션 공정시 실리사이드(14)의 비정상 산화로 게이트 라인 측면 옆으로 산화막(17)이 과도 성장(A)된 것을 볼 수 있다.On the other hand, it can be seen that the
이러한, 실리사이드(14) 이상 산화 현상은 소자분리막 영역에서만 국한되고, 이는 게이트 라인 식각후 실리사이드 내부의 보이드가 소자분리막 영역 위로 디파인된 라인에만 일부 오픈되기 때문으로 판단된다.The abnormal oxidation phenomenon of the
이후의 공정을 도시하지는 않지만, 실리사이드 측면에 산화막(17)이 과도 성장된 상태(A)에서 이온 주입 공정 진행을 완료한 후, 질화막 스트레스를 방지하기 위한 버퍼산화막을 증착하고, 질화막을 소정 두께로 증착하여 과도 성장 모양을 그대로 유지한 상태에서, 게이트 라인을 포함하는 전면에 층간산화막을 증착하고 LPC 공정을 진행할 경우 식각 이온들에 의해 층간절연막이 제거되고, SAC 베리어막인 질화막이 오픈된 후 일정 부분 두께의 질화막이 식각에 의하여 손실되는데, 이 때 과도 산화 부분(A)의 질화막은 식각 이온에 의한 과도한 데미지를 받아 완전히 오픈되어 버퍼산화막의 손실을 유발함으로써, 폴리실리콘막(13)과 SAC 페일을 유발하게 된다. Although not shown, after the completion of the ion implantation process in the state (A) in which the
도 1b를 참조하면, 실리사이드(14) 증착후 보이드(V)의 양상을 보여주는 사진이며 이후 형성되는 게이트 라인은 점선으로 나타낸 형태이다. 하부 토폴로지(Topology)에 따라 실리사이드(14) 증착후 보이드가 형성되어 있는 것을 알 수 있 다. 하드마스크질화막에 의해 게이트 라인 형성의 중앙에 의치하는 보이드(V)는 이후 산화 공정 상에 이상을 유발하지 않지만, 소자분리막(22) 지역에 위치한 게이트 라인의 경우 실리사이드 보이드(V)가 라인 중앙이 아니라 끝 부분에 형성되는 것을 알 수 있다.Referring to FIG. 1B, a picture showing a void V after deposition of the
도 1c를 참조하면, 실리사이드의 슬롭이 포지티브(B)하게 구현된 것을 알 수 있으며, 도 1d를 참조하면 실리사이드의 슬롭이 버티컬(B')하게 구현되었으므로, 실리사이드 증착시 발생하는 보이드가 일부 노출되므로, 후속 공정시 비정상 산화 현상이 발생한다.Referring to FIG. 1C, it can be seen that the silp of the silicide is positively implemented (B). Referring to FIG. 1D, since the slope of the silicide is vertically implemented (B ′), the voids generated during silicide deposition are partially exposed. In the subsequent process, abnormal oxidation occurs.
상술한 바와 같이, 비대칭 구조의 보이드가 게이트 식각 후에 일부 노출될 경우 그 스트레스 차이로 산화 공정에 의한 비정상 산화 현상이 발생하여 소자의 신뢰도를 저하시킨다.As described above, when the void of the asymmetric structure is partially exposed after the gate etching, an abnormal oxidation phenomenon due to the oxidation process occurs due to the stress difference, thereby lowering the reliability of the device.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 실리사이드 측면에 이상 산화 발생을 억제하여 랜딩 플러그 콘택 식각시 자기 정렬 콘택 페일을 방지하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for manufacturing a semiconductor device suitable for preventing self-aligned contact failure during landing plug contact etching by suppressing abnormal oxidation on the silicide side. .
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 폴리실리콘막, 실리사이드막 및 하드마스크를 적층하는 단계; 상기 하드마스크를 사용하여 상기 실리사이드막을 식각하는 단계; 케미컬식각을 실시하여 상기 실리사이드막의 식각단면을 네가티브로 형성하는 단계; 및 상기 폴리실리콘막을 식각하는 단계를 포함한다.A characteristic semiconductor device manufacturing method for achieving the above object comprises the steps of laminating a polysilicon film, a silicide film and a hard mask on a semiconductor substrate; Etching the silicide layer using the hard mask; Performing chemical etching to negatively form an etching cross-section of the silicide layer; And etching the polysilicon film.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
도 2는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 전자현미경 사진이다.2 is an electron micrograph showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2를 참조하면, 게이트 전도막, 게이트하드마스크가 적층된 게이트 라인 패터닝시 실리사이드 식각 단면도를 네가티브하게 구현함으로써 실리사이드 증착시 발생된 보이드 부분이 완전히 오픈되도록 하고 이러한 오픈 실리사이드 단면도에서는 산화 공정에서의 스트레스를 받지 않기 때문에 이상 산화 현상이 방지된다.Referring to FIG. 2, the silicide etching cross section is negatively implemented during gate line patterning in which the gate conductive layer and the gate hard mask are stacked to completely open the void portion generated during silicide deposition. Because it does not receive, abnormal oxidation phenomenon is prevented.
한편, 실리사이드 식각 단면을 네가티브(B'')하게 형성하기 위해서 실리사이드 식각은 Cl2, NF3, SF6, O2, N2와 같은 가스를 이용한 건식 식각을 진행하고, 폴리실리콘막 식각은 게이트 산화막과의 선택비를 위해 HBr/O2가 혼합된 가스로 식각한다.Meanwhile, in order to form a silicide etch cross section negatively (B ″), the silicide etching is performed by dry etching using gases such as Cl 2 , NF 3 , SF 6 , O 2 , and N 2, and the polysilicon film etching is performed using a gate The HBr / O 2 is etched in a mixed gas for the selectivity with respect to the oxide film.
한편, 실리사이드와 폴리실리콘막 사이에 케미컬 식각을 유도하기 위한 공정을 추가하는데, 이를 위하여 폴리실리콘막 식각시 사용하는 HBr/O2 가스에 클로린계 가스(Cl2)를 첨가하여 식각한다. Meanwhile, a process for inducing chemical etching between the silicide and the polysilicon film is added, and for this purpose, chlorine-based gas (Cl 2 ) is added to the HBr / O 2 gas used for etching the polysilicon film.
또한, 소스파워와 바이어스 파워는 각각 300W 이하(1W∼300W), 50W 이하(1W ∼50W)로 조절되도록 하며 HBr, O2, Cl2 가스의 유량은 각각 5sccm∼20sccm, 2sccm∼10sccm, 10sccm∼50sccm으로 하며 클로린계 가스(Cl2)의 유량이 증가할수록 실리사이드 식각 단면의 슬롭은 네가티브 현상이 증가된다.In addition, the source power and the bias power are adjusted to 300W or less (1W to 300W) and 50W or less (1W to 50W), respectively, and the flow rates of HBr, O 2 and Cl 2 gas are 5sccm to 20sccm, 2sccm to 10sccm, and 10sccm to As 50 sccm, as the flow rate of chlorine-based gas (Cl 2 ) increases, the slope of the silicide etch cross section increases the negative phenomenon.
한편, 게이트 라인의 전도막으로 실시예에서는 폴리실리콘막과 실리사이드를 사용했지만, 텅스텐막 티타늄막, 티타늄나이트라이드 및 실리사이드 계열의 물질 중 선택된 물질을 사용해도 무방하다.Meanwhile, although the polysilicon film and the silicide are used as the conductive film of the gate line, a material selected from a tungsten film, a titanium nitride, and a silicide-based material may be used.
상술한 바와 같이, 본 발명을 적용하여 소자분리막 상부에 형성된 실리사이드 보이드를 완전히 오픈시킴으로써 실리사이드 스트레스에 의한 이상 산화 현상을 억제할 수 있고 자기 정렬 콘택 페일을 방지하게 된다.As described above, by applying the present invention to completely open the silicide voids formed on the device isolation layer, the abnormal oxidation caused by the silicide stress can be suppressed and the self-aligned contact fail can be prevented.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 게이트 라인 식각시 실리사이드의 보이드 발생 포인트를 원천 제거함으로써 이후 라이트 옥시데이션 진행시 발생하는 스트레스 차이에 의한 이상 산화 발생을 억제하여 게이트 라인 측면으로의 과도 산화를 방지함으로써 랜딩 플러그 콘택의 자기 정렬 페일을 방지하여 소자의 신뢰도를 개선하는 효과를 얻을 수 있다.The present invention as described above removes the void generation point of the silicide during the gate line etching to prevent abnormal oxidation caused by the stress difference generated during the light oxidization process, thereby preventing excessive oxidation to the gate line side of the landing plug contact. The effect of improving the reliability of the device can be obtained by preventing the self-alignment failure.
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