KR20070087359A - Method for fabricating the same of semiconductor in storage node contact - Google Patents

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Abstract

A method for forming a storage node contact in a semiconductor device is provided to solve a mask patterning problem and to secure an overlay margin with a subsequent storage node by forming a storage node contact as a line type and extending an upper width of the storage node contact. A bit line pattern(16) is formed on an upper portion of a semiconductor substrate(11) where a landing plug contact(13) is formed. Interlayer dielectrics(12,14,15) are formed until the space between the bit line patterns is gap-filled. A mask pattern is formed on the interlayer dielectrics. First dry etching, wet etching, and second dry etching are sequentially performed on the interlayer dielectrics by using the mask pattern as an etch mask until the surface of the landing plug contact is opened to form a storage node contact hole(19). The width of the upper portion of the storage node contact hole is wider than that of the lower portion thereof. A storage node contact is formed to gap-fill the storage node contact hole.

Description

반도체 소자의 스토리지노드 콘택 형성방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR IN STORAGE NODE CONTACT}METHODS FOR FABRICATING THE SAME OF SEMICONDUCTOR IN STORAGE NODE CONTACT}

도 1a 내지 도 1g는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성방법을 설명하기 위한 공정 단면도,1A to 1G are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to a first embodiment of the present invention;

도 2a 내지 도 2f는 본 발명의 바람직한 제2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성방법을 설명하기 위한 공정 단면도.2A to 2F are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to a second exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 반도체 기판 12 : 제1층간절연막11 semiconductor substrate 12 first interlayer insulating film

13 : 랜딩플러그콘택 14 : 제2층간절연막13: landing plug contact 14: second interlayer insulating film

15 : 제3층간절연막 16 : 비트라인패턴15: third interlayer insulating film 16: bit line pattern

17 : 하드마스크 18 : 감광막패턴17: hard mask 18: photoresist pattern

19 : 스토리지노드 콘택홀 20 : 스페이서19: storage node contact hole 20: spacer

21 : 스토리지노드 콘택21: Storage Node Contact

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 스토리지노드 콘택 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a storage node contact of a semiconductor device.

반도체 소자가 고집적화 되면서 80nm기술 이하급의 스토리지노드 콘택플러그의 경우 홀타입(Hole Type)으로 콘택을 형성하고 있다. As semiconductor devices are highly integrated, in the case of storage node contact plugs of 80 nm technology or less, contacts are formed in a hole type.

그러나, 홀타입으로 스토리지노드 콘택을 형성시 반도체 소자의 고집적화에 따라 스토리지노드 콘택홀 면적이 작아짐으로써 스토리지노드 콘택홀을 형성하기 위한 마스크 패터닝(Mask Patterning)이 어려운 문제점이 있다.However, when forming the storage node contact in the hole type, the masking pattern for forming the storage node contact hole is difficult because the storage node contact hole area is reduced according to the high integration of the semiconductor device.

또한, 홀타입으로 스토리지노드 콘택을 형성시 홀타입의 스토리지노드 콘택홀에 스토리지노드 콘택플러그를 매립하므로 스토리지노드 콘택플러그의 탑부분의 오픈면적이 작아서 후속 스토리지노드와의 오버레이마진(OverLay Margin)이 부족한 문제점이 있다.In addition, when the storage node contact is formed as a hole type, the storage node contact plug is embedded in the hole type storage node contact hole, so the open area of the top portion of the storage node contact plug is small so that the overlay margin with the subsequent storage node is increased. There is a problem.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드 콘택 형성시 마스크 패터닝이 어려운 문제점과 후속 스토리지노드와의 오버레이마진이 부족한 문제점을 해결할 수 있는 반도체 소자의 스토리지노드 콘택 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, the method of forming a storage node contact of a semiconductor device that can solve the problem of difficult mask patterning when forming the storage node contact and the lack of overlay margin with the subsequent storage node. The purpose is to provide.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 스토리지노드 콘택 형성방법은 랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막 상에 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 상기 층간절연막을 제1건식식각, 습식식각과 제2건식식각을 순차로 랜딩플러그콘택 표면이 오픈될때까지 실시하여 상부가 하부보다 더 넓은 폭을 갖는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming a storage node contact of a semiconductor device, the method comprising: forming a bit line pattern on a semiconductor substrate on which a landing plug contact is formed, and forming an interlayer insulating layer until the bit line pattern is filled between the bit line patterns. And forming a mask pattern on the interlayer insulating layer, and using the mask pattern as an etch mask, the interlayer insulating layer is sequentially subjected to first dry etching, wet etching and second dry etching until the landing plug contact surface is opened. Forming a storage node contact hole having a width wider than a lower portion thereof, and forming a storage node contact filling the storage node contact hole.

또한, 랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막 상에 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 층간절연막을 습식식각과 건식식각을 순차로 실시하여 랜딩플러그콘택 표면이 오픈될때까지 식각하여 상부가 하부보다 더 넓은 폭을 갖는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계를 포함한다.The method may further include forming a bit line pattern on the semiconductor substrate on which the landing plug contact is formed, forming an interlayer insulating film until the bit line pattern is filled, forming a mask pattern on the interlayer insulating film, and forming the mask pattern. Forming a storage node contact hole having an upper width wider than a lower portion by etching the interlayer insulating layer with an etch mask sequentially until the landing plug contact surface is opened by wet etching and dry etching. And forming a storage node contact to fill the gap.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

실시예1Example 1

도 1a 내지 도 1g는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성방법을 설명하기 위한 공정 단면도이다. 도면의 좌측은 비트라인패턴과 교차하는 방향으로 절취한 도면이고, 우측은 비트라인패턴과 나란한 방향으로 절취한 도면이다. 이하, 자세한 설명을 위해 두 방향에서의 공정 단면도를 함께 보여준다.1A to 1G are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to a first embodiment of the present invention. The left side of the figure is a diagram cut in the direction crossing the bit line pattern, and the right side is a figure cut in the direction parallel to the bit line pattern. Hereinafter, the cross-sectional views of the process in two directions are shown together for detailed description.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 랜딩플러그콘택(13)을 포함한 제1층간절연막(12)을 형성한다. 여기서, 제1층간절연막(12) 형성전에 게이트라인을 형성할 수 있다.As shown in FIG. 1A, a first interlayer insulating film 12 including a landing plug contact 13 is formed on the semiconductor substrate 11. The gate line may be formed before the first interlayer insulating layer 12 is formed.

이어서, 제1층간절연막(12) 상에 제2층간절연막(14)을 형성한다.Next, a second interlayer insulating film 14 is formed on the first interlayer insulating film 12.

이어서, 제2층간절연막(14) 상에 복수의 비트라인패턴(16)을 형성한다. 여기서, 비트라인패턴(16)은 비트라인전극과 비트라인하드마스크가 순차로 적층된 구조로 형성된다.Subsequently, a plurality of bit line patterns 16 are formed on the second interlayer insulating film 14. Here, the bit line pattern 16 is formed in a structure in which bit line electrodes and bit line hard masks are sequentially stacked.

이어서, 비트라인패턴(16)사이를 채울때까지 제3층간절연막(15)을 형성한다.Subsequently, the third interlayer insulating film 15 is formed until the gap between the bit line patterns 16 is filled.

이어서, 제3층간절연막(15) 상에 하드마스크(17)를 형성한다. 여기서, 하드마스크(17)는 폴리실리콘으로 형성할 수 있다.Subsequently, a hard mask 17 is formed on the third interlayer insulating film 15. Here, the hard mask 17 may be formed of polysilicon.

이어서, 하드마스크(17) 상에 감광막을 형성하고, 노광 및 현상으로 스토리지노드 콘택홀 예정지역을 오픈시키는 라인타입의 감광막패턴(18)을 형성한다.Subsequently, a photoresist film is formed on the hard mask 17, and a line type photoresist pattern 18 is formed to open a storage node contact hole predetermined region by exposure and development.

도 1b에 도시된 바와 같이, 감광막패턴(18)을 식각마스크로 하드마스크(17)를 식각하여 스토리지노드 콘택홀 예정지역을 오픈시킨다.As shown in FIG. 1B, the hard mask 17 is etched using the photoresist pattern 18 as an etch mask to open a storage node contact hole planned area.

이어서, 하드마스크(17)를 식각마스크로 제3층간절연막(15)을 소정깊이 식각 하여 홀(19a)을 형성한다. 여기서, 홀(19a)은 제1건식식각으로 형성하되, 비트라인과 90°방향으로 라인형태로 수직프로파일을 갖고 형성된다.Subsequently, the third interlayer insulating film 15 is etched by a predetermined depth using the hard mask 17 as an etch mask to form the holes 19a. Here, the hole 19a is formed by the first dry etching, but is formed with the vertical profile in the form of a line in a 90 ° direction with the bit line.

도 1c에 도시된 바와 같이, 홀(19a)의 측면을 넓혀준다. 이를 위해, 습식식각을 실시하는데, 홀(19a)이 측면이 넓고 아랫부분은 라운드진 형태로 바뀐다(19b).As shown in FIG. 1C, the side of the hole 19a is widened. To this end, wet etching is performed, in which the holes 19a have wide sides and the lower portions are rounded (19b).

이하, 습식식각을 실시한 홀(19a)을 '홀(19b)'이라고 한다.Hereinafter, the hole 19a which wet-etched is called "hole 19b."

따라서, 스토리지노드 콘택홀의 상부가 폭이 넓게 형성되어, 후속 스토리지 노드와의 오버레이 마진을 확보할 수 있다.Therefore, the upper portion of the storage node contact hole is formed to have a wide width, thereby securing an overlay margin with a subsequent storage node.

도 1d에 도시된 바와 같이, 하드마스크(17)를 식각마스크로 홀(19b) 아래의 나머지 제3층간절연막(15)과 제2층간절연막(14)을 랜딩플러그콘택(13)의 표면이 오픈될때까지 식각하여 상부가 하부보다 폭이 넓은 스토리지노드 콘택홀(19)을 형성한다.As shown in FIG. 1D, the surface of the landing plug contact 13 is opened with the remaining third interlayer insulating film 15 and the second interlayer insulating film 14 under the hole 19b using the hard mask 17 as an etch mask. Etch until it is formed to form a storage node contact hole 19 wider than the bottom.

여기서, 제3층간절연막(15)과 제2층간절연막(14)의 식각은 제2건식식각을 실시한다.Here, the etching of the third interlayer insulating film 15 and the second interlayer insulating film 14 is performed by a second dry etching.

도 1e에 도시된 바와 같이, 비트라인 패턴(16)에 스페이서(20)를 형성한다. 여기서, 스페이서(20)는 우측에 도시된 도면과 같이 스토리지노드 콘택홀(19)의 표면에 동시에 형성된다.As shown in FIG. 1E, a spacer 20 is formed in the bit line pattern 16. Here, the spacer 20 is simultaneously formed on the surface of the storage node contact hole 19 as shown in the drawing on the right.

도 1f에 도시된 바와 같이, 스토리지노드 콘택홀(19) 바닥부의 스페이서(20)를 식각하여 랜딩플러그콘택(13)의 표면을 오픈시킨다.As illustrated in FIG. 1F, the spacer 20 of the bottom of the storage node contact hole 19 is etched to open the surface of the landing plug contact 13.

이어서, 스토리지노드 콘택홀(19)을 채울때까지 도전물질(21)을 형성한다. 여기서, 도전물질(21)은 폴리실리콘을 사용할 수 있다.Subsequently, the conductive material 21 is formed until the storage node contact hole 19 is filled. Here, the conductive material 21 may use polysilicon.

도 1g에 도시된 바와 같이, 비트라인 패턴(16)의 상부까지 도전물질(21)을 평탄화하여 스토리지노드 콘택(21a)을 형성한다.As illustrated in FIG. 1G, the conductive material 21 is planarized to the upper portion of the bit line pattern 16 to form the storage node contact 21a.

따라서, 상부의 폭이 하부의 폭보다 넓은 스토리지노드 콘택(21a)을 형성하여, 후속 스토리지노드 콘택과의 오버레이 마진을 확보할 수 있다.Accordingly, the storage node contact 21a having the upper width than the lower width can be formed to secure an overlay margin with the subsequent storage node contact.

제1실시예의 스토리지노드 콘택공정은 제1건식식각, 습식식각과 제2건식식각의 총3단계로 실시된다.The storage node contact process of the first embodiment is performed in a total of three stages: first dry etching, wet etching, and second dry etching.

실시예2Example 2

도 2a 내지 도 2f는 본 발명의 바람직한 제2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성방법을 설명하기 위한 공정 단면도이다. 도면의 좌측은 비트라인패턴과 교차하는 방향으로 절취한 도면이고, 우측은 비트라인패턴과 나란한 방향으로 절취한 도면이다. 이하, 자세한 설명을 위해 두 방향에서의 공정 단면도를 함께 보여준다.2A to 2F are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to a second exemplary embodiment of the present invention. The left side of the figure is a diagram cut in the direction crossing the bit line pattern, and the right side is a figure cut in the direction parallel to the bit line pattern. Hereinafter, the cross-sectional views of the process in two directions are shown together for detailed description.

본 발명의 제2실시예는 제1실시예와 동일한 구조를 갖지만, 스토리지노드 콘택홀을 두번의 식각공정으로 실시하여 제1실시예의 3번의 식각공정에서 두번의 건식식각공정으로 발생하는 비트라인 하드마스크의 손실로 인해 자기정렬콘택 패일이 야기되는 문제점과 공정단순화 및 공정시간 단축면에서 더 유리하다.Although the second embodiment of the present invention has the same structure as the first embodiment, the bit line hard generated by the two dry etching processes in the third etching process of the first embodiment by performing the storage node contact holes in two etching processes. Loss of the mask is more advantageous in terms of the problem of self-aligned contact failure, process simplification, and process time reduction.

도 2a에 도시된 바와 같이, 반도체 기판(31) 상부에 랜딩플러그콘택(33)을 포함한 제1층간절연막(32)을 형성한다. 여기서, 제1층간절연막(32) 형성 전에 게이트라인을 형성할 수 있다.As shown in FIG. 2A, a first interlayer insulating layer 32 including a landing plug contact 33 is formed on the semiconductor substrate 31. The gate line may be formed before the first interlayer insulating layer 32 is formed.

이어서, 제1층간절연막(32) 상에 제2층간절연막(34)을 형성한다.Next, a second interlayer insulating film 34 is formed on the first interlayer insulating film 32.

이어서, 제2층간절연막(34) 상에 복수의 비트라인패턴(36)을 형성한다. 여기서, 비트라인패턴(36)은 비트라인전극과 비트라인하드마스크가 순차로 적층된 구조로 형성된다.Subsequently, a plurality of bit line patterns 36 are formed on the second interlayer insulating film 34. Here, the bit line pattern 36 is formed in a structure in which the bit line electrodes and the bit line hard mask are sequentially stacked.

이어서, 비트라인패턴(36)사이를 채울때까지 제3층간절연막(35)을 형성한다. 여기서, 제3층간절연막(35)은 습식식각율에 있어서 측면식각율과 수직식각율이 다른 산화막으로 형성하되, 바람직하게는 SOD(Spin On Dielectric)막을 코팅하여 형성한다. SOD막은 위쪽의 막질에 비해 아래쪽으로 내려갈수록 소프트(Soft)한 특성을 갖기 때문에, 습식식각시 측면식각율(Lateral Etch Rate)에 비해 수직식각율(Vertical Etch Rate)이 빠르다.Next, the third interlayer insulating film 35 is formed until the gap between the bit line patterns 36 is filled. Here, the third interlayer insulating layer 35 is formed of an oxide film having a different side etch rate and a vertical etch rate in the wet etch rate, preferably by coating a spin on dielectric (SOD) film. Since the SOD film has a softer characteristic as it goes down than the upper film quality, the vertical etching rate is faster than the wet etching rate (Lateral Etch Rate).

이어서, 제3층간절연막(35) 상에 하드마스크(37)를 형성한다. 여기서, 하드마스크(37)는 폴리실리콘, 질화막 및 비정질카본으로 구성된 그룹 중에서 선택된 어느 하나로 형성할 수 있다.Next, a hard mask 37 is formed on the third interlayer insulating film 35. Here, the hard mask 37 may be formed of any one selected from the group consisting of polysilicon, nitride film, and amorphous carbon.

이어서, 하드마스크(37) 상에 감광막을 형성하고, 노광 및 현상으로 스토리지노드 콘택홀 예정지역을 오픈시키는 라인타입의 감광막패턴(38)을 형성한다.Subsequently, a photoresist film is formed on the hard mask 37, and a line type photoresist pattern 38 is formed to open a storage node contact hole predetermined region by exposure and development.

도 2b에 도시된 바와 같이, 감광막패턴(38)을 식각마스크로 하드마스크(37)를 식각하여 스토리지노드 콘택홀 예정지역을 오픈시킨다.As shown in FIG. 2B, the hard mask 37 is etched using the photoresist pattern 38 as an etch mask to open a storage node contact hole planned area.

이어서, 하드마스크(37)를 식각마스크로 제3층간절연막(35)을 소정깊이 식각하여 홀(39a)을 형성하되, 습식식각을 실시하여 하드마스크(37)의 오픈 넓이보다 폭이 넓고 밑부분이 라운드지도록 형성한다. Subsequently, the third interlayer insulating layer 35 is etched with a hard mask 37 as an etch mask to form a hole 39a by wet etching, and the wet etching is performed to be wider and wider than the open area of the hard mask 37. It is formed to be round.

여기서, 습식식각은 300:1로 희석된 BOE 또는 20:1로 희석된 BOE를 사용할 수 있다.Here, the wet etching may use BOE diluted to 300: 1 or BOE diluted to 20: 1.

특히, 습식식각의 타겟은 분리막(여기서, 분리막은 스토리지노드 콘택 사이의 층간절연막이다.)이 서로 인접한 스토리지노드 콘택간에 쇼트가 나지 않는 두께로 정하여 실시한다.(이때, 본 발명이 실시되는 80nm급의 소자에서 분리막 두께는 550Å이다.)In particular, the target of the wet etching is performed by setting a separator (where the separator is an interlayer insulating film between the storage node contacts) to a thickness at which no short is generated between the storage node contacts adjacent to each other. The thickness of the separator in the device is 550Å.)

도 2c에 도시된 바와 같이, 홀(39a)의 표면에 스토리지노드 콘택 스페이서(40)를 형성한다. 여기서, 스페이서(40)는 질화막으로 형성한다.As shown in FIG. 2C, the storage node contact spacer 40 is formed on the surface of the hole 39a. Here, the spacer 40 is formed of a nitride film.

도 2d에 도시된 바와 같이, 하드마스크(37)를 식각마스크로 홀(39a) 아래의 스페이서(40), 제3층간절연막(35)과 제2층간절연막(34)을 식각하여 상부가 하부의 폭보다 넓은 스토리지노드 콘택홀(39)을 형성한다.As shown in FIG. 2D, the spacer 40, the third interlayer insulating layer 35, and the second interlayer insulating layer 34 under the hole 39a are etched using the hard mask 37 as an etch mask. A storage node contact hole 39 wider than the width is formed.

여기서, 스토리지노드 콘택홀(39) 식각은 건식식각으로 실시하되, 질화막과 적어도 5:1이상의 충분한 선택비를 갖는 조건으로 실시한다. 바람직하게는 CxFy, O2 와 Ar 식각가스를 조합하여 실시할 수 있다. 이때, CxFy는 C4F6로 사용할 수 있다.The etching of the storage node contact hole 39 may be performed by dry etching, but under conditions having a sufficient selectivity of at least 5: 1 with the nitride film. Preferably, the combination may be performed by combining CxFy, O 2 and an Ar etching gas. At this time, CxFy may be used as C 4 F 6 .

도 2e에 도시된 바와 같이, 스토리지노드 콘택홀(39)을 채울때까지 하드마스크(37) 상에 도전물질(41)을 형성한다. 여기서, 도전물질(41)은 폴리실리콘을 사용할 수 있다.As shown in FIG. 2E, the conductive material 41 is formed on the hard mask 37 until the storage node contact hole 39 is filled. Here, the conductive material 41 may use polysilicon.

도 2f에 도시된 바와 같이, 비트라인 패턴(36)의 상부까지 도전물질(41)을 평탄화하여 스토리지노드 콘택(41a)을 형성한다.As shown in FIG. 2F, the conductive material 41 is planarized to the upper portion of the bit line pattern 36 to form the storage node contact 41a.

따라서, 상부의 폭이 하부의 폭보다 넓은 스토리지노드 콘택(41a)을 형성하여, 후속 스토리지노드 콘택과의 오버레이 마진을 확보할 수 있다.Accordingly, the storage node contact 41a having the upper width than the lower width can be formed to secure an overlay margin with the subsequent storage node contact.

제2실시예는 SOD막을 절연막으로 사용함으로써, 수직습식식각율(Vertical Wet Etch Rate)이 매우 빠르기 때문에, 건식식각공정을 스킵(skip)하고 한번의 습식식각으로 스토리지노드 콘택홀을 형성할 수 있다.In the second embodiment, since the vertical wet etching rate is very fast by using the SOD film as an insulating layer, the dry etching process may be skipped and the storage node contact hole may be formed by one wet etching. .

따라서, 본 발명의 제2실시예에서는, 제1실시예에서 실시되는 두번의 건식식각으로 인한 비트라인 하드마스크의 손실을 줄일 수 있기 때문에, 자기정렬콘택 패일(Self Align Contact fail)을 방지할 수 있으며, 두번의 건식식각과 한번의 습식식각으로 실시한 3스텝 공정에서 2스텝 또는 1스텝 공정으로 공정 단순화 및 공정시간 단축면에서 더 유리하다.Therefore, in the second embodiment of the present invention, since the loss of the bit line hard mask due to the two dry etchings performed in the first embodiment can be reduced, self alignment contact fail can be prevented. In addition, it is more advantageous in terms of process simplification and shortening of the process time from a three step process performed by two dry etching and one wet etching to a two step or one step process.

상기한 본 발명은, 라인타입으로 스토리지노드 콘택을 형성하여 마스크 패터닝의 문제를 해결하고, 스토리지노드 콘택의 상부 폭을 넓힘으로써 후속 스토리지노드와의 오버레이마진을 확보할 수 있는 장점이 있다.The present invention has the advantage of solving the problem of mask patterning by forming a storage node contact in a line type, and securing an overlay margin with a subsequent storage node by widening the upper width of the storage node contact.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명에 의한 반도체 소자의 스토리지노드 콘택 형성방법은 라인타 입으로 스토리지노드 콘택을 형성하여 마스크 패터닝의 문제를 해결하고, 스토리지노드 콘택의 상부 폭을 넓힘으로써 후속 스토리지노드와의 오버레이마진을 확보할 수 있는 효과가 있다.The above-described method for forming a storage node contact of a semiconductor device according to the present invention solves the problem of mask patterning by forming a storage node contact with a line type, and increases the upper width of the storage node contact, thereby providing an overlay margin with a subsequent storage node. There is an effect that can be secured.

Claims (18)

랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계;Forming a bit line pattern on the semiconductor substrate on which the landing plug contact is formed; 상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계;Forming an interlayer insulating film until filling between the bit line patterns; 상기 층간절연막 상에 마스크패턴을 형성하는 단계;Forming a mask pattern on the interlayer insulating film; 상기 마스크패턴을 식각마스크로 상기 층간절연막을 제1건식식각, 습식식각과 제2건식식각을 순차로 랜딩플러그콘택 표면이 오픈될때까지 실시하여 상부가 하부보다 더 넓은 폭을 갖는 스토리지노드 콘택홀을 형성하는 단계; 및Using the mask pattern as an etch mask, the interlayer insulating layer is sequentially subjected to the first dry etching, the wet etching, and the second dry etching until the landing plug contact surface is opened, thereby forming a storage node contact hole having an upper portion having a wider width than the lower portion. Forming; And 상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계Forming a storage node contact to fill the storage node contact hole 를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.Storage node contact forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1건식식각은,The first dry etching, 상기 비트라인 패턴과 90℃방향으로 라인형태로 부분식각하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.And partially etching the bit line pattern in the form of a line in a 90 ° C direction. 제1항에 있어서,The method of claim 1, 상기 마스크패턴은,The mask pattern, 폴리실리콘 하드마스크와 감광막패턴이 적층된 구조로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.A method of forming a storage node contact for a semiconductor device, characterized in that the polysilicon hard mask and the photoresist pattern are stacked. 제1항에 있어서,The method of claim 1, 상기 스토리지노드 콘택을 형성하는 단계는,Forming the storage node contact, 상기 스토리지노드 콘택홀 표면에 스페이서를 형성하는 단계;Forming a spacer on a surface of the storage node contact hole; 상기 스토리지노드 콘택홀 바닥부의 스페이서를 제거하는 단계;Removing a spacer at a bottom of the storage node contact hole; 상기 스토리지노드 콘택홀을 채울때까지 도전물질을 형성하는 단계; 및Forming a conductive material until the storage node contact hole is filled; And 상기 비트라인 패턴 상부까지 상기 도전물질을 평탄화하여 스토리지 노드 콘택을 형성하는 단계Planarizing the conductive material to the upper portion of the bit line pattern to form a storage node contact 를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.Storage node contact forming method of a semiconductor device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The spacer is a storage node contact forming method of a semiconductor device, characterized in that formed by a nitride film. 제4항에 있어서,The method of claim 4, wherein 상기 도전물질은 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The conductive material is a method of forming a storage node contact of a semiconductor device, characterized in that using polysilicon. 랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계;Forming a bit line pattern on the semiconductor substrate on which the landing plug contact is formed; 상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계;Forming an interlayer insulating film until filling between the bit line patterns; 상기 층간절연막 상에 마스크패턴을 형성하는 단계;Forming a mask pattern on the interlayer insulating film; 상기 마스크패턴을 식각마스크로 층간절연막을 습식식각과 건식식각을 순차로 실시하여 랜딩플러그콘택 표면이 오픈될때까지 식각하여 상부가 하부보다 더 넓은 폭을 갖는 스토리지노드 콘택홀을 형성하는 단계; 및Forming a storage node contact hole having an upper portion having a wider width than the lower portion by etching the interlayer insulating layer using the mask pattern as an etch mask and sequentially performing wet etching and dry etching until the landing plug contact surface is opened; And 상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계Forming a storage node contact to fill the storage node contact hole 를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.Storage node contact forming method of a semiconductor device comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 층간절연막은 코팅하여 형성하되, SOD(Spin On Dielectric)막을 사용하 는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The interlayer insulating layer is formed by coating, but using a SOD (Spin On Dielectric) film, the storage node contact forming method of a semiconductor device. 제7항에 있어서,The method of claim 7, wherein 상기 층간절연막은 산화막으로 형성하되, 습식식각율에 있어서 측면식각율과 수직식각율이 다른 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The interlayer dielectric layer may be formed of an oxide layer, but the oxide interlayer layer may be formed of an oxide layer having a different sidewall etch rate and a vertical etch rate from a wet etch rate. 제7항에 있어서,The method of claim 7, wherein 상기 습식식각을 하는 단계에서,In the wet etching step, 상기 습식식각의 타겟은 서로 인접한 스토리지노드 콘택간에 절연막이 모두 식각되어 쇼트가 나지 않도록 하는 두께로 정하여 실시하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The wet etching target is a storage node contact forming method of a semiconductor device, characterized in that the predetermined thickness to prevent the insulating film is etched between the storage node contacts adjacent to each other. 제7항에 있어서,The method of claim 7, wherein 상기 습식식각은 300:1로 희석된 BOE 또는 20:1로 희석된 BOE를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The wet etching method of forming a storage node contact of a semiconductor device, characterized in that performed using BOE diluted to 300: 1 or BOE diluted to 20: 1. 제7항에 있어서,The method of claim 7, wherein 상기 건식식각은 질화막과 적어도 5:1 이상의 선택비를 갖는 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The dry etching may be performed under a condition that the nitride film has a selectivity of at least 5: 1 or more. 제12항에 있어서,The method of claim 12, 상기 건식식각은 C4F6, O2와 Ar 식각가스를 조합하여 사용하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The dry etching is a method of forming a storage node contact of a semiconductor device, characterized in that using a combination of C 4 F 6 , O 2 and the etching gas. 제7항에 있어서,The method of claim 7, wherein 상기 마스크패턴은 하드마스크와 감광막패턴이 순차로 적층된 구조로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The mask pattern may have a structure in which a hard mask and a photoresist pattern are sequentially stacked. 제14항에 있어서,The method of claim 14, 상기 하드마스크는 폴리실리콘, 질화막 및 비정질 카본으로 구성된 그룹 중에서 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 스 토리지노드 콘택 형성방법.The hard mask is a storage node contact forming method of a semiconductor device, characterized in that formed using any one selected from the group consisting of polysilicon, nitride film and amorphous carbon. 제7항에 있어서,The method of claim 7, wherein 상기 스토리지노드 콘택을 형성하는 단계는,Forming the storage node contact, 상기 스토리지노드 콘택홀 표면에 스페이서를 형성하는 단계;Forming a spacer on a surface of the storage node contact hole; 상기 스토리지노드 콘택홀 바닥부의 스페이서를 제거하는 단계;Removing a spacer at a bottom of the storage node contact hole; 상기 스토리지노드 콘택홀을 채울때까지 도전물질을 형성하는 단계; 및Forming a conductive material until the storage node contact hole is filled; And 상기 비트라인 패턴 상부까지 상기 도전물질을 평탄화하여 스토리지 노드 콘택을 형성하는 단계Planarizing the conductive material to the upper portion of the bit line pattern to form a storage node contact 를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.Storage node contact forming method of a semiconductor device comprising a. 제16항에 있어서,The method of claim 16, 상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The spacer is a storage node contact forming method of a semiconductor device, characterized in that formed by a nitride film. 제16항에 있어서,The method of claim 16, 상기 도전물질은 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.The conductive material is a method of forming a storage node contact of a semiconductor device, characterized in that using the polysilicon.
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