KR100950554B1 - Method for forming landing plug contact in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 랜딩 플러그 콘택 형성 방법에 관한 것으로, 본 발명의 반도체 소자의 랜딩 플러그 콘택 형성 방법은, 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계; 상기 반도체 기판 상에 게이트 절연막, 게이트 전극 및 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 포함하는 결과물의 전면에 제1 질화막을 형성하는 단계; 상기 소자분리막이 드러날 때까지 적어도 상기 제1 질화막을 전면 건식 식각하여 랜딩 플러그 콘택 영역을 오픈시키는 단계; 결과물의 전면에 제2 질화막을 형성하는 단계; 상기 제2 질화막 상에 층간 절연막을 형성하는 단계; 랜딩 플러그 콘택 마스크를 이용하여 상기 층간 절연막을 SAC 식각하여 상기 제2 질화막을 노출시키는 개구부를 형성하는 단계; 및 상기 개구부 저면의 상기 제2 질화막을 제거하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 랜딩 플러그 콘택 형성 방법은, 셀 오픈 마스크를 형성한 상태에서 미리 랜딩 플러그 콘택 영역을 오픈시키는 공정을 수행하여 게이트 전극 하부의 테일 부분을 제거함으로써, 게이트 전극과 랜딩 플러그 사이의 쇼트 및 그로 인한 SAC 불량을 방지할 수 있다.The present invention relates to a method of forming a landing plug contact of a semiconductor device. The method of forming a landing plug contact of a semiconductor device includes: forming an isolation layer on a semiconductor substrate to define an active region; Forming a gate pattern having a gate insulating film, a gate electrode, and a gate hard mask stacked on the semiconductor substrate; Forming a first nitride film over the entire surface of the resultant including the gate pattern; Opening a landing plug contact region by at least a total dry etching of the first nitride layer until the device isolation layer is exposed; Forming a second nitride film over the entire surface of the resultant product; Forming an interlayer insulating film on the second nitride film; SAC-etching the interlayer insulating layer using a landing plug contact mask to form openings exposing the second nitride layer; And removing the second nitride film on the bottom surface of the opening, wherein the method for forming a landing plug contact of the semiconductor device according to the present invention includes opening a landing plug contact region in advance in a state in which a cell open mask is formed. By removing the tail portion under the gate electrode, the short between the gate electrode and the landing plug and the resulting SAC defect can be prevented.

랜딩 플러그 콘택, 셀 오픈 마스크, 게이트 전극, 테일, 쇼트 Landing Plug Contact, Cell Open Mask, Gate Electrode, Tail, Short

Description

반도체 소자의 랜딩 플러그 콘택 형성 방법{METHOD FOR FORMING LANDING PLUG CONTACT IN SEMICONDUCTOR DEVICE}FIELD OF FORMING LANDING PLUG CONTACT IN SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 랜딩 플러그 콘택 형성 방법에 관한 것이다.TECHNICAL FIELD This invention relates to the manufacturing technology of a semiconductor device. Specifically, It is related with the method of forming a landing plug contact of a semiconductor device.

최근 반도체 소자의 집적도가 증가함에 따라 종래의 플래너(planar) 트랜지스터 구조로는 트랜지스터 채널 길이(channel length) 감소 및 고농도 도핑에 의한 접합 누설(junction leakage) 때문에 소자의 리프레시(refresh) 특성 확보에 한계가 있다.With the recent increase in the degree of integration of semiconductor devices, conventional planar transistor structures have limitations in securing the refresh characteristics of devices due to the reduction of transistor channel length and junction leakage due to high concentration doping. have.

이러한 한계를 극복하기 위하여 최근 다양한 트랜지스터 구조가 제안되고 있다. 좀더 상세하게는, 기판의 활성 영역을 소정 깊이 식각하여 형성된 리세스(recess) 상에 게이트를 형성하는 리세스 트랜지스터 구조, 소자분리막을 소정 깊이 식각하여 수직으로 돌출되는 핀(fin) 활성 영역 상에 게이트를 형성하는 핀 트랜지스터 구조, 상기 리세스 트랜지스터 구조와 상기 핀 트랜지스터 구조가 혼합 된 새들(saddle) 트랜지스터 구조 등이 있다. 이들 트랜지스터 구조를 이용하면 트랜지스터의 채널 길이 증가 및 도핑 농도의 감소로 소자의 리프레시 특성이 크게 개선된다. In order to overcome this limitation, various transistor structures have recently been proposed. More specifically, a recess transistor structure for forming a gate on a recess formed by etching the active region of the substrate to a predetermined depth, and a fin active region that vertically protrudes by etching the device isolation layer to a predetermined depth. And a saddle transistor structure in which the recess transistor structure and the pin transistor structure are mixed. Using these transistor structures, the refresh characteristics of the device are greatly improved by increasing the channel length of the transistor and decreasing the doping concentration.

여기서, 리세스 트랜지스터 구조 및 새들 트랜지스터 구조를 형성하기 위해서는 공통적으로 기판 활성영역의 식각이 요구된다. Here, etching of the substrate active region is commonly required to form the recess transistor structure and the saddle transistor structure.

한편, 반도체 소자의 고집적화에 따라 패턴이 미세화되면서 기판의 활성 영역을 정의하기 위한 소자분리막 형성시 일반적으로 갭필(gap-fill) 특성이 우수한 SOD(Spin On Dielectric)막을 이용하게 되었다. 그러나, SOD막은 습식 식각률(wet etch rate)이 높은 물질이기 때문에, 전술한 리세스 트랜지스터 구조 또는 새들 트랜지스터 구조의 형성시 필연적으로 소자분리막이 크게 손실되며 이로 인하여 후속 게이트 패턴 형성 및 랜딩 플러그 콘택 형성시 게이트 전극과 랜딩 플러그 콘택이 쇼트(short)되어 SAC(Self Aligned Contact) 불량이 발생하는 문제점이 있다. 이하, 도1a 내지 도1h를 참조하여 좀더 상세히 설명하기로 한다.On the other hand, as the pattern is miniaturized due to high integration of semiconductor devices, a SOD (Spin On Dielectric) film having excellent gap-fill characteristics is generally used when forming an isolation layer for defining an active region of a substrate. However, since the SOD film is a material having a high wet etch rate, the device isolation film is inevitably largely lost in the formation of the recess transistor structure or the saddle transistor structure described above, thereby forming a subsequent gate pattern and forming a landing plug contact. There is a problem in that the gate electrode and the landing plug contact are shorted and a self aligned contact (SAC) defect occurs. Hereinafter, a detailed description will be given with reference to FIGS. 1A to 1H.

도1a 내지 도1h는 종래 기술에 따른 반도체 소자의 랜딩 플러그 콘택 형성 방법 및 그 문제점을 설명하기 위한 공정 단면도이다. 특히, 본 명세서에서는 설명의 편의상 랜딩 플러그 콘택이 형성되는 셀 영역 중에서도 소자분리영역만을 도시하여 설명을 진행하기로 한다. 1A to 1H are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device and a problem thereof according to the prior art. In particular, in the present specification, for convenience of description, only the device isolation region is shown among the cell regions in which the landing plug contacts are formed.

도1a에 도시된 바와 같이, 셀 영역과 주변회로 영역을 갖는 반도체 기판에 STI(Shallow Trench Isolation) 공정으로 소자분리막(11)을 형성하여 반도체 기판의 활성영역을 한정한다. 이때, 소자분리막(11)은 일반적으로 산화막으로 이루어지 며, 특히 갭필 특성이 우수한 SOD막으로 이루어진다. As shown in FIG. 1A, an isolation layer 11 is formed on a semiconductor substrate having a cell region and a peripheral circuit region by a shallow trench isolation (STI) process to define an active region of the semiconductor substrate. In this case, the device isolation film 11 is generally made of an oxide film, and in particular, an SOD film having excellent gap fill characteristics.

이어서, 소자분리막(11)을 포함하는 반도체 기판상에 리세스를 위한 하드마스크 패턴(미도시됨)을 형성한 후, 이 하드마스크 패턴을 식각 베리어로 활성영역을 식각하여 리세스(미도시됨)를 형성하고 하드마스크 패턴을 제거한다. 여기서, 리세스 형성을 위한 식각 및 하드마스크 패턴을 제거하는 과정에서 소자분리막(11)이 필연적으로 손실된다("A" 참조).Subsequently, a hard mask pattern (not shown) for a recess is formed on the semiconductor substrate including the device isolation layer 11, and then the active region is etched using the hard mask pattern as an etch barrier to recess (not shown). ) And the hard mask pattern is removed. Here, the device isolation layer 11 is inevitably lost in the process of removing the etching and hard mask patterns for forming the recesses (see "A").

도1b에 도시된 바와 같이, 결과물의 전면에 게이트 산화막, 게이트 전극용 도전막 및 게이트 하드마스크용 질화막을 형성하고 이를 선택적으로 식각하여 게이트 전극(12) 및 게이트 하드마스크(13)가 적층된 게이트 패턴을 형성한 후, 세정 공정을 수행한다. 이때, 소자분리막(11)이 불균일하게 손실되어 있기 때문에 게이트 전극용 도전막의 식각에 차이가 발생하여 "B"와 같이 게이트 전극(12) 하부에 돌출되는 부분이 생길 수 있으며, 이러한 현상은 게이트 패턴 형성 후 수행되는 세정 공정에 의하여 소자분리막(11)이 추가 손실되기 때문에 더욱 심화될 수 있다. 이와 같이 돌출되는 게이트 전극(12)의 일부를 테일(tail)이라 한다. As shown in FIG. 1B, a gate oxide film, a gate electrode conductive film, and a gate hard mask nitride film are formed on the entire surface of the resultant, and selectively etched to form a gate electrode 12 and a gate hard mask 13 stacked thereon. After the pattern is formed, a cleaning process is performed. At this time, since the device isolation film 11 is lost unevenly, a difference may occur in the etching of the conductive film for the gate electrode, so that a portion protruding below the gate electrode 12 may occur, such as "B". Since the device isolation layer 11 is further lost by the cleaning process performed after the formation, the device isolation layer 11 may be further deepened. A part of the gate electrode 12 protruding as described above is called a tail.

이어서 본 명세서에서는 도시되지 않았으나, 게이트 패턴을 포함하는 결과물의 전면에 게이트 스페이서용 질화막 및 산화막을 형성한 후, 셀 영역만 오픈시키는 셀 오픈 마스크(미도시됨)를 이용하여 습식 식각 공정을 수행함으로써 셀 영역의 게이트 스페이서용 산화막을 제거한다. 이후, 셀 오픈 마스크를 제거하고 결과물의 전면에 셀 스페이서용 질화막을 형성한다.Subsequently, although not shown in the present specification, a nitride film and an oxide film for the gate spacer are formed on the entire surface of the resultant including the gate pattern, and then a wet etching process is performed using a cell open mask (not shown) that opens only the cell region. The oxide film for gate spacers in the cell region is removed. Thereafter, the cell open mask is removed and a nitride film for cell spacers is formed on the entire surface of the resultant product.

그에 따라, 도1c에 도시된 바와 같이, 게이트 패턴을 포함하는 결과물의 전 면에는 게이트 스페이서용 질화막 및 셀 스페이서용 질화막이 적층된 질화막(14)이 형성되게 된다. Accordingly, as illustrated in FIG. 1C, the nitride film 14 having the gate spacer nitride film and the cell spacer nitride film stacked thereon is formed on the entire surface of the resultant including the gate pattern.

도1d에 도시된 바와 같이, 질화막(14)을 포함하는 결과물의 전체 구조 상부에 층간 절연막(15)을 형성한 후, 질화막(14)이 드러날 때까지 평탄화 공정(예를 들어, CMP 공정)을 수행한다. As shown in FIG. 1D, the interlayer insulating film 15 is formed over the entire structure of the resultant product including the nitride film 14, and then a planarization process (for example, a CMP process) is performed until the nitride film 14 is exposed. To perform.

도1e에 도시된 바와 같이, 평탄화된 결과물 상에 랜딩 플러그 콘택 형성을 위한 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 층간 절연막(15)을 SAC 식각하여 게이트 패턴 사이의 질화막(14)을 노출시키는 개구부(16)를 형성한다.As shown in FIG. 1E, after forming a mask pattern (not shown) for forming a landing plug contact on the flattened result, the mask pattern is etched as an etch barrier to SAC-etch the interlayer insulating film 15 to form a gap between the gate patterns. An opening 16 exposing the nitride film 14 is formed.

이어서, 본 명세서에서는 도시되지 않았으나, 개구부(16)를 포함하는 결과물의 전면에 후속 개구부(16) 저면의 질화막(14) 제거시 게이트 하드마스크(13)의 손상을 방지하기 위한 베리어(barrier) 산화막으로 USG(Undoped Silicate Glass)막(미도시됨)을 형성한다.Subsequently, although not shown in the present specification, a barrier oxide film for preventing damage to the gate hard mask 13 when the nitride film 14 of the bottom of the subsequent opening 16 is removed on the front surface of the resultant product including the opening 16. To form a USG (Undoped Silicate Glass) film (not shown).

도1f에 도시된 바와 같이, 에치백 공정을 수행하여 개구부(16) 저면의 질화막(14)을 제거함으로써 최종적으로 랜딩 플러그 콘택홀(16´)을 형성한다.As shown in FIG. 1F, the landing plug contact hole 16 ′ is finally formed by removing the nitride film 14 at the bottom of the opening 16 by performing an etch back process.

도1g에 도시된 바와 같이, 랜딩 플러그 콘택홀(16´)을 형성한 후, 결과물에 대해 습식 세정 공정을 수행한다. 이때, SOD막으로 이루어지는 소자분리막(11)이 손실되어 게이트 전극(12) 하부의 테일을 노출시키게 된다("C" 참조).As shown in Fig. 1G, after the landing plug contact hole 16 'is formed, a wet cleaning process is performed on the resultant. At this time, the device isolation film 11 made of the SOD film is lost to expose the tail of the lower portion of the gate electrode 12 (see "C").

도1h에 도시된 바와 같이, 랜딩 플러그 콘택홀(16´)을 충분히 매립하는 두께로 랜딩 플러그용 도전막을 형성한 후, 게이트 하드마스크(13)가 드러날 때까지 평탄화 공정을 수행하여 랜딩 플러그(17)를 형성한다. 이때, 소자분리막(11)의 손실로 노출되는 게이트 전극(12)의 하부와 랜딩 플러그(17) 사이에 쇼트가 발생하여 SAC 불량을 초래하게 된다("D" 참조).As shown in Fig. 1H, after the landing plug conductive film is formed to a sufficient thickness to fill the landing plug contact hole 16 ', the planarization process is performed until the gate hard mask 13 is exposed, thereby making the landing plug 17 ). At this time, a short occurs between the lower portion of the gate electrode 12 exposed to the loss of the device isolation layer 11 and the landing plug 17, resulting in a SAC failure (see "D").

따라서, 소자분리막(11)의 손실에도 불구하고 전술한 문제점을 해결할 수 있는 기술의 개발이 요구된다.Therefore, despite the loss of the device isolation film 11, the development of a technique that can solve the above-mentioned problem is required.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 셀 오픈 마스크를 형성한 상태에서 미리 랜딩 플러그 콘택 영역을 오픈시키는 공정을 수행하여 게이트 전극 하부의 테일 부분을 제거함으로써, 게이트 전극과 랜딩 플러그 사이의 쇼트 및 그로 인한 SAC 불량을 방지할 수 있는 반도체 소자의 랜딩 플러그 콘택 형성 방법을 제공하고자 한다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and by removing the tail portion under the gate electrode by performing a process of opening the landing plug contact region in advance in the state of forming the cell open mask. The present invention provides a method for forming a landing plug contact of a semiconductor device capable of preventing a short between landing plugs and a resultant SAC defect.

상기 과제를 해결하기 위한 본 발명의 반도체 소자의 랜딩 플러그 콘택 형성 방법은, 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계; 상기 반도체 기판 상에 게이트 절연막, 게이트 전극 및 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 포함하는 결과물의 전면에 제1 질화막을 형성하는 단계; 상기 소자분리막이 드러날 때까지 적어도 상기 제1 질화막을 전면 건식 식각하여 랜딩 플러그 콘택 영역을 오픈시키는 단계; 결과물의 전면에 제2 질화막을 형성하는 단계; 상기 제2 질화막 상에 층간 절연막을 형성하는 단계; 랜딩 플러그 콘택 마스크를 이용하여 상기 층간 절연막을 SAC 식각하여 상기 제2 질화막을 노출시키는 개구부를 형성하는 단계; 및 상기 개구부 저면의 상기 제2 질화막을 제거하는 단계를 포함한다.In order to solve the above problems, a method of forming a landing plug contact of a semiconductor device may include forming an isolation layer on a semiconductor substrate to define an active region; Forming a gate pattern having a gate insulating film, a gate electrode, and a gate hard mask stacked on the semiconductor substrate; Forming a first nitride film over the entire surface of the resultant including the gate pattern; Opening a landing plug contact region by at least a total dry etching of the first nitride layer until the device isolation layer is exposed; Forming a second nitride film over the entire surface of the resultant product; Forming an interlayer insulating film on the second nitride film; SAC-etching the interlayer insulating layer using a landing plug contact mask to form openings exposing the second nitride layer; And removing the second nitride film on the bottom of the opening.

상술한 본 발명에 의한 반도체 소자의 랜딩 플러그 콘택 형성 방법은, 셀 오픈 마스크를 형성한 상태에서 미리 랜딩 플러그 콘택 영역을 오픈시키는 공정을 수행하여 게이트 전극 하부의 테일 부분을 제거함으로써, 게이트 전극과 랜딩 플러그 사이의 쇼트 및 그로 인한 SAC 불량을 방지할 수 있다.The above-described method for forming a landing plug contact of a semiconductor device according to the present invention includes performing a process of opening a landing plug contact region in advance in a state in which a cell open mask is formed to remove a tail portion under the gate electrode, thereby landing the gate electrode and the landing. Shorts between plugs and resulting SAC failures can be prevented.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. do.

도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 랜딩 플러그 콘택 형성 방법을 설명하기 위한 공정 단면도이다. 특히, 본 명세서에서는 설명의 편의상 랜딩 플러그 콘택이 형성되는 셀 영역 중에서도 소자분리영역만을 도시하여 설명을 진행하기로 한다. 2A to 2F are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device according to an embodiment of the present invention. In particular, in the present specification, for convenience of description, only the device isolation region is shown among the cell regions in which the landing plug contacts are formed.

도2a에 도시된 바와 같이, 셀 영역과 주변회로 영역을 갖는 반도체 기판에 STI 공정으로 소자분리막(21)을 형성하여 반도체 기판의 활성영역을 한정한다. 이때, 소자분리막(21)은 갭필 특성이 우수한 SOD막으로 이루어진다. As shown in FIG. 2A, the device isolation layer 21 is formed on the semiconductor substrate having the cell region and the peripheral circuit region by the STI process to define the active region of the semiconductor substrate. In this case, the device isolation layer 21 is formed of an SOD film having excellent gap fill characteristics.

이어서, 소자분리막(21)을 포함하는 반도체 기판상에 리세스를 위한 하드마스크 패턴(미도시됨)을 형성한 후, 이 하드마스크 패턴을 식각 베리어로 활성영역을 식각하여 리세스(미도시됨)를 형성하고 하드마스크 패턴을 제거한다. 여기서, 리세스 형성을 위한 식각 및 하드마스크 패턴을 제거하는 과정에서 소자분리막(21)이 필연적으로 손실됨은 종래기술에서 설명한 바와 같다. Subsequently, after forming a hard mask pattern (not shown) for a recess on a semiconductor substrate including the device isolation layer 21, the hard mask pattern is etched into an etch barrier to etch an active region into the recess (not shown). ) And the hard mask pattern is removed. Here, in the process of removing the etching and hard mask patterns for forming the recess, the device isolation layer 21 is inevitably lost as described in the related art.

이어서, 손실된 소자분리막(21)을 포함하는 결과물의 전면에 게이트 산화막, 게이트 전극용 폴리실리콘막, 게이트 전극용 텅스텐 실리사이드막 및 게이트 하드마스크용 질화막을 형성하고 이를 선택적으로 식각하여 게이트 전극(22) 및 게이트 하드마스크(23)가 적층된 게이트 패턴을 형성한 후, 세정 공정을 수행한다. 이때, 소자분리막(21)이 불균일하게 손실되어 있기 때문에 게이트 전극용 도전막의 식각에 차이가 발생하여 "B´"와 같이 게이트 전극(22) 하부 일부가 돌출되는 테일이 생길 수 있으며, 이러한 현상은 게이트 패턴 형성 후 수행되는 세정 공정에 의하여 소자분리막(21)이 추가 손실되기 때문에 더욱 심화될 수 있다. Subsequently, a gate oxide film, a polysilicon film for the gate electrode, a tungsten silicide film for the gate electrode, and a nitride film for the gate hard mask are formed on the entire surface of the resultant product including the lost device isolation film 21 and selectively etched to form the gate electrode 22. ) And the gate hard mask 23 are stacked, and then a cleaning process is performed. At this time, since the device isolation film 21 is ununiformly lost, a difference may occur in the etching of the conductive film for the gate electrode, and thus a tail may be formed in which a portion of the lower portion of the gate electrode 22 protrudes, such as "B". Since the device isolation layer 21 is additionally lost by the cleaning process performed after the gate pattern is formed, it may be further deepened.

이어서 게이트 패턴을 포함하는 결과물의 전면에 게이트 스페이서용 질화막(24) 및 산화막을 형성한 후, 셀 영역만 오픈시키는 셀 오픈 마스크(미도시됨)을 형성하고 드러나는 셀 영역에 대해 습식 식각 공정을 수행함으로써 셀 영역의 게이트 스페이서용 산화막을 제거한다. 그 결과, 본 도면에서와 같이 게이트 패턴을 포함하는 결과물의 전면에는 게이트 스페이서용 질화막(24)이 잔류하게 된다.Subsequently, the nitride layer 24 and the oxide layer 24 for the gate spacer are formed on the entire surface of the resultant including the gate pattern, and then a cell open mask (not shown) that opens only the cell region is formed and a wet etching process is performed on the exposed cell region. This removes the oxide film for gate spacers in the cell region. As a result, the nitride film 24 for the gate spacer remains on the entire surface of the resultant product including the gate pattern as shown in the figure.

도2b에 도시된 바와 같이, 셀 오픈 마스크를 제거하지 않은 상태에서 소자분리막(21)이 드러날 때까지 전면 건식 식각을 수행하여 랜딩 플러그 콘택 영역을 오픈시킨다. 즉, 게이트 스페이서용 질화막(24)에 대해 전면 건식 식각을 수행하면서 그에 따라 드러나는 게이트 전극(22) 하부의 테일 역시 제거한다("E" 참조). 여기 서, 게이트 스페이서용 질화막(24)의 전면 건식 식각은 CF계 가스(예를 들어, CF4 가스) 또는 CHF계 가스(예를 들어, CHF3 가스)와 O2 가스의 혼합 가스를 이용하여 수행될 수 있다. 이 혼합 가스에는 Ar 가스가 더 첨가될 수도 있다. 또한, 게이트 전극(22) 하부의 테일이 폴리실리콘인 경우에는 소자분리막(21)에 대하여 높은 선택비를 갖는 조건으로 게이트 전극(22) 하부의 테일에 대한 식각을 수행한다. 좀더 상세하게는, 게이트 전극(22) 하부의 테일에 대한 식각은 150~300mmT의 압력 및 300~900W의 파워를 인가한 상태에서 CF4 가스 및 O2 가스의 혼합 가스를 이용하여 수행되는 것이 바람직하며, CF4 가스 및 O2 가스의 유량은 각각 100~600sccm 및 100~500sccm 정도가 되는 것이 바람직하다.As shown in FIG. 2B, the dry plug etch region is opened by performing full dry etching until the device isolation layer 21 is exposed without removing the cell open mask. That is, the entire surface dry etching is performed on the nitride film 24 for the gate spacer, and thus the tail of the lower portion of the gate electrode 22 exposed therefrom is also removed (see “E”). Here, the dry etching of the entire surface of the nitride film 24 for the gate spacer is performed using a mixed gas of a CF-based gas (eg, CF 4 gas) or a CHF-based gas (eg, CHF 3 gas) and O 2 gas. Can be performed. Ar gas may be further added to this mixed gas. In addition, when the tail of the lower portion of the gate electrode 22 is polysilicon, the tail of the lower portion of the gate electrode 22 is etched under the condition of having a high selectivity with respect to the device isolation layer 21. More specifically, the etching of the tail under the gate electrode 22 is preferably performed using a mixed gas of CF 4 gas and O 2 gas under a pressure of 150 to 300 mmT and a power of 300 to 900 W. The flow rates of the CF 4 gas and the O 2 gas are preferably about 100 to 600 sccm and about 100 to 500 sccm, respectively.

도2c에 도시된 바와 같이, 셀 오픈 마스크를 제거하고 결과물의 전면에 셀 스페이서용 질화막(25)을 형성한다. 이때, 게이트 전극(22) 하부의 테일이 제거된 부분(도2b의 "E" 참조)에 셀 스페이서용 질화막(25)이 매립되게 된다("F" 참조).As shown in Fig. 2C, the cell open mask is removed and the nitride film 25 for cell spacers is formed on the entire surface of the resultant. At this time, the nitride film 25 for cell spacers is embedded in the portion where the tail of the gate electrode 22 is removed (see "E" in FIG. 2B) (see "F").

도2d에 도시된 바와 같이, 결과물의 전체 구조 상부에 층간 절연막(26)을 형성한 후, 셀 스페이서용 질화막(25)이 드러날 때까지 평탄화 공정(예를 들어, CMP 공정)을 수행한다. 이때, 층간 절연막(26)은 일반적으로 SOD막과 같은 산화막으로 이루어진다. As shown in FIG. 2D, after forming the interlayer insulating film 26 over the entire structure of the resultant, a planarization process (for example, a CMP process) is performed until the nitride film 25 for cell spacers is exposed. At this time, the interlayer insulating film 26 is generally made of an oxide film such as an SOD film.

도2e에 도시된 바와 같이, 평탄화된 결과물 상에 랜딩 플러그 콘택 형성을 위한 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 층간 절연막(26)을 SAC 식각하여 게이트 패턴 사이의 셀 스페이서용 질화막(25)을 노출 시키는 개구부(27)를 형성한다. 이때, 산화막으로 이루어지는 층간 절연막(26)의 SAC 식각은 15mmT의 압력 및 1000~2000W의 파워를 인가한 상태에서 CF계 가스(예를 들어, C4F8, C5F8, C4F6 등), CHF계 가스(예를 들어, CH2F2), Ar 가스, O2 가스, CO가스 및 N2 가스의 혼합 가스를 이용하여 수행될 수 있다. As shown in FIG. 2E, after forming a mask pattern (not shown) for forming a landing plug contact on the flattened result, the mask pattern is etched as an etch barrier to SAC-etch the interlayer insulating layer 26 to form a gap between the gate patterns. An opening 27 exposing the nitride film 25 for cell spacers is formed. At this time, the SAC etching of the interlayer insulating film 26 made of an oxide film is a CF-based gas (for example, C 4 F 8 , C 5 F 8 , C 4 F 6 with a pressure of 15 mmT and a power of 1000 to 2000 W). Etc.), and a mixture of a CHF-based gas (eg, CH 2 F 2 ), an Ar gas, an O 2 gas, a CO gas, and an N 2 gas.

이어서, 본 명세서에서는 도시되지 않았으나, 개구부(27)를 포함하는 결과물의 전면에 후속 개구부(27) 저면의 셀 스페이서용 질화막(25) 제거시 게이트 하드마스크(23)의 손상을 방지하기 위한 베리어 산화막으로 USG막(미도시됨)을 형성한다.Subsequently, although not shown in the present specification, a barrier oxide film is used to prevent damage to the gate hard mask 23 when the nitride film 25 for cell spacers on the bottom of the subsequent opening 27 is removed on the front surface of the resultant product including the opening 27. To form a USG film (not shown).

도2f에 도시된 바와 같이, 에치백 공정을 수행하여 개구부(27) 저면의 셀 스페이서용 질화막(25)을 제거함으로써 최종적으로 랜딩 플러그 콘택홀(27´)을 형성한다. 이때, 에치백 공정은 10~40mmT의 압력 및 300~700W의 파워를 인가한 상태에서 CF계 가스(예를 들어, CF4 가스) 또는 CHF계 가스(예를 들어, CHF3 가스)와 O2 가스의 혼합 가스를 이용하여 수행될 수 있다. 이 혼합 가스에는 Ar 가스가 더 첨가될 수도 있다.As shown in FIG. 2F, the landing plug contact hole 27 ′ is finally formed by removing the cell spacer nitride film 25 at the bottom of the opening 27 by performing an etch back process. At this time, the etchback process is a CF-based gas (for example, CF 4 gas) or a CHF-based gas (for example, CHF 3 gas) and O 2 under a pressure of 10 ~ 40mmT and a power of 300 ~ 700W It can be performed using a mixed gas of gas. Ar gas may be further added to this mixed gas.

이어서, 결과물에 대해 습식 세정 공정을 수행한다. 이때, SOD막으로 이루어지는 소자분리막(21)이 소정 정도 손실되더라도 게이트 전극(22)의 하부의 테일이 이미 제거되어 그 부분에 셀 스페이서용 질화막(25)이 매립되어 있기 때문에, 게이트 전극(22)이 노출되지 않는다("G" 참조).Subsequently, a wet cleaning process is performed on the resultant. At this time, even if the element isolation film 21 made of the SOD film is lost to a certain degree, since the tail of the lower portion of the gate electrode 22 is already removed and the nitride film 25 for cell spacers is buried therein, the gate electrode 22 Is not exposed (see "G").

따라서, 후속 공정으로 랜딩 플러그 콘택홀(27´) 내부에 도전 물질을 매립 하여 랜딩 플러그(미도시됨)를 형성하는 경우에 게이트 전극(22)과의 쇼트 발생을 방지할 수 있다. Therefore, when a conductive plug is embedded in the landing plug contact hole 27 'to form a landing plug (not shown), a short circuit with the gate electrode 22 can be prevented.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도1a 내지 도1h는 종래 기술에 따른 반도체 소자의 랜딩 플러그 콘택 형성 방법 및 그 문제점을 설명하기 위한 공정 단면도이다. 1A to 1H are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device and a problem thereof according to the prior art.

도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 랜딩 플러그 콘택 형성 방법을 설명하기 위한 공정 단면도이다. 2A to 2F are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 소자분리막 22 : 게이트 전극21 device isolation layer 22 gate electrode

23 : 게이트 하드마스크 24 : 게이트 스페이서용 질화막23 gate hard mask 24 nitride film for gate spacer

25 ; 셀 스페이서용 질화막 26 : 층간 절연막25; Nitride film for cell spacer 26: Interlayer insulation film

27´ : 랜딩 플러그 콘택홀27´: Landing plug contact hole

Claims (15)

삭제delete 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;Forming an isolation layer on the semiconductor substrate to define an active region; 상기 반도체 기판 상에 게이트 절연막, 게이트 전극 및 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계;Forming a gate pattern having a gate insulating film, a gate electrode, and a gate hard mask stacked on the semiconductor substrate; 상기 게이트 패턴을 포함하는 결과물의 전면에 제1 질화막을 형성하는 단계;Forming a first nitride film over the entire surface of the resultant including the gate pattern; 상기 소자분리막이 드러날 때까지 적어도 상기 제1 질화막을 전면 건식 식각하여 랜딩 플러그 콘택 영역을 오픈시키는 단계;Opening a landing plug contact region by at least a total dry etching of the first nitride layer until the device isolation layer is exposed; 결과물의 전면에 제2 질화막을 형성하는 단계;Forming a second nitride film over the entire surface of the resultant product; 상기 제2 질화막 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the second nitride film; 랜딩 플러그 콘택 마스크를 이용하여 상기 층간 절연막을 SAC 식각하여 상기 제2 질화막을 노출시키는 개구부를 형성하는 단계; 및SAC-etching the interlayer insulating layer using a landing plug contact mask to form openings exposing the second nitride layer; And 상기 개구부 저면의 상기 제2 질화막을 제거하는 단계Removing the second nitride film on the bottom of the opening 를 포함하고,Including, 상기 랜딩 플러그 콘택 영역을 오픈시키는 단계는,Opening the landing plug contact region, 상기 제1 질화막을 전면 건식 식각하면서, 그 하부에서 돌출되는 상기 게이트 전극의 테일 부분을 제거하도록 수행되는Performing dry dry etching on the first nitride film, and removing a tail portion of the gate electrode protruding from the bottom thereof. 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 게이트 전극의 테일 부분을 제거하는 단계는,Removing the tail portion of the gate electrode, 상기 소자분리막에 대하여 높은 선택비를 갖는 조건으로 수행되는It is performed under conditions having a high selectivity with respect to the device isolation film 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 제1 질화막의 전면 건식 식각은, The front dry etching of the first nitride film, CF계 가스와 O2 가스의 혼합 가스 또는 CHF계 가스와 O2 가스의 혼합 가스를 이용하여 수행되는Is performed using a mixed gas of CF-based gas and O 2 gas or a mixed gas of CHF-based gas and O 2 gas 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제3항에 있어서,The method of claim 3, 상기 게이트 전극은, 최하부에 폴리실리콘막을 포함하고,The gate electrode includes a polysilicon film at the lowermost portion, 상기 소자분리막은, 산화막으로 이루어지는The device isolation film is made of an oxide film 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제5항에 있어서,The method of claim 5, 상기 게이트 전극의 테일 부분을 제거하는 단계는,Removing the tail portion of the gate electrode, CF4 가스 및 O2 가스의 혼합 가스를 이용하여 수행되는Carried out using a mixed gas of CF 4 gas and O 2 gas 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제6항에 있어서,The method of claim 6, 상기 게이트 전극의 테일 부분을 제거하는 단계는,Removing the tail portion of the gate electrode, 150~300mmT의 압력 및 300~900W의 파워를 인가한 상태에서 수행되는It is performed under the pressure of 150 ~ 300mmT and power of 300 ~ 900W 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제6항에 있어서,The method of claim 6, 상기 CF4 가스의 유량은 100~600sccm이고, 상기 O2 가스의 유량은 100~500sccm인 The flow rate of the CF 4 gas is 100 ~ 600sccm, the flow rate of the O 2 gas is 100 ~ 500sccm 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 제2 질화막 제거 단계는,The second nitride film removing step, 에치백 공정으로 수행되는 Performed by the etch back process 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제9항에 있어서,10. The method of claim 9, 상기 에치백 공정은, The etch back process, CF계 가스와 O2 가스의 혼합 가스 또는 CHF계 가스와 O2 가스의 혼합 가스를 이용하여 수행되는Is performed using a mixed gas of CF-based gas and O 2 gas or a mixed gas of CHF-based gas and O 2 gas 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제9항 또는 제10항에 있어서,11. The method according to claim 9 or 10, 상기 에치백 공정은 10~40mmT의 압력 및 300~700W의 파워를 인가한 상태에서 수행되는The etch back process is performed under a pressure of 10-40 mmT and a power of 300-700 W 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 소자분리막은 SOD막으로 이루어지는The device isolation layer is made of SOD film 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device. 제2항 또는 제12항에 있어서,The method according to claim 2 or 12, wherein 상기 소자분리막 형성 단계 후에,After the device isolation film forming step, 상기 반도체 기판의 상기 활성영역을 선택적으로 식각하여 리세스를 형성하는 단계Selectively etching the active region of the semiconductor substrate to form a recess 를 더 포함하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.Landing plug contact forming method of a semiconductor device further comprising. 제2항 또는 제12항에 있어서,The method according to claim 2 or 12, wherein 상기 제2 질화막 제거 단계 후에,After the second nitride film removing step, 습식 세정을 수행하는 단계; 및Performing a wet clean; And 상기 개구부에 도전 물질을 매립하는 단계Filling a conductive material in the opening 를 더 포함하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.Landing plug contact forming method of a semiconductor device further comprising. 제2항에 있어서,The method of claim 2, 상기 랜딩 플러그 콘택 영역을 오픈시키는 단계는,Opening the landing plug contact region, 셀 오픈 마스크를 이용하여 수행되는Performed using a cell open mask 반도체 소자의 랜딩 플러그 콘택 형성 방법.A method of forming a landing plug contact of a semiconductor device.
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KR20020049373A (en) * 2000-12-19 2002-06-26 박종섭 Method for Fabricating of Semiconductor Device
KR20040038049A (en) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 Method of forming contact in semiconductor device

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