KR20070003019A - Method for manufacturing semiconductor device using recess gate process - Google Patents

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KR20070003019A
KR20070003019A KR1020050058739A KR20050058739A KR20070003019A KR 20070003019 A KR20070003019 A KR 20070003019A KR 1020050058739 A KR1020050058739 A KR 1020050058739A KR 20050058739 A KR20050058739 A KR 20050058739A KR 20070003019 A KR20070003019 A KR 20070003019A
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Abstract

A method for manufacturing a semiconductor device is provided to prevent the contact between a landing plug and a gate line by capping an exposed side portion of the gate line using a capping layer made of a nitride layer. A plurality of gate lines are formed on a semiconductor substrate(31) with a recess pattern. A portion of a sidewall of the gate line is oxidized by using a light oxidation. A buffer oxide layer(39) and a gate spacer nitride layer(40) are formed on the resultant structure. An interlayer dielectric is formed on the gate spacer nitride layer to fill a portion between adjacent gate lines. A planarizing process is performed on the interlayer dielectric. A contact hole is formed between the adjacent gate lines by etching selectively the interlayer dielectric using a self-aligned contact etching process. A capping layer(44) is formed on the resultant structure to cover the exposed sidewall portion of the gate line.

Description

리세스게이트 공정을 이용한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING RECESS GATE PROCESS}Method of manufacturing semiconductor device using recess gate process {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING RECESS GATE PROCESS}

도 1a 내지 도 1c는 종래기술에 따른 리세스게이트공정을 이용한 반도체소자의 제조 방법을 개략적으로 도시한 도면,1A to 1C schematically illustrate a method of manufacturing a semiconductor device using a recess gate process according to the prior art;

도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스게이트 공정을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device using a recess gate process in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film

33 : 리세스패턴 34 : 게이트절연막33 recess pattern 34 gate insulating film

35 : 폴리실리콘막 36 : 실리사이드막35 polysilicon film 36 silicide film

37 : 하드마스크질화막 38 : 라이트산화막37: hard mask nitride film 38: light oxide film

39 : 버퍼산화막 40 : 게이트스페이서질화막39: buffer oxide film 40: gate spacer nitride film

44 : 캡핑막 45 : USG 산화막44: capping film 45: USG oxide film

46 : 랜딩플러그콘택46: Landing plug contact

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스게이트공정을 이용한 반도체소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method for manufacturing a semiconductor device using a recess gate process.

DRAM과 같은 반도체소자의 집적도가 높아짐에 따라 셀전하의 증가와 리프레시 특성 향상은 반도체소자의 신뢰성과 직접적인 관계를 가지고, 소자의 한계성을 극복하기 위해서는 리프레시 개선이 필수적이다.As the integration of semiconductor devices such as DRAM increases, the increase in cell charge and the improvement of refresh characteristics have a direct relationship with the reliability of the semiconductor devices, and refresh improvement is essential to overcome the limitations of the devices.

일반적인 반도체소자 공정에서 리프레시 특성을 향상시키기 위해 게이트의 크기가 증가되어야 하지만, 디자인룰에 제약을 가지고, 채널영역의 보론의 농도 조절도 제한적이다.In the general semiconductor device process, the gate size should be increased in order to improve refresh characteristics, but it is limited in design rules, and the concentration control of boron in the channel region is limited.

따라서, 보론의 농도를 유지하고, 리프레시를 향상시키기 위해서 게이트 길이를 증가시키는 방법이 제안되었다.Therefore, a method of increasing the gate length in order to maintain the concentration of boron and improve refresh has been proposed.

위와 같이 게이트 길이를 증가시키기 위한 하나의 방법으로 게이트 아래의 활성영역을 소정 깊이로 리세스시키고, 리세스된 활성영역에 게이트를 형성하는 리세스게이트(Recess Gate) 공정을 이용한 반도체소자가 제안되었다.As a method of increasing the gate length as described above, a semiconductor device using a recess gate process for recessing an active region under a gate to a predetermined depth and forming a gate in the recessed active region has been proposed. .

도 1a 내지 도 1c는 종래기술에 따른 리세스게이트공정을 이용한 반도체소자의 제조 방법을 개략적으로 도시한 도면이다.1A to 1C schematically illustrate a method of manufacturing a semiconductor device using a recess gate process according to the related art.

도 1a에 도시된 바와 같이, 반도체기판(11)의 소정영역에 소자분리막(12)을 형성하고, 소자분리막(12)에 의해 정의된 활성영역의 게이트예정지역을 소정 깊이 로 식각하여 리세스패턴(13)을 형성한다. 이어서, 리세스패턴(13)의 표면 상에 게이트절연막(14)을 형성하고, 게이트절연막(14) 상에 폴리실리콘막(15), 실리사이드막(16), 하드마스크질화막(17)을 적층 형성한다.As shown in FIG. 1A, the isolation pattern 12 is formed in a predetermined region of the semiconductor substrate 11, and the recessed pattern is formed by etching the gate region of the active region defined by the isolation layer 12 to a predetermined depth. (13) is formed. Subsequently, a gate insulating film 14 is formed on the surface of the recess pattern 13, and a polysilicon film 15, a silicide film 16, and a hard mask nitride film 17 are stacked on the gate insulating film 14. do.

계속해서, 도 1b에 도시된 바와 같이, 게이트마스크 및 식각 공정을 통해 하드마스크질화막(17), 실리사이드막(16) 및 폴리실리콘막(15)을 식각하여 게이트라인을 형성한 후, 라이트산화(Ligth oxidation) 공정을 진행한다. 이때, 라이트산화 공정은 게이트재산화(Gate-reoxidation) 공정이다. 이러한 라이트산화 공정에 의해 폴리실리콘막(15)과 실리사이드막(16)의 노출된 측벽이 산화되어 라이트산화막(18)이 형성된다.Subsequently, as shown in FIG. 1B, the hard mask nitride layer 17, the silicide layer 16, and the polysilicon layer 15 are etched through a gate mask and an etching process to form a gate line, and then light oxidation ( Ligth oxidation) process. At this time, the light oxidation process is a gate-reoxidation process. By the light oxidation process, the exposed sidewalls of the polysilicon film 15 and the silicide film 16 are oxidized to form a light oxide film 18.

도 1c에 도시된 바와 같이, 전면에 버퍼산화막(19)을 증착하고, 버퍼산화막(19) 상에 게이트스페이서질화막 및 셀스페이서질화막의 스페이서질화막(20)을 증착한다.As shown in FIG. 1C, a buffer oxide film 19 is deposited on the entire surface, and a spacer nitride film 20 of a gate spacer nitride film and a cell spacer nitride film is deposited on the buffer oxide film 19.

이어서, 전면에 층간절연막(21)을 증착한 후, 랜딩플러그콘택 마스크 및 식각 공정을 진행하여 랜딩플러그콘택홀(22)을 형성한다.Subsequently, after the interlayer insulating layer 21 is deposited on the entire surface, the landing plug contact mask and the etching process are performed to form the landing plug contact hole 22.

후속 공정으로, 랜딩플러그콘택홀(22)에 랜딩플러그콘택을 형성한다.In a subsequent process, a landing plug contact is formed in the landing plug contact hole 22.

그러나, 종래기술은 라이트산화공정시 실리사이드막(16)의 비정상적인 산화(이상 산화)로 인해 실리사이드막(16)의 측면에서 라이트산화막(18)이 과도성장되는 문제가 있다. 즉, 실리사이드막(16)의 측면에서 라이트산화막(18)이 볼록하게 과도성장(18a)된다.However, the prior art has a problem that the light oxide film 18 is overgrown on the side of the silicide film 16 due to abnormal oxidation (abnormal oxidation) of the silicide film 16 during the light oxidation process. That is, the light oxide film 18 is convexly overgrown 18a on the side of the silicide film 16.

과도성장(18a) 모양을 그대로 유지한 상태에서 버퍼산화막(19), 스페이서질 화막(20)을 증착하고, 층간절연막(21)을 형성한 후 랜딩플러그콘택(LPC) 마스크 및 식각공정을 진행할 때, 과도성장(18a)된 부분에서 스페이서질화막(20)이 어택을 받아 과도성장(18a)된 부분의 버퍼산화막(19)과 라이트산화막(18)이 손실되어 실리사이드막의 측면('X' 참조)이 오픈된다. 이와 같이, 측면이 오픈되면 실리사이드막(16)과 랜딩플러그콘택이 접촉하는 자기정렬콘택페일(SAC fail)을 유도하게 된다.When the buffer oxide film 19 and the spacer nitride film 20 are deposited while the shape of the overgrowth 18a is maintained, and the interlayer insulating film 21 is formed, the landing plug contact (LPC) mask and the etching process are performed. When the spacer nitride film 20 is attacked at the overgrowth 18a, the buffer oxide film 19 and the light oxide film 18 at the overgrowth 18a are lost, so that the side surface (see 'X') of the silicide film is lost. Open. As such, when the side surface is opened, a self-aligned contact fail (SAC fail) in contact with the silicide layer 16 and the landing plug contact is induced.

상기한 바와 같이 실리사이드막(16)의 측면에서 라이트산화막(18)이 과도성장하는 이유는, 하부 토폴로지에 따라 실리사이드막(16) 증착후 발생하는 보이드(V1, V2)때문이다. 게이트마스크에 의해 게이트라인 형성의 중앙에 위치하는 보이드(V1)는 이후 산화공정 상에 이상산화를 유발하지 않지만 소자분리막(12) 지역에 위치한 게이트라인의 경우 보이드(V2)가 게이트라인 중앙이 아니라 게이트라인의 일측면의 끝부분에 형성된다. 이러한 비대칭 구조의 보이드가 게이트 식각후에 일부 노출되는 경우 그 스트레스 차이로 라이트산화공정시 비정상적으로 산화되어 과도성장을 발생하게 되는 것이다.As described above, the reason why the light oxide film 18 is excessively grown on the side of the silicide film 16 is due to the voids V1 and V2 generated after the silicide film 16 is deposited according to the lower topology. The void V1 positioned at the center of the gate line formation by the gate mask does not cause abnormal oxidation during the oxidation process, but in the case of the gate line positioned in the device isolation layer 12, the void V2 is not the center of the gate line. It is formed at the end of one side of the gate line. If the void of the asymmetric structure is partially exposed after the gate etching, it is abnormally oxidized during the light oxidation process due to the stress difference, thereby causing excessive growth.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 후속 랜딩플러그콘택 식각시 라이트산화공정시 생성된 실리사이드막의 과도성장 부분이 어택받더라도 실리사이드막과 랜딩플러그콘택이 접촉되는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and may prevent the silicide film from landing plug contact even if an excessive growth portion of the silicide film generated during the light oxidation process is attacked during subsequent landing plug contact etching. It is an object of the present invention to provide a method for manufacturing a semiconductor device.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 리세스패턴을 갖는 반도체기판 상부에 상기 리세스패턴에 일부가 매립되는 형상을 갖는 복수개의 게이트라인을 형성하는 단계, 라이트산화 공정을 진행하여 상기 게이트라인의 일부 측벽을 산화시키는 단계, 상기 라이트산화 공정시 이상 산화에 의해 발생된 상기 게이트라인의 돌출부분을 포함한 전면에 버퍼산화막을 형성하는 단계, 상기 버퍼산화막 상에 게이트스페이서질화막을 형성하는 단계, 상기 게이트스페이서질화막 상에 상기 게이트라인 사이를 채울때까지 층간절연막을 형성하는 단계, 상기 게이트라인의 표면이 드러날때까지 상기 층간절연막을 평탄화시키는 단계, 자기정렬콘택식각으로 상기 층간절연막을 식각하여 상기 게이트라인 사이에 콘택홀을 형성하는 단계, 및 상기 콘택홀 형성시 어택받아 오픈된 상기 게이트라인의 이상 산화부분을 캡핑하는 캡핑막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 캡핑막은 질화막으로 형성하는 것을 특징으로 한다.In accordance with an aspect of the present invention, there is provided a method of manufacturing a semiconductor device. Oxidizing a part of sidewalls of the gate line, forming a buffer oxide film on the entire surface including the protrusion of the gate line generated by abnormal oxidation during the light oxidation process, and forming a gate spacer nitride film on the buffer oxide film. Forming an interlayer dielectric layer on the gate spacer nitride layer to fill the gap between the gate lines; planarizing the interlayer dielectric layer until the surface of the gate line is exposed; and forming the interlayer dielectric layer by self-aligned contact etching. Etching to form contact holes between the gate lines; and And forming a capping film for capping the abnormal oxidation portion of the gate line which is attacked and opened when the contact hole is formed, wherein the capping film is formed of a nitride film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스게이트 공정을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device using a recess gate process according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체기판(31)의 소정영역에 소자분리막(32)을 형성하고, 소자분리막(32)에 의해 정의된 활성영역의 게이트예정지역을 소정 깊이 로 식각하여 리세스게이트 구조를 위한 리세스패턴(33)을 형성한다. As shown in FIG. 2A, a device isolation film 32 is formed in a predetermined region of the semiconductor substrate 31, and the gate scheduled region of the active region defined by the device isolation film 32 is etched to a predetermined depth to recess the gate. A recess pattern 33 for the structure is formed.

이어서, 리세스패턴(33)의 표면 상에 게이트절연막(34)을 형성하고, 게이트절연막(34) 상에 폴리실리콘막(35), 실리사이드막(36), 하드마스크질화막(37)을 적층 형성한다.Subsequently, a gate insulating film 34 is formed on the surface of the recess pattern 33, and a polysilicon film 35, a silicide film 36, and a hard mask nitride film 37 are laminated on the gate insulating film 34. do.

도 2b에 도시된 바와 같이, 게이트마스크 및 식각 공정을 통해 하드마스크질화막(37), 실리사이드막(36) 및 폴리실리콘막(35)을 식각하여 게이트라인을 형성한 후, 라이트산화(Ligth oxidation) 공정을 진행한다. 이때, 라이트산화 공정은 게이트재산화(Gate-reoxidation) 공정이다. 이러한 라이트산화 공정에 의해 폴리실리콘막(35)과 실리사이드막(36)의 노출된 측벽이 산화되어 라이트산화막(38)이 형성되며, 실리사이드막(36)의 측면에서는 과도성장(38a)에 의해 돌출부분이 존재한다.As shown in FIG. 2B, the hard mask nitride layer 37, the silicide layer 36, and the polysilicon layer 35 are etched through a gate mask and an etching process to form a gate line, and then, oxidation oxidation is performed. Proceed with the process. At this time, the light oxidation process is a gate-reoxidation process. Through the light oxidation process, the exposed sidewalls of the polysilicon film 35 and the silicide film 36 are oxidized to form a light oxide film 38. The side surface of the silicide film 36 protrudes due to excessive growth 38a. Part exists.

도 2c에 도시된 바와 같이, 게이트라인을 포함한 전면에 버퍼산화막(39)을 증착한 후, 버퍼산화막(39) 상에 게이트스페이서질화막(40)을 형성한다. 이때, 버퍼산화막(39)은 게이트스페이서질화막(40) 증착시 스트레스를 버퍼링하기 위한 것이다.As shown in FIG. 2C, after the buffer oxide film 39 is deposited on the entire surface including the gate line, the gate spacer nitride film 40 is formed on the buffer oxide film 39. In this case, the buffer oxide film 39 is for buffering stress when the gate spacer nitride film 40 is deposited.

이어서, 게이트스페이서질화막(40) 상에 게이트라인을 채울때까지 층간절연막(41)을 형성한다. 이때, 층간절연막(41)은 BPSG로 형성하며, BPSG 형성후에는 어닐(Anneal)을 진행한다.Next, an interlayer insulating film 41 is formed on the gate spacer nitride film 40 until the gate line is filled. At this time, the interlayer insulating film 41 is formed of BPSG, and after the formation of the BPSG, annealing is performed.

도 2d에 도시된 바와 같이, 게이트라인의 상부 표면이 드러날때까지 층간절연막(41)을 CMP 공정으로 평탄화시킨 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 랜딩플러그콘택(LPC) 마스크(42)를 형성한다.As shown in FIG. 2D, the interlayer insulating film 41 is planarized by a CMP process until the upper surface of the gate line is exposed, and then a photoresist film is applied and patterned by exposure and development to make a landing plug contact (LPC) mask 42. To form.

이어서, 랜딩플러그콘택마스크(42)를 식각장벽으로 이용한 자기정렬콘택식각(SAC) 공정을 통해 층간절연막(41)을 식각하여 게이트라인 사이에 랜딩플러그콘택홀(43)을 형성한다. Subsequently, the interlayer insulating layer 41 is etched through a self-aligned contact etching (SAC) process using the landing plug contact mask 42 as an etch barrier to form a landing plug contact hole 43 between the gate lines.

이때, 층간절연막(41) 아래의 게이트스페이서질화막(40)은 반도체기판(31) 상부에서는 제거되고, 게이트라인의 측면과 상부는 일부가 손실되며, 특히 자기정렬콘택식각시 돌출부분의 게이트스페이서질화막(40)이 어택받아 버퍼산화막(39) 및 과도성장(38a)이 손실되어 게이트라인의 실리사이드막 측면이 오픈된다('Y' 참조).In this case, the gate spacer nitride layer 40 under the interlayer insulating layer 41 is removed from the upper portion of the semiconductor substrate 31, and a part of the side and the upper portion of the gate line is lost. 40 is attacked and the buffer oxide film 39 and the overgrowth 38a are lost to open the silicide film side surface of the gate line (see 'Y').

그리고, 랜딩플러그콘택홀(43) 형성시 게이트스페이서질화막(40) 아래의 버퍼산화막(38)은 잔류시킨다.When the landing plug contact hole 43 is formed, the buffer oxide film 38 under the gate spacer nitride film 40 is left.

도 2e에 도시된 바와 같이, 랜딩플러그콘택홀(43)이 형성된 결과물의 전면에 캡핑막(44)을 형성한다. 이러한 캡핑막(44) 형성을 통해 랜딩플러그콘택홀(43) 형성시 어택에 의해 과도성장 부분이 떨어져 나가 오픈된 게이트라인의 측면을 캡핑한다. 이때, 캡핑막(44)은 100Å∼200Å의 두께의 질화막으로 형성한다.As shown in FIG. 2E, the capping layer 44 is formed on the entire surface of the resultant product in which the landing plug contact hole 43 is formed. When the landing plug contact hole 43 is formed through the formation of the capping layer 44, the excessive growth portion is separated by the attack to cap the side of the open gate line. At this time, the capping film 44 is formed of a nitride film having a thickness of 100 kPa to 200 kPa.

이어서, 캡핑막(44) 상에 USG 산화막(45)을 증착한다.Subsequently, a USG oxide film 45 is deposited on the capping film 44.

도 2f에 도시된 바와 같이, USG 산화막(45)을 에치백하여 반도체기판(31) 상부의 USG 산화막(45), 캡핑막(44), 버퍼산화막(39) 및 게이트절연막(34)을 식각하여 랜딩플러그콘택홀(43) 바닥의 반도체기판(31) 상부를 완전히 노출시킨다.As shown in FIG. 2F, the USG oxide layer 45 is etched back to etch the USG oxide layer 45, the capping layer 44, the buffer oxide layer 39, and the gate insulating layer 34 on the semiconductor substrate 31. The upper portion of the semiconductor substrate 31 at the bottom of the landing plug contact hole 43 is completely exposed.

이어서, 랜딩플러그콘택홀(43)에 랜딩플러그콘택(46)을 매립시킨다.Next, the landing plug contact 46 is embedded in the landing plug contact hole 43.

전술한 바에 따르면 본 발명은 랜딩플러그콘택홀(43)을 형성할 때 발생하는 과도성장부분의 어택에 의한 게이트라인의 측면 오픈지역을 질화막으로 된 캡핑막 (44)으로 캡핑하므로써 랜딩플러그콘택(46)과 게이트라인의 실리사이드막(36)이 숏트되는 것을 방지한다.According to the present invention, the landing plug contact 46 is formed by capping the open area of the side of the gate line due to the overgrown portion attack generated when the landing plug contact hole 43 is formed with the capping film 44 made of a nitride film. ) And the silicide film 36 of the gate line are prevented from shorting.

그리고, 캡핑막(44)으로 사용된 질화막은 랜딩플러그콘택 공정시 사용하는 질화막 중 일부를 랜딩플러그콘택홀 형성후 증착하므로써 추가 공정이 필요하지 않다.Further, the nitride film used as the capping film 44 is deposited by forming a part of the nitride film used in the landing plug contact process after the landing plug contact hole is formed, and thus no additional process is required.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 리세스게이트공정 적용시 랜딩플러그콘택홀 형성을 위한 식각공정시 오픈되는 게이트라인의 측면을 캡핑막(질화막)으로 캡핑하므로써 랜딩플러그콘택과 게이트라인간 접촉을 방지할 수 있는 효과가 있다.The present invention described above has the effect of preventing contact between the landing plug contact and the gate line by capping the side of the gate line opened during the etching process for forming the landing plug contact hole with the capping layer (nitride layer) when the recess gate process is applied. There is.

Claims (5)

리세스패턴을 갖는 반도체기판 상부에 상기 리세스패턴에 일부가 매립되는 형상을 갖는 복수개의 게이트라인을 형성하는 단계;Forming a plurality of gate lines having a shape in which a portion of the recess pattern is buried on the semiconductor substrate having a recess pattern; 라이트산화 공정을 진행하여 상기 게이트라인의 일부 측벽을 산화시키는 단계;Oxidizing a part of sidewalls of the gate line by performing a light oxidation process; 상기 라이트산화 공정시 이상 산화에 의해 발생된 상기 게이트라인의 돌출부분을 포함한 전면에 버퍼산화막을 형성하는 단계;Forming a buffer oxide film on the entire surface including the protrusion of the gate line generated by abnormal oxidation during the light oxidation process; 상기 버퍼산화막 상에 게이트스페이서질화막을 형성하는 단계;Forming a gate spacer nitride layer on the buffer oxide layer; 상기 게이트스페이서질화막 상에 상기 게이트라인 사이를 채울때까지 층간절연막을 형성하는 단계;Forming an interlayer dielectric layer on the gate spacer nitride layer until the gate line is interposed between the gate lines; 상기 게이트라인의 표면이 드러날때까지 상기 층간절연막을 평탄화시키는 단계;Planarizing the interlayer insulating film until the surface of the gate line is exposed; 자기정렬콘택식각으로 상기 층간절연막을 식각하여 상기 게이트라인 사이에 콘택홀을 형성하는 단계; 및Forming a contact hole between the gate lines by etching the interlayer insulating layer using self-aligned contact etching; And 상기 콘택홀 형성시 어택받아 오픈된 상기 게이트라인의 이상 산화부분을 캡핑하는 캡핑막을 형성하는 단계Forming a capping layer capping the abnormal oxidation portion of the gate line which is opened and attacked when the contact hole is formed; 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 캡핑막은, 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.The capping film is a semiconductor device manufacturing method, characterized in that formed as a nitride film. 제2항에 있어서,The method of claim 2, 상기 질화막은,The nitride film, 100Å∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed to a thickness of 100 kHz to 200 kHz. 제2항에 있어서,The method of claim 2, 상기 캡핑막 상에 USG 산화막을 형성하는 단계;Forming a USG oxide film on the capping film; 상기 콘택홀 바닥의 반도체기판 표면을 노출시키는 단계; 및Exposing a surface of the semiconductor substrate at the bottom of the contact hole; And 상기 콘택홀에 콘택을 매립시키는 단계Filling a contact in the contact hole; 를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 콘택홀 바닥의 반도체기판 표면을 노출시키는 단계는,Exposing the surface of the semiconductor substrate at the bottom of the contact hole, 상기 USG 산화막을 에치백하되, 상기 반도체기판 상부의 캡핑막과 버퍼산화막을 동시에 에치백하는 것을 특징으로 하는 반도체소자의 제조 방법.And etching back the USG oxide film and simultaneously etching back the capping film and the buffer oxide film over the semiconductor substrate.
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