KR20110012113A - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 액정표시장치 및 그 제조방법은 액티브패턴을 형성할 때 하프-톤 마스크를 이용하여 액티브패턴과 게이트절연막이 불필요한 영역에 소정의 홀을 형성함으로써 공통라인과 게이트라인 사이와 같이 동일층에 형성된 인접한 배선들 사이에서 발생하는 단락(short)불량을 셀프 리페어(self repair)하기 위한 것으로, 제 1 기판에 게이트전극을 포함하는 게이트라인 및 공통라인을 형성하는 단계; 상기 제 1 기판 위에 게이트절연막을 형성하는 단계; 상기 게이트전극 상부에 액티브패턴을 형성하는 동시에 상기 게이트라인과 공통라인 사이에 제 1 홀을 형성하는 단계; 상기 액티브패턴이 형성된 제 1 기판 위에 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하며, 상기 제 1 홀이 형성된 상기 게이트라인과 공통라인 사이에 상기 제 1 기판 표면을 노출시키는 제 2 홀을 형성하는 단계; 상기 제 1 기판 위에 보호막을 형성하는 단계; 상기 보호막을 선택적으로 식각하여 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극 및 상기 화소영역 내에 상기 화소전극과 교대로 배치되어 횡전계를 발생하는 공통전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.
액티브패턴, 하프-톤 마스크, 홀, 공통라인, 게이트라인, 셀프 리페어

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 동일층에 형성된 인접한 배선들 사이에서 발생하는 단락불량을 셀프 리페어 할 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영 역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
이때, 상기 액정표시장치에 일반적으로 사용되는 구동방식으로 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식이 있으나, 상기 트위스티드 네마틱방식의 액정표시장치는 시야각이 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성(refractive anisotropy)에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정표시패널에 전압이 인가될 때 기판과 거의 수직한 방향으로 배향되기 때문이다.
이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 향상시킨 횡전계방식 액정표시장치가 개발되었으며, 이를 도 2를 참조하여 상세히 설명한다.
도 2는 일반적인 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.
도면에 도시된 바와 같이, 일반적인 횡전계방식 액정표시장치의 어레이 기판(10)에는 상기 어레이 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 또한, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 횡전계를 발생시켜 액정(미도시)을 구동시키는 공통전극(8)과 화소전극(18)이 교대로 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인(16)의 일부를 구성하는 게이트전 극(21), 상기 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극라인(18l)을 통해 상기 화소전극(18)에 전기적으로 접속된 드레인전극(23)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 상기 소오스전극(22)과 드레인전극(23) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.
상기 소오스전극(22)의 일부는 일방향으로 연장되어 상기 데이터라인(17)의 일부를 구성하며, 상기 드레인전극(23)의 일부는 화소영역 쪽으로 연장되어 보호막(미도시)에 형성된 제 1 콘택홀(40a)을 통해 상기 화소전극라인(18l)과 화소전극(18)에 전기적으로 접속하게 된다.
전술한 바와 같이 상기 화소영역 내에는 횡전계를 발생시키기 위한 다수개의 공통전극(8)과 화소전극(18)이 교대로 배치되어 있다.
이때, 상기 화소영역의 하단에는 상기 게이트라인(16)에 대해 실질적으로 평행하게 공통라인(8L)이 형성되어 있으며, 상기 화소영역의 좌우 가장자리에는 상기 공통라인(8L)과 연결된 한 쌍의 제 1 라인(8a, 8a')이 형성되어 있다.
이때, 상기 다수개의 공통전극(8)은 그 일측이 상기 게이트라인(16)에 대해 실질적으로 평행하게 배치된 상단의 공통전극라인(8l)에 의해 서로 연결되며, 상기 공통전극라인(8l)은 상기 보호막에 형성된 제 2 콘택홀(40b)을 통해 상기 제 1 라인(8a, 8a')에 전기적으로 접속하게 된다.
이때, 상기 화소전극라인(18l)의 일부는 게이트절연막(미도시)과 보호막을 사이에 두고 그 하부의 공통라인(8L)의 일부와 오버랩되어 스토리지 커패시 터(storage capacitor)(Cst)를 형성하게 된다.
이와 같이 구성되는 액정표시장치의 제조방법은 크게 어레이 기판에 스위칭소자를 형성하는 어레이공정과 컬러필터 기판에 컬러필터를 형성하는 컬러필터공정으로 구분될 수 있으며, 상기 각각의 어레이공정과 컬러필터공정을 통해 제작된 어레이 기판과 컬러필터 기판은 마지막으로 셀(cell)공정을 거쳐 서로 합착되어 액정표시패널이 완성되게 된다.
상기 셀공정은 어레이공정이나 컬러필터공정에 비해 상대적으로 반복되는 공정이 거의 없으며, 크게 액정분자의 배향을 위한 배향막 형성공정, 셀갭(cell gap) 형성공정, 셀 절단(cutting)공정 및 액정주입공정으로 나눌 수 있다. 한편, 이러한 공정을 거쳐 제작된 액정표시패널은 품질검사를 통해 선별되며, 양품으로 선별된 액정표시패널의 외측에 각각 편광판을 부착한 후, 구동회로를 연결하면 액정표시장치가 완성되게 된다.
이때, 전술한 액정표시장치의 검사 과정에서 불량화소가 발견되었을 때에는 이에 대한 리페어공정을 실시하게 된다.
상기 액정표시장치의 불량에는 화소별 색상불량, 휘점(輝點)(항상 켜져 있는 상태), 암점(暗點)(항상 꺼져 있는 상태) 등의 점결함(point defect)과 인접한 배선간의 단락(short), 오픈(open), 정전기에 의한 스위칭소자의 파괴로 인해 발생하는 라인결함(line defect) 등이 있다.
특히, 상기 단락불량은 공통라인과 게이트라인 사이와 같이 동일층에 형성된 인접한 배선들 사이에서 많이 발생하게 되며, 이와 같은 단락불량을 리페어하기 위 해 레이저를 이용한 레이저 리페어공정이 일반적으로 이용되고 있으나, 상기 레이저 리페어공정은 고가의 레이저 리페어장비를 요구하며 상기 레이저 리페어를 검사자가 직접 실시하여야하기 때문에 리페어공정의 추가에 따른 생산 손실(loss)이 발생하는 단점이 있다.
이와 같은 문제는 마스크공정의 수를 줄이기 위해 회절마스크를 이용하여 액티브패턴과 소오스/드레인전극을 동시에 패터닝하는 경우에 발생하는 구조적인 문제이다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 리페어공정의 추가 없이 셀프 리페어가 가능한 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 동일층에 형성된 인접한 배선들 사이에서 발생하는 단락불량을 셀프 리페어 할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치는 제 1 기판에 형성된 게이트전극을 포함하는 게이트라인 및 공통라인; 상기 제 1 기판 위에 형성된 게이트절연막; 상기 게이트전극 상부에 형성된 액티브패턴; 상기 액티브패턴이 형성된 제 1 기판 위에 형성된 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인; 상기 제 1 기판 위에 형성되며, 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀이 형성된 보호막; 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극 및 상기 화소영역 내에 상기 화소전극과 교대로 배치되어 횡전계를 발생하는 공통전극; 상기 게이트라인과 공통라인 사이에 형성되며, 상기 게이트절연막과 보호막이 제거되어 상기 제 1 기판 표면을 노출시키는 홀; 및 상기 제 1 기판과 대향하여 합착하는 제 2 기판을 포함한 다.
또한, 본 발명의 액정표시장치의 제조방법은 제 1 기판에 게이트전극을 포함하는 게이트라인 및 공통라인을 형성하는 단계; 상기 제 1 기판 위에 게이트절연막을 형성하는 단계; 상기 게이트전극 상부에 액티브패턴을 형성하는 동시에 상기 게이트라인과 공통라인 사이에 제 1 홀을 형성하는 단계; 상기 액티브패턴이 형성된 제 1 기판 위에 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하며, 상기 제 1 홀이 형성된 상기 게이트라인과 공통라인 사이에 상기 제 1 기판 표면을 노출시키는 제 2 홀을 형성하는 단계; 상기 제 1 기판 위에 보호막을 형성하는 단계; 상기 보호막을 선택적으로 식각하여 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극 및 상기 화소영역 내에 상기 화소전극과 교대로 배치되어 횡전계를 발생하는 공통전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 액티브패턴을 형성할 때 하프-톤 마스크를 이용하여 액티브패턴과 게이트절연막이 불필요한 영역에 소정의 홀을 형성함으로써 리페어공정의 추가 없이 인접한 배선들 사이에서 발생하는 단락불량을 셀프 리페어 할 수 있게 된다.
그 결과 추가적인 리페어공정의 제거로 택 타임(tact time)이 증가하고 생산성이 향상되는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 횡전계방식(In Plane Switching; IPS) 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 설명의 편의를 위해 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.
이때, 본 실시예는 횡전계방식의 액정표시장치를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 본 발명은 트위스티드 네마틱방식의 액정표시장치에도 적용될 수 있다.
전술한 바와 같이 상기 트위스티드 네마틱방식의 액정표시장치는 시야각이 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정표시패널에 전압이 인가될 때 기판과 거의 수직한 방향으로 배향되기 때문이다.
이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 향상시킨 횡전계방식 액정표시장치가 개발되었으며, 본 발명은 상기 횡전계방식 액정표시장치를 예를 들어 나타내고 있다.
도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판(110) 에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 횡전계를 발생시켜 액정(미도시)을 구동시키는 공통전극(108)과 화소전극(118)이 교대로 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인(116)의 일부를 구성하는 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극라인(118l)을 통해 상기 화소전극(118)에 전기적으로 접속된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다. 이때, 도면에는 소오스전극(122)의 형태가 "U"자형으로 되어 있어 채널의 형태가 "U"자형인 박막 트랜지스터를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 박막 트랜지스터의 채널 형태에 관계없이 적용 가능하다.
상기 소오스전극(122)의 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 보호막(미도시)에 형성된 제 1 콘택홀(140a)을 통해 상기 화소전극라인(118l)과 화소전극(118)에 전기적으로 접속하게 된다.
전술한 바와 같이 상기 화소영역 내에는 횡전계를 발생시키기 위한 다수개의 공통전극(108)과 화소전극(118)이 교대로 배치되어 있다.
이때, 상기 화소영역의 하단에는 상기 게이트라인(116)에 대해 실질적으로 평행하게 공통라인(108L)이 형성되어 있으며, 상기 화소영역의 좌우 가장자리에는 상기 공통라인(108L)과 연결된 한 쌍의 제 1 라인(108a, 108a')이 형성되어 있다.
이때, 상기 다수개의 화소전극(118)들 중에 상기 데이터라인(117)에 인접한 한 쌍의 최외곽 화소전극(118)은 각각 상기 한 쌍의 제 1 라인(108a, 108a')의 일부와 오버랩하는 한편, 상기 다수개의 공통전극(108)은 그 일측이 상기 게이트라인(116)에 대해 실질적으로 평행하게 배치된 상단의 공통전극라인(108l)에 의해 서로 연결되게 된다. 그리고, 상기 공통전극라인(108l)은 상기 보호막에 형성된 제 2 콘택홀(140b)을 통해 상기 제 1 라인(108a, 108a')에 전기적으로 접속하게 되어, 상기 공통라인(108L)을 통해 공통전압을 인가 받아 상기 다수개의 공통전극(108)에 전달하게 된다.
상기 제 1 라인(108a, 108a')은 상기 공통라인(108L)과 게이트전극(121) 및 게이트라인(116)과 동일한 불투명한 도전물질로 이루어지며, 상기 공통전극라인(108l)과 화소전극라인(118l)은 상기 공통전극(108) 및 화소전극(118)과 동일한 투명한 도전물질로 이루어질 수 있다.
이때, 상기 화소전극라인(118l)의 일부는 게이트절연막(미도시)과 보호막을 사이에 두고 그 하부의 공통라인(108L)의 일부와 오버랩되어 스토리지 커패시터(Cst)를 형성하게 된다. 상기 스토리지 커패시터(Cst)는 액정 커패시터에 인가된 전압을 다음 신호가 들어올 때까지 일정하게 유지시키는 역할을 한다. 이러한 스토리지 커패시터는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리 커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가진다. 다만, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 스토리지 커패시터는 상기 드레인전극(123)이 화소영역 쪽으로 연장되어 상기 게이트절연막을 사이에 두고 그 하부의 공통라인(108L)의 일부와 오버랩되어 형성될 수도 있다.
이때, 상기 도 3에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 공통전극(108)과 화소전극(118) 및 데이터라인(117)이 꺾임 구조를 가지는 경우에는 액정분자가 2방향으로 배열되어 2-도메인(domain)을 형성함으로써 모노-도메인에 비해 시야각이 더욱 향상되게 된다. 다만, 본 발명이 상기 2-도메인 구조의 횡전계방식 액정표시장치에 한정되는 것은 아니며 본 발명은 2-도메인 이상의 멀티-도메인(multi-domain) 구조의 횡전계방식 액정표시장치에 적용 가능하다. 참고로, 상기 2-도메인 이상의 멀티-도메인을 형성하는 IPS 구조를 S-IPS(Super-IPS) 구조라 한다.
또한, 이와 같이 상기 공통전극(108)과 화소전극(118) 및 데이터라인(117)을 꺾임 구조로 형성하여 액정분자의 구동방향이 대칭성을 가지는 멀티-도메인 구조를 형성하게 되면 액정의 복굴절(birefringence) 특성에 의한 이상 광을 서로 상쇄시켜 줌으로써 색전이(color shift) 현상을 최소화할 수 있다.
여기서, 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치는 기존의 회절마스크를 이용하여 액티브패턴과 소오스/드레인전극을 동시에 패터닝하는 경우에 리페어를 위해 추가적인 공정이 필요하였던 점을 감안하여, 액티브패턴을 형성할 때 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용하여 액티브패턴과 게이트절연막이 불필요한 영역에 소정의 홀을 형성함으로써 공통라인과 게이트라인 사이와 같이 동일층에 형성된 인접한 배선들 사이에서 발생하는 단락(short)불량을 셀프 리페어 할 수 있는 것을 특징으로 한다.
즉, 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치는 액티브패턴을 형성할 때 하프-톤 마스크를 이용하여 인접한 배선들 사이 또는 LOG(Line On Glass) 라인 등 액티브패턴과 게이트절연막이 불필요한 영역에 소정의 홀을 형성함으로써, 다음 단계인 데이터 배선(즉, 소오스전극과 드레인전극 및 데이터라인 등)을 형성하기 위해 도전막의 패터닝시 인접하는 이전 배선들 사이의 단락불량이 자동적으로 리페어 될 수 있는데, 이를 다음의 횡전계방식 액정표시장치의 제조방법을 통해 상세히 설명한다.
도 4a 내지 도 4e는 상기 도 3에 도시된 어레이 기판의 A-A'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)의 화소부에 게이트전극(121), 게이트라인(116), 제 1 라인(미도시) 및 공통라인(108L)을 형성한다.
이때, 상기 공통라인(108L)은 상기 게이트라인(116)에 대해 실질적으로 평행한 방향으로 화소영역의 하부에 형성되게 되며, 상기 제 1 라인은 상기 화소영역의 가장자리 좌우에 형성되어 상기 공통라인(108L)에 연결되게 된다.
이때, 상기 게이트전극(121), 게이트라인(116), 제 1 라인 및 공통라 인(108L)은 제 1 도전막을 상기 어레이 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.
여기서, 상기 도 4a는 인접하는 상기 게이트라인(116)과 공통라인(108L)의 일부가 패터닝하는 과정에서 서로 연결되어 단락불량이 발생한 경우를 예를 들어 나타내고 있다.
다음으로, 도 4b에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 제 1 라인 및 공통라인(108L)이 형성된 어레이 기판(110) 전면에 게이트절연막(115a)과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성한다.
또한, 상기 제 2 마스크공정을 통해 상기 게이트절연막(115a)을 선택적으로 제거함으로써 인접한 배선(예를 들어, 상기 게이트라인(116)과 공통라인(108L))들 사이 또는 LOG 라인 등 액티브패턴(124)과 게이트절연막(115a)이 불필요한 영역에 소정의 제 1 홀(H1)을 형성하게 된다. 이때, 본 발명의 제 1 실시예와 같이 상기 게이트라인(116)과 공통라인(108L)의 일부가 서로 연결되어 단락불량이 발생한 경우에는 상기 단락된 게이트라인(116)과 공통라인(108L)을 구성하는 제 1 도전막이 노출되도록 제 1 홀(H1)이 형성되게 된다.
이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(124)과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(125')이 형성되게 된다.
여기서, 본 발명의 제 1 실시예에 따른 상기 액티브패턴(124)과 제 1 홀(H1)은 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.
도 5a 내지 도 5f는 상기 도 4b에 도시된 어레이 기판에 있어서, 본 발명의 제 1 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 5a에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 제 1 라인 및 공통라인(108L)이 형성된 어레이 기판(110) 전면에 게이트절연막(115a)과 비정질 실리콘 박막(120) 및 n+ 비정질 실리콘 박막(125)을 형성한다.
그리고, 도 5b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 본 발명의 제 1 실시예에 따른 하프-톤 마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사 된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(180)를 투과한 광만이 상기 감광막(170)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(180)를 통해 노광된 상기 감광막(170)을 현상하고 나면, 도 5c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a)과 제 2 감광막패턴(170b)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 n+ 비정질 실리콘 박막(125) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(170b)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 5d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a)과 제 2 감광막패턴(170b)을 마스크로 하여, 그 하부에 형성된 게이트절연막(115a)과 비정질 실리콘 박막(120) 및 n+ 비정질 실리콘 박막(125)을 선택적으로 제거하게 되면, 상기 제 1 투과영역(I)이 적용되는 소정 영역, 예를 들어 인접하는 게이트라인(116)과 공통라인(108L) 사이 영역에 상기 단락된 게이트라인(116)과 공통라인(108L)을 구성하는 제 1 도전막을 노출시키는 제 1 홀(H1)이 형성되게 된다.
이후, 상기 제 1 감광막패턴(170a)과 제 2 감광막패턴(170b)의 일부를 제거 하는 애싱(ahing)공정을 진행하게 되면, 도 5e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 2 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴의 두께만큼이 제거된 제 3 감광막패턴(170a')으로 상기 차단영역(III)에 대응하는 액티브패턴 영역에만 남아있게 된다.
이후, 도 5f에 도시된 바와 같이, 상기 남아있는 제 3 감광막패턴(170a')을 마스크로 하여 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성한다.
이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(124)과 실질적으로 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(125')이 형성되게 된다.
다음으로, 도 4c에 도시된 바와 같이, 상기 액티브패턴(124)이 형성된 어레이 기판(110) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성하게 된다.
또한, 상기 제 3 마스크공정을 통해 상기 제 2 도전막으로 이루어지며, 상기 게이트라인(116)과 교차하여 화소영역을 정의하는 데이터라인(미도시)을 형성하게 된다.
이때, 상기 제 2 도전막은 상기 소오스전극(122)과 드레인전극(123) 및 데이 터라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다. 또한, 상기 제 2 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.
여기서, 본 발명의 제 1 실시예의 경우에는 상기 제 2 도전막으로 상기 제 1 도전막과 동일한 에천트에 의해 식각(etching)될 수 있는 도전물질을 선택함으로써 상기 제 2 도전막의 선택적 식각시 상기 제 1 홀을 통해 노출된 상기 게이트라인(116)과 공통라인(108L)의 단락부분도 함께 제거되게 된다. 그 결과 인접하는 상기 게이트라인(116)과 공통라인(108L)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 자동으로 리페어 되게 되며, 이때 상기 제 1 홀이 형성된 영역은 어레이 기판(110)의 표면을 노출시키는 제 2 홀(H2)이 형성되게 된다.
그리고, 계속하여 상기 제 3 마스크공정을 이용하여 상기 n+ 비정질 실리콘 박막패턴을 선택적으로 제거함으로써 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 오믹-콘택(ohmic contact)시키는 오믹-콘택층(125n)을 형성하게 된다.
다음으로, 도 4d에 도시된 바와 같이, 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인이 형성된 어레이 기판(110) 전면에 절연물질로 이루어진 소정의 보호막(115b)을 형성한다.
그리고, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 보호막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140a)을 형성하는 한편, 상기 게이트절연막(115a)과 보호막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 제 1 라인의 일부를 노출시키는 제 2 콘택홀(미도시)을 형성하게 된다.
이때, 상기 제 2 홀이 형성된 영역은 상기 제 4 마스크공정을 통해 보호막(115b)이 선택적으로 제거되어 상기 어레이 기판(110) 표면을 노출시키는 홀(H)이 형성되게 된다.
이후, 도 4e에 도시된 바와 같이, 상기 보호막(115b)이 형성된 어레이 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 1 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극라인(118l)을 형성한다.
이때, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(미도시)과 화소전극(미도시)을 형성하게 된다.
또한, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 2 콘택홀(140b)을 통해 상기 제 1 라인에 전기적으로 접속하는 한편, 상기 다수개의 공통전극의 일측이 연결되는 공통전극라인(미도시)을 형성하게 된다.
여기서, 상기 제 3 도전막은 상기 공통전극, 공통전극라인, 화소전극 및 화소전극라인(118l)을 형성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전 물질을 포함한다.
한편, 인접한 소오스전극과 드레인전극 사이에서도 패터닝하는 과정에서 단락불량이 발생할 수 있으며, 이때 상기 단락된 부분이 상기 홀이 형성된 영역에 위치하는 경우에는 화소전극과 공통전극을 패터닝하는 동안 상기의 단락불량이 자동적으로 리페어 되게 되는데, 이를 다음의 도 6a 내지 도 6c를 통해 상세히 설명한다.
도 6a 내지 도 6c는 상기 도 3에 도시된 어레이 기판의 B-B'선에 따른 제조공정에 있어서, 본 발명의 제 1 실시예에 따른 제 3 마스크공정 내지 제 5 마스크공정을 순차적으로 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 상기 액티브패턴(124)이 형성된 어레이 기판(110) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성하게 된다.
또한, 상기 제 3 마스크공정을 통해 상기 제 2 도전막으로 이루어지며, 상기 게이트라인(116)과 교차하여 화소영역을 정의하는 데이터라인(미도시)을 형성하게 된다.
전술한 바와 같이 본 발명의 제 1 실시예의 경우에는 상기 제 2 도전막으로 상기 제 1 도전막과 동일한 에천트에 의해 식각 될 수 있는 도전물질을 선택함으로써 상기 제 2 도전막의 선택적 식각시 상기 제 1 홀을 통해 노출된 상기 게이트라인(116)과 공통라인(108L)의 단락부분도 함께 제거되게 된다. 그 결과 인접하는 상 기 게이트라인(116)과 공통라인(108L)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 자동으로 리페어 되게 되며, 이때 상기 제 1 홀이 형성된 영역은 어레이 기판(110)의 표면을 노출시키는 제 2 홀(H2)이 형성되게 된다.
여기서, 상기 도 6a는 인접하는 상기 소오스전극(122)과 드레인전극(123)의 일부가 패터닝하는 과정에서 서로 연결되어 단락불량이 발생한 경우를 예를 들어 나타내고 있다.
그리고, 계속하여 상기 제 3 마스크공정을 이용하여 상기 n+ 비정질 실리콘 박막패턴을 선택적으로 제거함으로써 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 오믹-콘택시키는 오믹-콘택층(125n)을 형성하게 된다.
다음으로, 도 6b에 도시된 바와 같이, 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인이 형성된 어레이 기판(110) 전면에 절연물질로 이루어진 소정의 보호막(115b)을 형성한다.
그리고, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 보호막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140a)을 형성하는 한편, 상기 게이트절연막(115a)과 보호막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 제 1 라인의 일부를 노출시키는 제 2 콘택홀(미도시)을 형성하게 된다.
이때, 상기 제 2 홀이 형성된 영역은 상기 제 4 마스크공정을 통해 보호막(115b)이 선택적으로 제거되어 상기 어레이 기판(110) 표면을 노출시키는 홀(H) 이 형성되게 된다.
그리고, 상기 소오스전극(122)과 드레인전극(123)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 상기 제 4 마스크공정을 통해 상기 보호막(115b)의 일부 영역이 선택적으로 제거됨으로써 상기 단락된 소오스전극(122)과 드레인전극(123)을 구성하는 제 2 도전막을 노출시키는 제 3 홀(H3)이 형성되게 된다.
이후, 도 6c에 도시된 바와 같이, 상기 보호막(115b)이 형성된 어레이 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 1 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극라인(118l)을 형성한다.
이때, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(미도시)과 화소전극(미도시)을 형성하게 된다.
또한, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 2 콘택홀(140b)을 통해 상기 제 1 라인에 전기적으로 접속하는 한편, 상기 다수개의 공통전극의 일측이 연결되는 공통전극라인(미도시)을 형성하게 된다.
여기서, 본 발명의 제 1 실시예의 경우에는 상기 제 3 도전막으로 상기 제 2 도전막과 동일한 에천트에 의해 식각 될 수 있는 도전물질을 선택함으로써 상기 제 3 도전막의 선택적 식각시 상기 제 3 홀을 통해 노출된 상기 소오스전극(122)과 드레인전극(123)의 단락부분도 함께 제거되게 된다. 그 결과 인접하는 상기 소오스전 극(122)과 드레인전극(123)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 자동으로 리페어 되게 되며, 이때 상기 제 3 홀이 형성된 영역은 어레이 기판(110)의 표면을 노출시키는 홀(H) 영역을 구성하게 된다.
한편, 도 7a는 상기 도 2에 도시된 어레이 기판의 c-c'선에 따른 단면을 나타내는 도면이며, 도 7b는 상기 도 3에 도시된 어레이 기판의 C-C'선에 따른 단면을 나타내는 도면이다.
일반적인 어레이 기판의 경우에는 도 7a에 도시된 바와 같이, 공통라인(8L)과 게이트라인(16) 위에 차례대로 게이트절연막(15a)과 보호막(15b)이 형성되게 되며, 상기 인접하는 공통라인(8L)과 게이트라인(16) 사이에도 상기 게이트절연막(15a)과 보호막(15b)이 존재하게 된다.
그러나, 본 발명의 제 1 실시예의 경우에는 도 7b에 도시된 바와 같이, 공통라인(108L)과 게이트라인(116) 위에 차례대로 게이트절연막(115a)과 보호막(115b)이 형성되게 되나, 상기 인접하는 공통라인(108L)과 게이트라인(116) 사이에는 상기 게이트절연막(115a)과 보호막(115b)이 제거되어 상기 어레이 기판(110)의 표면을 노출시키는 홀(H)이 형성되는 것을 특징으로 한다.
다만, 본 발명이 이에 한정되는 것은 아니며, 전술한 제 4 마스크공정을 통해 보호막에 제 3 홀을 형성하지 않는 경우에는 상기 공통라인과 게이트라인 사이에 상기 보호막이 제거되지 않고 존재할 수 있는데, 이를 다음의 본 발명의 제 2 실시예를 통해 상세히 설명한다.
도 8a 내지 도 8e는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조공정 을 순차적으로 나타내는 단면도이다.
도 8a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(210)의 화소부에 게이트전극(221), 게이트라인(216), 제 1 라인(미도시) 및 공통라인(208L)을 형성한다.
이때, 상기 공통라인(208L)은 상기 게이트라인(216)에 대해 실질적으로 평행한 방향으로 화소영역의 하부에 형성되게 되며, 상기 제 1 라인은 상기 화소영역의 가장자리 좌우에 형성되어 상기 공통라인(208L)에 연결되게 된다.
이때, 상기 게이트전극(221), 게이트라인(216), 제 1 라인 및 공통라인(208L)은 제 1 도전막을 상기 어레이 기판(210) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
여기서, 상기 도 8a는 전술한 본 발명의 제 1 실시예와 동일하게 인접하는 상기 게이트라인(216)과 공통라인(208L)의 일부가 패터닝하는 과정에서 서로 연결되어 단락불량이 발생한 경우를 예를 들어 나타내고 있다.
다음으로, 도 8b에 도시된 바와 같이, 상기 게이트전극(221), 게이트라인(216), 제 1 라인 및 공통라인(208L)이 형성된 어레이 기판(210) 전면에 게이트절연막(215a)과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(210)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(224)을 형성한다.
또한, 상기 제 2 마스크공정을 통해 상기 게이트절연막(215a)을 선택적으로 제거함으로써 인접한 배선(예를 들어, 상기 게이트라인(216)과 공통라인(208L))들 사이 또는 LOG 라인 등 액티브패턴(224)과 게이트절연막(215a)이 불필요한 영역에 소정의 제 1 홀(H1)을 형성하게 된다. 이때, 본 발명의 제 1 실시예 및 제 2 실시예와 같이 상기 게이트라인(216)과 공통라인(208L)의 일부가 서로 연결되어 단락불량이 발생한 경우에는 상기 단락된 게이트라인(216)과 공통라인(208L)을 구성하는 제 1 도전막이 노출되도록 제 1 홀(H1)이 형성되게 된다.
이때, 상기 액티브패턴(224) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(224)과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(225')이 형성되게 된다.
여기서, 본 발명의 제 1 실시예에 따른 상기 액티브패턴(224)과 제 1 홀(H1)은 전술한 본 발명의 제 2 실시예와 동일하게 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성할 수 있다.
다음으로, 도 8c에 도시된 바와 같이, 상기 액티브패턴(224)이 형성된 어레이 기판(210) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(210)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성하게 된다.
또한, 상기 제 3 마스크공정을 통해 상기 제 2 도전막으로 이루어지며, 상기 게이트라인(216)과 교차하여 화소영역을 정의하는 데이터라인(미도시)을 형성하게 된다.
여기서, 본 발명의 제 2 실시예의 경우에는 상기 제 2 도전막으로 상기 제 1 도전막과 동일한 에천트에 의해 식각 될 수 있는 도전물질을 선택함으로써 상기 제 2 도전막의 선택적 식각시 상기 제 1 홀을 통해 노출된 상기 게이트라인(216)과 공통라인(208L)의 단락부분도 함께 제거되게 된다. 그 결과 인접하는 상기 게이트라인(216)과 공통라인(208L)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 자동으로 리페어 되게 되며, 이때 상기 제 1 홀이 형성된 영역은 어레이 기판(210)의 표면을 노출시키는 제 2 홀(H2)이 형성되게 된다.
그리고, 계속하여 상기 제 3 마스크공정을 이용하여 상기 n+ 비정질 실리콘 박막패턴을 선택적으로 제거함으로써 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브패턴(224)의 소오스/드레인영역과 상기 소오스/드레인전극(222, 223) 사이를 오믹-콘택시키는 오믹-콘택층(225n)을 형성하게 된다.
다음으로, 도 8d에 도시된 바와 같이, 상기 소오스전극(222)과 드레인전극(223) 및 데이터라인이 형성된 어레이 기판(210) 전면에 절연물질로 이루어진 소정의 보호막(215b)을 형성한다.
그리고, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 보호막(215b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(223)의 일부를 노출시키는 제 1 콘택홀(240a)을 형성하는 한편, 상기 게이트절연막(215a)과 보호막(215b)의 일부 영역을 선택적으로 제거함으로써 상기 제 1 라인의 일부를 노출시키는 제 2 콘택홀(미도시)을 형성하게 된다.
이후, 도 8e에 도시된 바와 같이, 상기 보호막(215b)이 형성된 어레이 기판(210) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 1 콘택홀을 통해 상기 드레인전극(223)과 전기적으로 접속하는 화소전극라인(218l)을 형성한다.
이때, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(미도시)과 화소전극(미도시)을 형성하게 된다.
또한, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 2 콘택홀(240b)을 통해 상기 제 1 라인에 전기적으로 접속하는 한편, 상기 다수개의 공통전극의 일측이 연결되는 공통전극라인(미도시)을 형성하게 된다.
이와 같이 구성된 상기 본 발명의 제 1 실시예와 제 2 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 상기 박막 트랜지스터와 게이트라인 및 데이터라인으로 빛이 새는 것을 방지하는 블랙매트릭스와 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.
이때, 상기 컬러필터 기판과 어레이 기판의 합착은 상기 컬러필터 기판 또는 어레이 기판에 형성된 합착키를 통해 이루어진다.
전술한 바와 같이 상기 본 발명의 제 1 실시예와 제 2 실시예는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터에도 적용된다.
또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2는 일반적인 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 3은 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 4a 내지 도 4e는 상기 도 3에 도시된 어레이 기판의 A-A'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 5a 내지 도 5f는 상기 도 4b에 도시된 어레이 기판에 있어서, 본 발명의 제 1 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 6a 내지 도 6c는 상기 도 3에 도시된 어레이 기판의 B-B'선에 따른 제조공정에 있어서, 본 발명의 제 1 실시예에 따른 제 3 마스크공정 내지 제 5 마스크공정을 순차적으로 나타내는 단면도.
도 7a는 상기 도 2에 도시된 어레이 기판의 c-c'선에 따른 단면을 나타내는 도면.
도 7b는 상기 도 3에 도시된 어레이 기판의 C-C'선에 따른 단면을 나타내는 도면.
도 8a 내지 도 8e는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조공정을 순차적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
108,208 : 공통전극 108l,208l : 공통전극라인
108L,208L : 공통라인 110,210 : 어레이 기판
115a,215a : 게이트절연막 115b,215b : 보호막
116,216 : 게이트라인 117,217 : 데이터라인
118,218 : 화소전극 118l,218l : 화소전극라인
121,221 : 게이트전극 122,222 : 소오스전극
123,223 : 드레인전극 H : 홀

Claims (11)

  1. 제 1 기판에 게이트전극을 포함하는 게이트라인 및 공통라인을 형성하는 단계;
    상기 제 1 기판 위에 게이트절연막을 형성하는 단계;
    상기 게이트전극 상부에 액티브패턴을 형성하는 동시에 상기 게이트라인과 공통라인 사이에 제 1 홀을 형성하는 단계;
    상기 액티브패턴이 형성된 제 1 기판 위에 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하며, 상기 제 1 홀이 형성된 상기 게이트라인과 공통라인 사이에 상기 제 1 기판 표면을 노출시키는 제 2 홀을 형성하는 단계;
    상기 제 1 기판 위에 보호막을 형성하는 단계;
    상기 보호막을 선택적으로 식각하여 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극 및 상기 화소영역 내에 상기 화소전극과 교대로 배치되어 횡전계를 발생하는 공통전극을 형성하는 단계; 및
    상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하는 횡전계방식 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 홀은 상기 게이트라인과 공통라인 사이의 상기 게이트절연막을 선택적으로 식각하여 형성하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 상기 보호막을 선택적으로 식각하여 상기 제 2 홀이 형성된 영역에 상기 제 1 기판의 표면을 노출시키는 홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.
  4. 제 1 항에 있어서, 상기 공통라인은 상기 게이트라인을 구성하는 제 1 도전막을 이용하여 상기 게이트라인에 대해 평행한 방향으로 형성하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.
  5. 제 4 항에 있어서, 상기 게이트라인과 공통라인의 일부가 패터닝하는 과정에서 서로 연결되어 단락불량이 발생하는 경우에는 상기 제 1 홀은 상기 단락된 게이트라인과 공통라인을 구성하는 상기 제 1 도전막을 노출시키는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.
  6. 제 5 항에 있어서, 상기 소오스전극과 드레인전극 및 데이터라인은 상기 제 1 도전막과 동일한 에천트에 의해 식각 될 수 있는 제 2 도전막을 이용하여 형성하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.
  7. 제 6 항에 있어서, 상기 소오스전극과 드레인전극 및 데이터라인을 형성하기 위한 상기 제 2 도전막의 선택적 식각시 상기 제 1 홀을 통해 노출된 상기 게이트라인과 공통라인의 단락부분도 함께 제거되는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.
  8. 제 6 항에 있어서, 상기 소오스전극과 드레인전극의 일부가 패터닝하는 과정에서 서로 연결되어 단락불량이 발생하는 경우에는 상기 보호막의 선택적 식각시 상기 단락된 소오스전극과 드레인전극을 구성하는 제 2 도전막이 노출되도록 제 3 홀이 형성되는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.
  9. 제 8 항에 있어서, 상기 화소전극은 상기 제 2 도전막과 동일한 에천트에 의해 식각 될 수 있는 제 3 도전막을 이용하여 형성하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.
  10. 제 9 항에 있어서, 상기 화소전극을 형성하기 위한 상기 제 3 도전막의 선택적 식각시 상기 제 3 홀을 통해 노출된 상기 소오스전극과 드레인전극의 단락부분도 함께 제거되는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.
  11. 제 1 기판에 형성된 게이트전극을 포함하는 게이트라인 및 공통라인;
    상기 제 1 기판 위에 형성된 게이트절연막;
    상기 게이트전극 상부에 형성된 액티브패턴;
    상기 액티브패턴이 형성된 제 1 기판 위에 형성된 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인;
    상기 제 1 기판 위에 형성되며, 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀이 형성된 보호막;
    상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극 및 상기 화소영역 내에 상기 화소전극과 교대로 배치되어 횡전계를 발생하는 공통전극;
    상기 게이트라인과 공통라인 사이에 형성되며, 상기 게이트절연막과 보호막이 제거되어 상기 제 1 기판 표면을 노출시키는 홀; 및
    상기 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하는 횡전계방식 액정표시장치.
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