KR20100132232A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 몰딩 공정 시 발생되는 내부 보이드 제거 및 공정 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
이를 위해 본 발명은 절연층의 표면에 배선 패턴이 형성된 회로 기판과, 회로 기판의 상부에 위치하며, 적어도 하나의 본드 패드가 형성된 반도체 다이와, 회로 기판과 반도체 다이를 전기적으로 연결하는 도전성 범프와, 회로 기판 및 반도체 다이의 상부와 접촉된 리드와, 회로 기판과 리드의 사이를 몰딩하는 봉지재를 포함하는 반도체 패키지 및 그 제조 방법을 개시한다.
솔더볼, 반도체 다이, 몰딩, 봉지재, 반도체 패키지

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 몰딩(MUF: Molded Underfill) 공정 시 발생되는 내부 보이드 제거 및 공정 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근의 반도체칩은 집적기술 및 제조장비의 발달로 인해 초소형으로 제조됨과 동시에 전력회로의 고성능화, 속도의 증가 및 회로기능이 확대된 것들이 제조되고 있는 실정이다. 이러한 반도체칩의 발전과 더불어 반도체칩을 마더보드에 실장할 수 있고, 또한 그 반도체칩을 외부의 환경으로부터 보호하는 반도체 장치 역시 초소형으로 제조되고 있다.
한편, 이와 같이 반도체 장치의 크기가 점차 소형화됨에 따라 반도체칩의 작동 중 발생되는 열을 외부로 용이하게 방출시키기 위해, 통상 반도체칩의 저면 또는 상면에 리드(lid)를 장착한 반도체 장치가 생산되고 있다. 즉, 반도체칩이 작동 중 발생되는 열은 리드의 상면을 통하여 공기 중으로 발산되거나, PCB기판 또는 솔더볼을 통하여 마더보드 쪽으로 방출된다.
여기서, 리드를 반도체 칩의 상면에 장착하기 위해서 먼저, 반도체 기판과 칩을 부착하는데, 기존의 CUF(Capillary Underfill)과 MUF(Molded Underfill) 공정을 거친 후에 반도체 칩은 상면이 노출되게 된다. CUF 공정과 달리 MUF 공정을 거쳐야 하는 경우, 반도체 칩을 노출시키기 위해 현재 소모성 필름과 고무패드를 사용한다.
그러나 이런 소모성 필름이나 고무패드를 사용함에 따라 반도체 제조공정에 추가적인 비용이 발생하게 되고, 이후 추가적으로 리드를 부착하는 공정을 따로 수행해야 하기에 공정과정 시간도 늘어나게 된다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 몰딩 공정 시 발생되는 내부 보이드 제거 및 공정 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 절연층의 표면에 배선 패턴이 형성된 회로 기판과, 상기 회로 기판의 상부에 위치하며, 적어도 하나의 본드 패드가 형성된 반도체 다이와, 상기 회로 기판과 상기 반도체 다이를 전기적으로 연결하는 도전성 범프와, 상기 회로 기판 및 상기 반도체 다이의 상부와 접촉된 리드와, 상기 회로 기판과 상기 리드의 사이를 몰딩하는 봉지재를 포함 할 수 있다.
이때, 상기 리드는 상기 회로 기판과 접촉된 지지부 및 상기 반도체 다이와 접촉된 평탄부로 이루어질 수 있다.
또한, 상기 리드는 상기 반도체 다이와 접촉되는 평탄부를 포함하며, 상기 평탄부에 게이트 홀이 구비될 수 있다.
여기서, 상기 리드는 상기 회로 기판에 접착된 지지부를 포함하며, 상기 지지부에 게이트 홀이 구비될 수 있다.
이때, 상기 리드는 게이트 홀을 포함하며, 상기 게이트 홀에 상기 봉지재가 충진될 수 있다.
또한, 상기 리드는 알루미늄, 구리 또는 세라믹으로 이루어질 수 있다.
이때, 상기 봉지재는MUF(Molded Under Fill)로 이루어질 수 있다.
또한, 상기 봉지재는 상기 회로 기판과 상기 반도체 다이 사이에 충전되어 상기 도전성 범프를 감쌀 수 있다.
상기한 또 다른 목적을 달성하기 위해 본 발명에 의한 반도체 패키지의 제조방법은 절연층의 표면에 적어도 하나의 배선 패턴이 형성된 회로 기판을 준비하는 회로 기판 준비 단계와, 적어도 하나의 도전성 범프가 형성된 반도체 다이를 상기 회로 기판의 배선 패턴에 어태치하는 반도체 다이 어태치 단계와, 상기 회로 기판 및 상기 반도체 다이의 상부에 리드를 어태치하는 리드 어태치 단계와, 상기 회로 기판과 상기 리드의 사이를 봉지재로 봉지하는 봉지 단계를 포함하여 이루어질 수 있다.
이때, 상기 리드 어태치 단계에 이용된 상기 리드는 알루미늄, 구리 또는 세라믹으로 이루어질 수 있다.
또한, 상기 리드 어태치 단계에 이용된 상기 리드는 상기 회로 기판에 접착제로 접착되는 지지부와 상기 반도체 다이에 접촉하는 평탄부로 이루어질 수 있다.
여기서, 상기 리드 어태치 단계에 이용된 상기 리드는 상기 반도체 다이와 접촉하는 평탄부를 포함하며, 상기 평탄부에 게이트 홀이 형성될 수 있다.
이때, 상기 리드 어태치 단계에 이용된 상기 리드는 상기 회로 기판에 접촉된 지지부를 포함하며, 상기 지지부에 게이트 홀이 형성될 수 있다.
또한, 상기 봉지 단계는 상기 리드에 형성된 게이트 홀에 봉지재를 공급하여 이루어질 수 있다.
여기서, 상기 봉지 단계에서 이용된 상기 봉지재는 MUF일 수 있다.
이때, 상기 봉지 단계에서는 상기 봉지재가 상기 회로 기판과 상기 반도체 다이 사이에 충진되어 상기 도전성 범프를 감쌀 수 있다.
상술한 바와 같이, 본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 몰딩 전에 게이트 홀이 형성된 리드를 먼저 부착함으로써, 보이드 제거 및 공정 시간을 단축시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 1a에 도시된 바와 같이, 반도체 패키지(100)는 회로 기판(110), 반도체 다이(120), 도전성 범프(130), 리드(140), 봉지재(150) 및 솔더볼(160)을 포함한다.
상기 회로 기판(110)은 절연층(110a), 배선 패턴(111,112), 도전성 비아(113) 및 솔더 마스크(114,115)를 포함한다.
상기 회로 기판(110)은 절연층(110a)이 형성되고, 표면에 배선 패턴(111,112)이 형성된다. 즉, 상기 절연층(110a)의 평평한 제 1면에 적어도 하나의 제 1배선 패턴(111)이 형성되고, 상기 제 1면과 반대면으로 평평한 제 2면에 적어도 하나의 제 2배선 패턴(112)이 형성된다. 이러한 상기 절연층(110a)에 상기 제 1면과 상기 제 2면을 관통하는 도전성 비아(113)가 형성된다. 상기 도전성 비아(113)는 상기 절연층(110a)의 상기 제 1면과 상기 제 2면의 사이를 관통하여 상기 제 1배선 패턴(111)과 상기 제 2배선 패턴(112)을 전기적으로 연결한다.
또한, 상기 회로 기판(110)은 상기 절연층(110a)의 상기 제 1면에 형성된 상기 제 1배선 패턴(111)의 일부를 노출 시키는 제 1솔더 마스크(114) 및 상기 절연층(110a)의 상기 제 2면에 형성된 상기 제 2배선 패턴(112)의 일부를 노출 시키는 제 2솔더 마스크(115)를 포함한다.
상기 제 1배선 패턴(111)은 상기 절연층(110a)의 상기 제 1면에 형성되며, 상기 반도체 다이(120)와 전기적으로 연결된다. 상기 제 1배선 패턴(111)은 구리(Cu), 티타늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제 1솔더 마스크(114)는 상기 절연층(110a)의 상기 제 1배선 패턴(111)의 외주연에 일정두께로 형성되어, 상기 제 1배선 패턴(111)을 외부환경으로부터 보호한다. 상기 제 1솔더 마스크(114)는 상기 제 1배선 패턴(111)에 상기 반도체 다이(120)의 도전성 범프(130)가 용착될 때, 상기 도전성 범프(130)의 위치가 변화되지 않도록 한다. 상기 제 1솔더 마스크(114)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 2배선 패턴(112)은 상기 절연층(110a)의 상기 제 2면에 형성되며, 상기 솔더볼(160)과 전기적으로 연결된다. 상기 제 2배선 패턴(112)은 상기 제 1배선 패턴(111)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제 2솔더 마스크(115)는 상기 제 2면에서 상기 제 2배선 패턴(112)의 외주연에 일정두께로 형성되어, 상기 제 2배선 패턴(112)을 외부환경으로부터 보호한다. 상기 제 2솔더 마스크(115)는 상기 제 2배선 패턴(112)에 상기 솔더볼(160)이 용착될 때, 상기 솔더볼(160)의 위치가 변화하지 않도록 한다. 상기 제 2솔더 마스크(115)는 상기 제 1솔더 마스크(114)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 반도체 다이(120)는 상기 회로 기판(110)의 상부에 위치되어, 적어도 다수의 본드 패드(121)를 포함한다. 즉, 상기 반도체 다이(120)는 평평한 제 1면과, 상기 제 1면의 반대면으로서 평평한 제 2면을 갖는다. 상기 반도체 다이(120)는 수평방향으로 적어도 하나 이상을 배열될 수 있고, 수직방향으로 적어도 하나 이상이 적층될 수 있다. 그러나 본 발명에서 상기 반도체 다이(120)의 개수 및 배열형태를 한정하는 것은 아니다. 여기서, 상기 반도체 다이(120)는 기본적으로 실리콘 재질로 구성하며, 그 내부에 다수의 반도체 소자들이 형성될 수 있다. 상기 반도체 다이(120)에 형성된 상기 본드 패드(121)는 상기 반도체 다이(120)의 내부로 형성될 수 있으나, 설명의 편의를 위해 외부로 돌출한 구조로 도시하였다.
상기 본드 패드(121)는 상기 반도체 다이(120)의 상면 중 가장 자리 또는 중앙 부분에 형성될 수 있다. 상기 본드 패드(121)는 상기 반도체 다이(120)로 전기적 신호를 입출력하기 위한 부분이며, 알루미늄 재질로 형성될 수 있다.
상기 도전성 범프(130)는 상기 반도체 다이(120)의 하부에 형성되어, 상기 회로 기판(110)과 상기 반도체 다이(120)에 전기적으로 연결된다. 즉, 상기 도전성 범프(130)는 상기 반도체 다이(120)의 상기 제 2면에 형성되어 상기 회로 기판(110)의 제 1배선 패턴(111)과 전기적으로 연결된다. 이때, 상기 도전성 범 프(130)는 주석/납(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 리드(140)는 상기 회로 기판(110) 및 상기 반도체 다이(120)의 상부에 접촉된다. 이때, 상기 리드(140)가 접촉되기 위해서, 상기 회로 기판(110)의 상기 제 1솔더 마스크(114) 상부에 접착제(144)가 도포된다. 여기서, 상기 접착제(144)는 에폭시계, 실리콘계, 아크릴계로서 접착제 또는 양면테이프 등을 이용할 수 있다.
그리고 상기 리드(140)는 상기 회로 기판(110)과 접촉된 지지부(141) 및 상기 반도체 다이(120)와 접촉된 평탄부(142)로 이루어진다. 여기서, 상기 평탄부(142)에 게이트 홀(143)이 형성될 수 있다. 또한, 상기 리드(140)는 내마모성과 내부식성에 강해야 하므로, 알루미늄, 구리 또는 세라믹으로 형성될 수 있다.
여기서, 상기 리드(140)는 히트스프레더(heat spreader)의 역할을 하는 것으로 통상적으로 상기 반도체 다이(120)를 보호하는 봉지재로써의 기능은 물론 상기 반도체 다이(120)의 방열 특성의 개선과 전자파(EMI : ElectroMagnetic Interference)를 차단하여 노이즈 제거 효과를 획득할 수 있다.
이러한 상기 반도체 패키지(100)는 몰딩 공정을 수행하기 전에 게이트 홀이 형성된 리드를 어태치 함으로써, 소모성 필름이나 고무패드의 사용을 줄일 수 있으며, 몰딩 공정의 획일화로 반도체 패키지 제조 공정의 시간을 단축시킬 수 있다.
상기 봉지재(150)는 상기 회로 기판(110)과 상기 리드(140)의 사이를 몰딩(molding)한다. 상기 봉지재(150)는 상기 회로 기판(110) 및 상기 반도체 다이(120)에 가해지는 열 충격을 완화시키는 역할을 한다. 여기서, 상기 봉지재(150)는MUF(Molded Under Fill)로 이루어 질 수 있다. 상기 MUF는 입자의 크기가 작기 때문에 상기 반도체 다이(120)와 상기 회로 기판(110)의 사이에까지 충진된다. 즉, 상기 MUF로 이뤄진 상기 봉지재(150)가 상기 도전성 범프(130)를 둘러싸여서 상기 리드(140)의 내부에 몰딩 된다. 또한 상기 게이트 홀(143)에까지 상기 봉지재(151)가 충진 된다.
상기 솔더볼(160)은 다른 소자들과 전기적으로 연결된다. 상기 솔더볼(160)은 상기 회로 기판(110)의 상기 제 2배선 패턴(112)에 용착되어, 상기 도전성 비아(113), 상기 제 1배선 패턴(111)을 통해서 상기 반도체 다이(120)와 전기적으로 연결된다. 상기 솔더볼(160)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성할 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
도 1b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 단면도가 도시되어 있다.
도 1b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 회로 기판(110), 반도체 다이(120), 도전성 범프(130), 리드(240), 봉지 재(250) 및 솔더볼(260)을 포함한다.
여기서, 상기 도 1b에 도시한 상기 회로 기판(110), 반도체 다이(120) 및 도전성 범프(130)는 상기 도 1a에 도시된 상기 회로 기판(110), 반도체 다이(120) 및 도전성 범프(130)와 동일하기에 이에 따른 설명은 생략하기로 한다.
상기 리드(240)는 상기 회로 기판(110) 및 상기 반도체 다이(120)의 상부와 접촉된다. 이때, 상기 회로 기판(110)과 상기 리드(240)가 접촉되기 위해서, 상기 회로 기판(110)의 상기 제 1솔더 마스크(114) 상부에 접착제(144)가 도포될 수 있다. 여기서, 상기 접착제(144)는 에폭시계, 실리콘계, 아크릴계로서 접착제 또는 양면테이프 등을 이용할 수 있다.
그리고 상기 리드(240)는 상기 회로 기판(110)과 접촉된 지지부(241) 및 상기 반도체 다이(120)와 접촉된 평탄부(242)로 이루어진다. 여기서, 상기 지지부(241)에는 게이트 홀(243)이 형성될 수 있다. 또한, 상기 리드(240)는 내마모성과 내부식성에 강해야 하므로, 알루미늄, 구리 또는 세라믹을 이용해서 형성될 수 있다. 여기서, 상기 리드(240)는 히트스프레더(heat spreader)의 역할을 하는 것으로 통상적으로 상기 반도체 다이(120)를 보호하는 봉지재로써의 기능은 물론 상기 반도체 다이(120)의 방열 특성의 개선과 전자파(EMI : ElectroMagnetic Interference)를 차단하여 노이즈 제거 효과를 획득할 수 있다.
이러한 상기 반도체 패키지(200)는 몰딩 공정을 수행하기 전에 몰드 게이트 홀이 형성된 리드를 어태치 함으로써, MUF 몰드시 칩의 상면을 노출시키기 위해 사 용되는 소모성 필름이나 고무패드의 사용을 줄일 수 있으며, 몰딩 공정의 통일화로 반도체 패키지 제조 공정의 시간을 단축시킬 수 있다.
상기 봉지재(250)는 상기 회로 기판(110)과 상기 리드(240)의 사이에 몰딩(molding)된다. 상기 봉지재(250)는 상기 회로 기판(110) 및 상기 반도체 다이(120)에 가해지는 열 충격을 완화시키는 역할을 한다. 여기서, 상기 봉지재(250)는MUF(Molded Under Fill)로 이루어 질 수 있다. 상기 MUF는 통상적으로 이용하는 봉지재보다 입자의 크기가 작기 때문에 상기 반도체 다이(120)와 상기 회로 기판(110)의 사이에까지 충진될 수 있다. 즉, 상기 MUF로 이뤄진 상기 봉지재(250)가 상기 도전성 범프(130)를 둘러싸여서 상기 리드(240)의 내부에 몰딩 된다. 또한 상기 게이트 홀(243)에까지 봉지재(251)가 충진 된다.
상기 솔더볼(260)은 다른 소자들과 전기적으로 연결된다. 상기 솔더볼(260)은 상기 회로 기판(110)의 제 2배선 패턴(112)에 용착되어, 도전성 비아(113), 제 1배선 패턴(111)을 통해서 상기 반도체 다이(120)와 전기적으로 연결된다. 상기 솔더볼(260)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성할 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 순차 도시한 순서도가 도시되어 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지(100)의 제조 방법은 회로 기판 준비 단계(S1)와, 반도체 다이 어태치 단계(S2)와, 리드 어태치 단계(S3), 봉지 단계(S4) 및 솔더볼 어태치 단계(S5)를 포함한다.
이러한 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 도 3a 내지 도 3g를 이용하여 좀 더 자세히 설명하기로 한다.
도 3a 내지 도 3g를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 도시한 단면도가 도시되어 있다.
먼저, 도 3a를 참조하면, 회로 기판 준비 단계(S1)가 도시되어 있다. 상기 회로 기판 준비 단계(S1)에서 절연층(110a)의 표면에 적어도 하나의 배선 패턴(111,112)이 형성된 회로 기판(110)을 준비한다. 또한 상기 회로 기판(110)에 제 1배선 패턴(111)이 형성된 제 1면과 제 2배선 패턴(112)이 형성된 제 2면을 관통하는 적어도 하나의 도전성 비아(113)를 형성한다.
즉, 상기 회로 기판(110)에는 절연층(110a) 및 상기 절연층(110a)의 상부에 적어도 하나의 제 1배선 패턴(111)을 형성하고, 상기 제 1배선 패턴(111)의 외주연에는 제 1솔더 마스크(113)를 형성한다. 또한, 상기 절연층(110a)의 하부에는 적어도 하나의 제 2배선 패턴(112)을 형성하고, 상기 제 2배선 패턴(112)의 외주연에는 제 2솔더 마스크(115)를 형성한다. 그리고 상기 절연층(110a) 상부에 형성된 상기 제 1배선 패턴(111)과 상기 제 2배선 패턴(112)을 전기적으로 연결하기 위해 도전성 비아(113)를 형성한다. 여기서, 상기 제 1배선 패턴(111) 및 상기 제 2배선 패 턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등을 사용할 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다. 또한, 상기 제 1솔더 마스크(114) 및 상기 제 2솔더 마스크(115)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
다음, 도 3b를 참조하면, 반도체 다이 어태치 단계(S2)가 도시되어 있다. 상기 반도체 다이 어태치 단계(S2)에서 적어도 하나의 도전성 범프(130)를 포함하는 반도체 다이(120)를 상기 회로 기판(110)에 어태치 한다. 즉, 상기 반도체 다이(120)를 상기 회로 기판(110)의 상부로 이송하여, 상기 도전성 범프(130)가 상기 회로 기판(110)의 상기 제 1배선 패턴(111)에 접촉되도록 상기 회로 기판(110)의 상부에 상기 반도체 다이(120)를 안착한다.
다음, 도 3c를 참조하면, 리드 어태치 단계(S3)가 도시되어 있다. 상기 리드 어태치 단계(S3)에서는 상기 회로 기판(110) 및 상기 반도체 다이(120)의 상부에 리드(140)를 어태치 한다. 먼저, 상기 절연층(110a)의 상기 제 1면에 형성된 상기 제 1솔더 마스크(114)의 일측과 타측에 상기 리드(140)가 형성될 위치와 대응되는 영역에 접착제(144)를 도포한다. 여기서 일측과 타측은 각각 상기 반도체 다이(120)의 폭보다 넓게 이격되어 있으므로, 상기 리드(140)는 상기 반도체 다이(120)의 양측면과 접촉되지 않게 형성한다. 이때, 상기 접착제(144)는 에폭시계, 실리콘계, 아크릴계로서 접착제 또는 양면 테이프 등을 이용할 수 있다.
다음, 상기 접착제(144)의 상부에 상기 회로 기판(110)에 접착하는 지지부(141)와 상기 반도체 다이(120)에 접촉하는 평탄부(142)로 이루어지는 상기 리드(140)를 형성한다. 이때, 상기 리드(140)의 상기 평탄부(142)에 게이트 홀(143)을 형성한다.
다음, 도 3d를 참조하면, 봉지 단계(S4)가 도시되어 있다. 상기 봉지 단계(S4)에서, 상기 회로 기판(110)과 상기 리드(140)의 사이를 봉지재(150)로 봉지한다. 즉, 상기 리드 어태치 단계(S3)에서 형성된 상기 게이트 홀(143)에 봉지재(150)를 주입해서 상기 리드(140)의 내부를 봉지한다. 여기서, 상기 봉지재(150)는MUF(Molded Under Fill)로 이루어진다. 상기 MUF는 통상적으로 이용하는 봉지재보다 입자의 크기가 작기 때문에 상기 반도체 다이(120)와 상기 회로 기판(110)의 사이에까지 충진할 수 있다. 따라서 상기 게이트 홀(143)을 통해 유입된 상기 MUF는 상기 도전성 범프(130)까지 감싸면서 상기 리드(140)내부를 몰딩 한다. 또한, 상기 게이트 홀(143)에까지 봉지재(151)를 충진한다.
다음, 도 3e를 참조하면, 솔더볼 어태치 단계(S5)가 도시되어 있다. 상기 솔더볼 어태치 단계(S5)에서, 상기 제 2배선 패턴(112)의 외주연에 형성된 상기 제 2솔더 마스크(115)에 솔더볼(160)을 형성한다. 상기 솔더볼(160)은 다른 소자들을 전기적으로 연결한다. 상기 솔더볼(160)은 상기 회로 기판(110)의 상기 제 2면에 형성된 상기 제 2배선 패턴(112)에 용착하여, 상기 도전성 비아(113) 및 상기 제 1배선 패턴(111)을 통해 상기 반도체 다이(120)와 전기적으로 연결한다. 이러한 솔더볼(160)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
다음, 도 3f 내지 도 3g를 참조하면, 본 발명에 따른 반도체 패키지(100)의 평면도가 도시되어 있다.
도 3f 내지 도 3g에 도시된 바와 같이, 본 발명에 따른 반도체 패키지(100)는 상기 리드의 상기 평탄부(142)에 상기 게이트 홀(143)이 구비되어 있고, 상기 게이트 홀(143)에 상기 봉지재(151)가 충진된다.
도 4a 내지 도 4g를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법을 순차 도시한 단면도가 도시되어 있다.
먼저, 도 4a 및 도 4b에는 회로 기판 준비 단계(S1) 및 반도체 다이 어태치 단계(S2)가 도시되어 있다. 그러나 상기 회로 기판 준비 단계(S1) 및 반도체 다이 어태치 단계(S2)는 상기 도 3a 및 도 3b에 도시한 단계와 동일하기에 이에 따른 설명은 여기서 생략하기로 한다.
다음, 도 4c를 참조하면, 리드 어태치 단계(S3)가 도시되어 있다. 상기 리드 어태치 단계(S3)에서는 상기 회로 기판(110) 및 상기 반도체 다이(120)의 상부에 리드(240)를 어태치 한다. 먼저, 상기 절연층(110a)의 상기 제 1면에 형성된 상기 제 1솔더 마스크(114)의 일측에 상기 리드(240)가 형성될 위치와 대응되는 영역에 접착제(144)를 도포한다. 이때, 상기 접착제(144)는 에폭시계, 실리콘계, 아크릴계로서 접착제 또는 양면 테이프 등을 이용할 수 있다. 다음, 상기 접착제(144)의 상부에 상기 회로 기판(110)에 접착하는 지지부(241)와 상기 반도체 다이(120)에 접촉하는 평탄부(242)로 이루어지는 상기 리드(240)를 형성한다. 여기서, 상기 리드(240)의 상기 지지부(241)에 게이트 홀(243)을 형성한다.
다음, 도 4d를 참조하면, 봉지 단계(S4)가 도시되어 있다. 상기 봉지 단계(S4)에서, 상기 회로 기판(110)과 상기 리드(240)의 사이를 봉지재(250)로 봉지한다. 즉, 상기 리드 어태치 단계(S3)에서 형성된 상기 게이트 홀(243)에 봉지재(250)를 주입해서 상기 리드(240)의 내부를 봉지한다. 여기서, 상기 봉지재(250)는MUF(Molded Under Fill)로 이루어진다. 상기 MUF는 통상적으로 이용하는 봉지재보다 입자의 크기가 작기 때문에 상기 반도체 다이(120)와 상기 회로 기판(110)의 사이에까지 충진할 수 있다. 따라서 상기 게이트 홀(243)을 통해 유입된 상기 MUF는 상기 도전성 범프(130)까지 감싸면서 상기 리드(240)의 내부를 몰딩 한다. 또한, 상기 게이트 홀(243)에까지 봉지재(251)를 충진한다.
다음, 도 4e를 참조하면, 솔더볼 부착 단계(S5)가 도시되어 있다. 상기 솔더볼 부착 단계(S5)에서, 상기 제 2배선 패턴(112)의 외주연에 형성된 상기 제 2솔더 마스크(115)에 솔더볼(260)을 형성한다. 상기 솔더볼(260)은 다른 소자들을 전기적으로 연결한다. 상기 솔더볼(260)은 상기 회로 기판(110)의 상기 제 2면에 형성된 상기 제 2배선 패턴(112)에 용착하여, 상기 도전성 비아(113) 및 상기 제 1배선 패턴(111)을 통해 상기 반도체 다이(120)와 전기적으로 연결한다. 이러한 상기 솔더볼(260)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
다음, 도 4f 내지 도 4g를 참조하면, 본 발명에 따른 반도체 패키지(200)의 평면도가 도시되어 있다.
도 4f 내지 도 4g에 도시된 바와 같이, 본 발명에 따른 반도체 패키지(200)는 상기 리드(240)의 상기 지지부(241)에 게이트 홀(243)이 구비되어 있고, 상기 게이트 홀(243)에 봉지재(250)가 충진된다. 즉, 상기 리드(240)의 상기 게이트 홀(243)에 화살표 방향으로 상기 봉지재(250)가 주입되어, 상기 리드(240)의 하면에 상기 봉지재(250)가 충진된다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 순차 도시한 순서도이다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 순차 도시한 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 순차 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 패키지 110 : 회로 기판
120 : 반도체 다이 130 : 도전성 범프
140 : 리드 150, 250 : 리드
160, 260 : 솔더볼

Claims (16)

  1. 절연층의 표면에 배선 패턴이 형성된 회로 기판;
    상기 회로 기판의 상부에 위치하며, 적어도 하나의 본드 패드가 형성된 반도체 다이;
    상기 회로 기판과 상기 반도체 다이를 전기적으로 연결하는 도전성 범프;
    상기 회로 기판 및 상기 반도체 다이의 상부와 접촉된 리드; 및,
    상기 회로 기판과 상기 리드의 사이를 봉지하는 봉지재를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 리드는
    상기 회로 기판과 접촉된 지지부 및 상기 반도체 다이와 접촉된 평탄부로 이루어 진 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 리드는
    상기 반도체 다이와 접촉되는 평탄부를 포함하며, 상기 평탄부에 게이트 홀이 구비된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 리드는
    상기 회로 기판에 접착된 지지부를 포함하며, 상기 지지부에 게이트 홀이 구비된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 리드는
    게이트 홀을 포함하며, 상기 게이트 홀에 상기 봉지재가 충진된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 리드는
    알루미늄, 구리 또는 세라믹으로 이루어 진 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 봉지재는
    MUF(Molded Under Fill)인 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 봉지재는
    상기 회로 기판과 상기 반도체 다이 사이에 충전되어 상기 도전성 범프를 감싸는 것을 특징으로 하는 반도체 패키지.
  9. 절연층의 표면에 적어도 하나의 배선 패턴이 형성된 회로 기판을 준비하는 회로 기판 준비 단계;
    적어도 하나의 도전성 범프가 형성된 반도체 다이를 상기 회로 기판의 배선 패턴에 어태치하는 반도체 다이 어태치 단계;
    상기 회로 기판 및 상기 반도체 다이의 상부에 리드를 어태치하는 리드 어태치 단계; 및,
    상기 회로 기판과 상기 리드의 사이를 봉지재로 봉지하는 봉지 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 리드 어태치 단계에 이용된 상기 리드는
    알루미늄, 구리 또는 세라믹으로 이루어진 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 9 항에 있어서,
    상기 리드 어태치 단계에 이용된 상기 리드는
    상기 회로 기판에 접착제로 접착되는 지지부와 상기 반도체 다이에 접촉하는 평탄부로 이루어진 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 9 항에 있어서,
    상기 리드 어태치 단계에 이용된 상기 리드는
    상기 반도체 다이와 접촉하는 평탄부를 포함하며, 상기 평탄부에 게이트 홀이 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 9 항에 있어서,
    상기 리드 어태치 단계에 이용된 상기 리드는
    상기 회로 기판에 접촉된 지지부를 포함하며, 상기 지지부에 게이트 홀이 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 9 항에 있어서,
    상기 봉지 단계는
    상기 리드에 형성된 게이트 홀에 봉지재를 공급하여 이루어짐을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 9 항에 있어서,
    상기 봉지 단계에서 이용된 상기 봉지재는
    MUF인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 9 항에 있어서,
    상기 봉지 단계에서는
    상기 봉지재가 상기 회로 기판과 상기 반도체 다이 사이에 충진되어 상기 도전성 범프를 감싸는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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* Cited by examiner, † Cited by third party
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US9117825B2 (en) 2012-12-06 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate pad structure
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