KR20100129076A - 반도체 소자의 파워 온 리셋 회로 - Google Patents

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Abstract

본 발명은 반도체 소자의 파워 온 리셋 회로에 관한 것으로, 서로 다른 전위를 갖는 다수의 분배 전압을 출력하는 전압 생성부와, 상기 다수의 분배 전압을 각각 기준 전압과 비교하여 검출 신호를 출력하는 검출부, 및 상기 검출 신호에 응답하여 파워 온 리셋 신호를 출력하는 신호 생성부를 포함하는 반도체 소자의 파워 온 리셋 회로를 개시한다.
파워 온, 기준 전압, 외부 전원

Description

반도체 소자의 파워 온 리셋 회로{Power on reset circuit on semiconductor device}
본 발명은 반도체 소자의 파워 온 리셋 회로에 관한 것으로, 기준 전압의 상승 속도에 무관하게 안정적인 파워 온 리셋 신호를 생성할 수 있는 반도체 소자의 파워 온 리셋 회로에 관한 것이다.
전원이 공급되기 전에 칩안의 레지스터들은 플로팅(floating)이 되어 있고, 이러한 상태에서 칩에 전원전압(VDC)이 공급되면 칩안의 레지스터가 원하지 않은 상태로 셋팅(setting)되어 전체 칩이 오동작하게 된다.
또한, 전원전압(VDC)이 일정전압 이하로 있게 되면 칩 내부의 매크로 블록(macro block)이 불안정하게 되어 칩의 오동작을 초래한다. 이러한 문제점을 해결하기 위해 파워 온 리셋 회로를 구비하여, 인터널 레지스터를 초기값으로 리셋시킨다. 또한, 전원전압(VDC)이 일정전압 이하로 다운될 때 칩을 리셋 시킨다.
이러한 파워 온 리셋(Power-On Reset) 회로를 내장한 칩은 그 칩을 이용하는 시스템으로부터 전원전압을 공급받아 구동되는데, 이때 파워 온 리셋 회로는 전원전압의 상승속도(rising speed)의 특성에 따라 달리 설계된다.
이는 전원전압의 상승속도에 비해 파워 온 리셋 회로의 속도가 느리게 설계되었을 경우, 외부의 노이즈에 의해 전원전압이 순간적으로 드롭(drop)하게 되면 파워 온 리셋 회로가 드랍(drop) 시의 속도를 따라 가지 못해 비정상적으로 동작하게 되기 때문이다.
도 1은 종래 기술에 따른 파워 온 리셋 회로의 회로도이다.
도 1을 참조하면, 파워 온 리셋 회로는 전압 생성부(10), 비교기(20), 및 신호 생성부(30)를 포함한다.
전압 생성부(10)는 전원전압(VDC)을 저항값의 비례한 분배 전압(Va)을 생성한다. 비교기(20)는 분배 전압(Va)과 기준 전압(Vref)을 비교하여 검출 신호(DS)를 생성한다. 신호 생성부(30)는 검출 신호(DS)를 버퍼링하여 파워 온 리셋 신호(POR)로 출력한다.
도 2는 종래 기술에 따른 파워 온 리셋 회로의 문제점을 설명하기 위한 신호들의 파형도이다.
일반적으로 기준 전압(Vref)은 전원전압(VDC)을 이용하여 생성하게 되는데, 이로 인하여 전원전압(VDC)이 일정 레벨 이상으로 상승하는 동안 기준 전압(Vref)도 일정한 레벨이 되도록 상승한다. 이때 기준 전압(Vref)의 상승 속도가 전원전 압(VDC)을 분배하여 생성한 분배 전압(Va)의 상승 속도보다 느릴 경우를 도 1 및 도 2를 참조하여 설명하도록 한다.
먼저 전압 생성부(10)는 전원전압(VDC)을 저항값의 비례한 분배 전압(Va)을 생성한다. 초기 동작시 비교기(20)는 분배 전압(Va)과 기준 전압(Vref)을 비교하여 검출 신호(DS)를 생성한다. 그러나 기준 전압(Vref)의 상승 동작이 분배 전압(Va)의 전위 상승 기울기보다 낮은 기울기를 갖을 경우 비교기(20)는 로우 레벨의 검출 신호(DS)를 계속 생성한다. 이로 인하여 신호 생성부(30)는 로우 레벨을 유지하는 파워 온 리셋 신호(POR)만이 출력된다.
상술한 바와 같이 기준 전압(Vref)의 상승 동작이 분배 전압(Va)의 전위 상승 기울기보다 낮은 기울기를 갖을 경우 두 전압의 교착점이 발생하지 않아 파워 온 리셋 신호가 클럭을 갖도록 생성되지 않는다.
본 발명이 이루고자 하는 기술적 과제는 전원 전압을 분배하여 제1 분배 전압 및 제1 분배 전압보다 낮은 제2 분배 전압을 생성하는 전압 생성부를 이용하여 제1 분배 전압 및 제2 분배 전압을 각각 기준 전압과 비교하여 파워 온 리셋 신호를 생성함으로써, 기준 전압의 상승 기울기가 제1 분배 전압의 상승 기울기보다 낮아도 안정적인 파워 온 리셋 신호를 생성할 수 있는 반도체 소자의 파워 온 리셋 회로를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 파워 온 리셋 회로는 서로 다른 전위를 갖는 다수의 분배 전압을 출력하는 전압 생성부와, 상기 다수의 분배 전압을 각각 기준 전압과 비교하여 검출 신호를 출력하는 검출부, 및 상기 검출 신호에 응답하여 파워 온 리셋 신호를 출력하는 신호 생성부를 포함한다.
상기 전압 생성부는 전원 전압을 분배하여 제1 및 제2 분배 전압을 출력한다.
상기 제1 분배 전압은 상기 기준 전압 및 상기 제2 분배전압보다 전위가 높다. 상기 제2 분배 전압은 상기 기준 전압보다 전위가 낮다.
상기 전압 생성부는 전원 전압과 접지 전원 사이에 연결된 다수의 저항을 포함하며, 상기 다수의 저항 사이의 노드에서 상기 다수의 분배 전압을 출력한다.
상기 전압 생성부는 전원 전압을 분배하여 제1 분배 전압을 생성하는 제1 전압 생성부, 및 상기 전원 전압을 분배하여 제2 분배 전압을 생성하되, 상기 제1 분배 전압 및 상기 기준 전압보다 낮은 상기 제2 분배 전압을 생성하는 제2 전압 생성부를 포함한다.
상기 검출부는 다수의 비교기를 포함하며, 상기 다수의 비교기 각각은 상기 다수의 분배 전압들과 상기 기준 전압을 각각 비교하여 상기 다수의 검출 신호를 출력한다. 상기 신호 생성부는 상기 다수의 검출 신호를 논리 조합하여 조합신호를 생성하는 논리소자, 및 상기 조합신호를 상기 파워 온 리셋 신호로 출력하는 인버터를 포함한다.
상기 기준 전압의 상승 기울기가 상기 다수의 분배 전압들의 상승 기울기보다 작아도 상기 파워 온 리셋 신호를 일정한 클럭을 갖도록 생성된다.
본 발명의 일실시 예에 따르면, 전원 전압을 분배하여 제1 분배 전압 및 제1 분배 전압보다 낮은 제2 분배 전압을 생성하는 전압 생성부를 이용하여 제1 분배 전압 및 제2 분배 전압을 각각 기준 전압과 비교하여 파워 온 리셋 신호를 생성함으로써, 기준 전압의 상승 기울기가 제1 분배 전압의 상승 기울기보다 낮아도 안정적인 파워 온 리셋 신호를 생성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시 예에 따른 반도체 소자의 파워 온 리셋 회로의 회로도이다.
도 3을 참조하면, 반도체 소자의 파워 온 리셋 회로는 서로 다른 전위를 갖는 다수의 분배 전압(VB, 및 VC)을 출력하는 전압 생성부(110), 다수의 분배 전압(VB, 및 VC)을 각각 기준 전압(Vref)과 비교하여 다수의 검출 신호(DS1 및 DS2)를 출력하는 검출부(120), 및 상기 다수의 검출 신호(DS1 및 DS2)에 응답하여 파워 온 리셋 신호(POR)를 출력하는 신호 생성부(130)를 포함한다.
전압 생성부(110)는 다수의 저항(R11 내지 R13) 및 NMOS 트랜지스터(NM11)를 포함한다. 다수의 저항(R11 내지 R13) 및 NMOS 트랜지스터(NM11)는 전원 전압(VDC)과 접지 전원(VSS) 사이에 직렬 연결된다. NMOS 트랜지스터(NM11)는 인에이블 신호(EN)에 응답하여 접지 전원(VSS)을 저항(R13)의 일단에 공급한다. 다수의 저항(R11 내지 R13)은 공급되는 전원 전압(VDC)을 저항값 비율에 따라 분배하여 저 항(R11)와 저항(R12) 사이의 노드(B)를 통해 제1 분배 전압(VB)을 출력하고, 저항(R12)와 저항(R13) 사이의 노드(C)를 통해 제2 분배 전압(VC)을 출력한다. 이때 제1 분배 전압(VB)은 제2 분배 전압(VC) 보다 전위가 높다. 또한 제2 분배 전압(VC)의 최종 전위는 다수의 저항(R11 내지 R13)비를 조절하여 기준 전압(Vref) 보다 낮게 설정한다. 또한 제1 분배 전압(VB)의 최종 전위는 다수의 저항(R11 내지 R13)비를 조절하여 기준 전압(Vref) 보다 높게 설정한다.
검출부(120)는 제1 비교기(121) 및 제2 비교기(122)를 포함한다. 제1 및 제2 비교기(121, 122)는 OP 앰프를 사용하여 구성할 수 있다. 제1 비교기(121)는 제1 분배 전압(VB)과 기준 전압(Vref)을 비교하여 제1 검출 신호(DS1)를 출력한다. 예를 들어 제1 분배 전압(VB)이 기준 전압(Vref) 보다 높을 경우 로우 레벨의 제1 검출 신호(DS1)를 출력하고, 제1 분배 전압(VB)이 기준 전압(Vref) 보다 낮을 경우 하이 레벨의 제1 검출 신호(DS1)를 출력한다. 제2 비교기(122)는 제2 분배 전압(VC)과 기준 전압(Vref)을 비교하여 제2 검출 신호(DS2)를 출력한다. 예를 들어 제2 분배 전압(VC)이 기준 전압(Vref) 보다 높을 경우 하이 레벨의 제2 검출 신호(DS2)를 출력하고, 제2 분배 전압(VC)이 기준 전압(Vref) 보다 낮을 경우 로우 레벨의 제2 검출 신호(DS2)를 출력한다.
신호 생성부(130)는 노어 게이트(NOR1)와 인버터(IV11)를 포함한다. 노어 게 이트(NOR1)는 제1 검출 신호(DS1)와 제2 검출 신호(DS2)를 논리 조합하여 조합신호를 출력한다. 인버터(IV11)는 노어 게이트(NOR1)에서 출력된 조합신호를 반전시켜 파워 온 리셋 신호(POR)로 출력한다.
도 4a는 본 발명의 일실시 예에 따른 파워 온 리셋 회로의 동작 중 기준 전압(Vref)이 제1 분배 전압(VB) 보다 빠르게 상승하는 경우를 설명하기 위한 신호들의 파형도이다.
도 3 및 도 4a를 참조하면, 인에이블 신호(EN)가 활성화되어 전압 생성부(110)의 NMOS 트랜지스터(NM11)가 턴온되어 접지 전원(VSS)을 인가한다. 전원 전압(VDC)이 점차 상승하게 되면, 전원 전압(VDC)을 분배하여 생성한 제1 및 제2 분배 전압(VB, VC)이 생성된다. 이때 기준 전압(Vref)의 상승 기울기 제1 분배 전압(VB)보다 크기 때문에 기준 전압(Vref)이 제1 분배 전압(VB)보다 전위가 높다. 따라서, 검출부(120)의 제1 비교기(121)는 하이 레벨의 제1 검출 신호(DS1)를 출력한다. 또한 같은 이유로 기준 전압(Vref)이 제2 분배 전압(VB)보다 전위가 높다. 따라서, 제2 비교기(122)는 로우 레벨의 제2 검출 신호(DS2)를 출력한다.
신호 생성부(130)는 제1 및 제2 검출 신호(DS1 및 DS2)에 응답하여 하이 레벨의 파워 온 리셋 신호(POR)를 출력한다.
이 후, 제1 분배 전압(VB)이 계속 상승하여 기준 전압(Vref)보다 높게 되면, 검출부(120)의 제1 비교기(121)는 로우 레벨의 제1 검출 신호(DS1)를 출력한다. 이 로 인하여 하이 레벨로 출력되던 파워 온 리셋 신호(POR)는 로우 레벨로 천이된다. 따라서 파워 온 리셋 신호(POR)는 전원 전압(VDC)이 인가된 후 일정 시간 동안 하이 레벨을 유지하는 클럭 신호로 출력된다.
도 4b는 본 발명의 일실시 예에 따른 파워 온 리셋 회로의 동작 중 기준 전압(Vref)이 제1 분배 전압(VB) 보다 느리게 상승하는 경우를 설명하기 위한 신호들의 파형도이다.
도 3 및 도 4b를 참조하면, 인에이블 신호(EN)가 활성화되어 전압 생성부(110)의 NMOS 트랜지스터(NM11)가 턴온되어 접지 전원(VSS)을 인가한다. 전원 전압(VDC)이 점차 상승하게 되면, 전원 전압(VDC)을 분배하여 생성한 제1 및 제2 분배 전압(VB, VC)이 생성된다. 이때 기준 전압(Vref)의 상승 기울기 제1 분배 전압(VB) 및 제2 분배 전압(VC) 보다 작기 때문에 기준 전압(Vref)이 제1 분배 전압(VB) 및 제2 분배 전압(VC)보다 전위가 낮다. 따라서, 검출부(120)의 제1 비교기(121)는 로우 레벨의 제1 검출 신호(DS1)를 출력하고 제2 비교기(122)는 하이 레벨의 제2 검출 신호(DS2)를 출력한다.
신호 생성부(130)는 제1 및 제2 검출 신호(DS1 및 DS2)에 응답하여 하이 레벨의 파워 온 리셋 신호(POR)를 출력한다.
이 후, 기준 전압(Vref)이 계속 상승하여 제2 분배 전압(VC)보다 높게 되면, 검출부(120)의 제2 비교기(122)는 로우 레벨의 제2 검출 신호(DS2)를 출력한다. 이로 인하여 하이 레벨로 출력되던 파워 온 리셋 신호(POR)는 로우 레벨로 천이된다. 따라서 파워 온 리셋 신호(POR)는 전원 전압(VDC)이 인가된 후 일정 시간 동안 하이 레벨을 유지하는 클럭 신호로 출력된다.
도 5는 본 발명의 일실시 예에 따른 전압 생성부(도 3의 110)의 다른 구성을 나타내는 회로도이다.
도 5를 참조하면, 전압 생성부는 제1 전압 생성부(111) 및 제2 전압 생성부(112)를 포함한다.
제1 전압 생성부(111)는 제1 및 제2 저항(R21 및 R22) 및 NMOS 트랜지스터(NM21)를 포함한다. 제1 및 제2 저항(R21 및 R22) 및 NMOS 트랜지스터(NM21)는 전원 전압(VDC)과 접지 전원(VSS) 사이에 직렬 연결된다. NMOS 트랜지스터(NM21)는 인에이블 신호(EN)에 응답하여 접지 전원(VSS)을 저항(R22)의 일단에 공급한다. 제1 및 제2 저항(R21 및 R22)은 공급되는 전원 전압(VDC)을 저항값 비율에 따라 분배하여 저항(R21)와 저항(R22) 사이의 노드를 통해 제1 분배 전압(VB)을 출력한다.
제2 전압 생성부(112)는 제3 및 제4 저항(R31 및 R32) 및 NMOS 트랜지스터(NM22)를 포함한다. 제3 및 제4 저항(R31 및 R32) 및 NMOS 트랜지스터(NM22)는 전원 전압(VDC)과 접지 전원(VSS) 사이에 직렬 연결된다. NMOS 트랜지스터(NM22)는 인에이블 신호(EN)에 응답하여 접지 전원(VSS)을 저항(R32)의 일단에 공급한다. 제3 및 제4 저항(R31 및 R32)은 공급되는 전원 전압(VDC)을 저항값 비율에 따라 분배하여 저항(R31)와 저항(R32) 사이의 노드를 통해 제2 분배 전압(VC)을 출력한다.
이때 제1 및 제2 저항(R21 및 R22)의 저항값 비와 제3 및 제4 저항(R31 및 R32)의 저항값 비를 조절하여 제1 분배 전압(VB)은 기준 전압(Vref) 및 제2 분배 전압(VC) 보다 높도록 설정하고, 제2 분배 전압(VC)은 기준 전압(Vref) 보다 낮도록 설정한다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1은 종래 기술에 따른 파워 온 리셋 회로의 회로도이다.
도 2는 종래 기술에 따른 파워 온 리셋 회로의 문제점을 설명하기 위한 신호들의 파형도이다.
도 3은 본 발명의 일실시 예에 따른 반도체 소자의 파워 온 리셋 회로의 회로도이다.
도 4a 및 도 4b는 본 발명의 일실시 예에 따른 파워 온 리셋 회로의 동작를 설명하기 위한 신호들의 파형도이다.
도 5는 본 발명의 일실시 예에 따른 전압 생성부(도 3의 110)의 다른 구성을 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 전압 생성부 120 : 검출부
130 : 신호 생성부

Claims (9)

  1. 서로 다른 전위를 갖는 다수의 분배 전압을 출력하는 전압 생성부;
    상기 다수의 분배 전압을 각각 기준 전압과 비교하여 검출 신호를 출력하는 검출부; 및
    상기 검출 신호에 응답하여 파워 온 리셋 신호를 출력하는 신호 생성부를 포함하는 반도체 소자의 파워 온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 전압 생성부는 전원 전압을 분배하여 제1 및 제2 분배 전압을 출력하는 반도체 소자의 파워 온 리셋 회로.
  3. 제 2 항에 있어서,
    상기 제1 분배 전압은 상기 기준 전압 및 상기 제2 분배전압보다 전위가 높은 반도체 소자의 파워 온 리셋 회로.
  4. 제 2 항에 있어서,
    상기 제2 분배 전압은 상기 기준 전압보다 전위가 낮은 반도체 소자의 파워 온 리셋 회로.
  5. 제 1 항에 있어서,
    상기 전압 생성부는 전원 전압과 접지 전원 사이에 연결된 다수의 저항을 포함하며,
    상기 다수의 저항 사이의 노드에서 상기 다수의 분배 전압을 출력하는 반도체 소자의 파워 온 리셋 회로.
  6. 제 1 항에 있어서,
    상기 전압 생성부는 전원 전압을 분배하여 제1 분배 전압을 생성하는 제1 전압 생성부; 및
    상기 전원 전압을 분배하여 제2 분배 전압을 생성하되, 상기 제1 분배 전압 및 상기 기준 전압보다 낮은 상기 제2 분배 전압을 생성하는 제2 전압 생성부를 포함하는 반도체 소자의 파워 온 리셋 회로.
  7. 제 1 항에 있어서,
    상기 검출부는 다수의 비교기를 포함하며,
    상기 다수의 비교기 각각은 상기 다수의 분배 전압들과 상기 기준 전압을 각각 비교하여 상기 다수의 검출 신호를 출력하는 반도체 소자의 파워 온 리셋 회로.
  8. 제 1 항에 있어서,
    상기 신호 생성부는
    상기 다수의 검출 신호를 논리 조합하여 조합신호를 생성하는 논리소자; 및
    상기 조합신호를 상기 파워 온 리셋 신호로 출력하는 인버터를 포함하는 반도체 소자의 파워 온 리셋 회로.
  9. 제 1 항에 있어서,
    상기 기준 전압의 상승 기울기가 상기 다수의 분배 전압들의 상승 기울기보다 작아도 상기 파워 온 리셋 신호를 일정한 클럭을 갖도록 생성되는 반도체 소자의 파워 온 리셋 회로.
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