KR20100123661A - 유기 전계 효과 트랜지스터 - Google Patents
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Abstract
본 발명은 유기 전계 효과 트랜지스터에 관한 것으로, 본 유기 전계 효과 트랜지스터는, 소스 전극(6) 및 드레인 전극(8);
적어도 상기 소스 전극(6)과 드레인 전극(8) 사이에 배치된 유기 반도체 재료로 이루어진 반도체층(10);
게이트 전극(22)에 전압 VG가 인가되는 경우, 상기 소스 전극(6)과 드레인 전극(8) 간의 상기 반도체층(10)에 도전성 채널이 생성되도록, 상기 반도체층(10) 에서 이동성 전하 캐리어들의 밀도를 증가시키는 전계를 생성하는데 적합한 게이트 전극(22); 및
상기 게이트 전극(22)과 상기 반도체층(10) 사이에 개재된 전기 절연층(20)을 포함하고,
상기 소스 전극(6)과 드레인 전극(8) 사이의 반도체층(10) 내에 또는 상기 소스 전극(6)과 드레인 전극(8)을 따라, 상기 전기 절연층(20)과 상기 반도체층(10)에 대해 상기 상기 게이트 전극(22)의 반대측 상에, 상기 도전성 채널에 가깝게 배치된 압전층(23)을 더 포함하며, 상기 압전층은 상기 소스 전극(6) 및 상기 드레인 전극(8)으로부터 그리고 상기 반도체층(10)으로부터 전기적으로 절연되어 있는 것을 특징으로 한다.
적어도 상기 소스 전극(6)과 드레인 전극(8) 사이에 배치된 유기 반도체 재료로 이루어진 반도체층(10);
게이트 전극(22)에 전압 VG가 인가되는 경우, 상기 소스 전극(6)과 드레인 전극(8) 간의 상기 반도체층(10)에 도전성 채널이 생성되도록, 상기 반도체층(10) 에서 이동성 전하 캐리어들의 밀도를 증가시키는 전계를 생성하는데 적합한 게이트 전극(22); 및
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Description
본 발명은 유기 전계 효과 트랜지스터에 관한 것이다.
현재 알려진 유기 전계 효과 트랜지스터는:
- 소스 전극 및 드레인 전극;
- 적어도 상기 소스 전극과 상기 드레인 전극 사이에 배치된 유기 반도체 재료로 이루어진 반도체층;
- 게이트 전극; 및
-게이트 전극과 반도체층 사이에 개재된 전기 절연층을 포함한다.
게이트 전극에 전위가 인가되는 경우, 반도체층 내에 존재하는 전하 캐리어들은 반도체층과 절연체 사이의 계면에 집중되면서, 반도체층 내에만 남아 있게 된다. 전하 캐리어들의 이러한 집중은 트랜지스터의 온-상태의 도전성 채널 특성을 형성한다.
유기 전계 효과 트랜지스터는 유기 반도체 재료를 이용하여 제조되며, OFET(Organic Field Effect Transistor)라는 약칭으로도 알려져 있다.
유기 반도체는 결정 또는 폴리머의 형태를 갖는 유기 화합물이며, 이는 무기 반도체와 유사한 특성을 나타낸다. 이들 특성은 전자 및 정공에 의한 도전성, 및 밴드갭의 존재이다. 이들 재료는 유기 전자장치를 출현시켰다.
특히, 1970년에 전도 특성을 갖는 폴리머에 대한 발견은 마이크로전자공학의 거대한 분야에서의 활동에 큰 변화를 가져왔으며, 저가의 플라스틱 기판 상에 구성요소의 제조에 새로운 전망을 제공한다. 최근 수년 간에, "플라스틱 일렉트로닉스(plastic electronics)"라고 일반적으로 알려진 이러한 새로운 연구 분야에서 상당한 진보가 이루어졌다. 디지털 카메라, 자동차용 라디오 또는 심지어 전기 면도기에 통합된, 유기 발광 다이오드(OLED)에 기초한 디스플레이 화면은 이미 상용화되어 있다. OLED에서 이러한 놀라운 발전은 유기 반도체 또는 유기 전계 효과 트랜지스터에 기초한 광전지 솔라 패널 등 유기 전자장치의 다른 응용에 대한 연구를 자극시켰으며, 이는 플렉시블 기판 상에 저가의 집적 회로의 제조를 가능하게 할 것이다.
그러나, 유기 트랜지스터의 전기 전도 성능을 향상시키기 위한 노력이 계속되고 있다.
이러한 목적으로, 본 발명은 이하의 구성요소를 포함하는 유기 전계 효과 트랜지스터를 제공한다:
- 소스 전극 및 드레인 전극;
- 적어도 상기 소스 전극과 드레인 전극 사이에 배치된 유기 반도체 재료로 이루어진 반도체층;
- 게이트 전극에 전압 VG가 인가되는 경우, 소스 전극과 드레인 전극 간의 반도체층에 도전성 채널이 생성되도록, 반도체층 내의 이동성 전하 캐리어들의 밀도를 증가시키는 전계를 생성하는데 적합한 게이트 전극; 및
- 게이트 전극과 반도체층 사이에 개재된 전기 절연층
을 포함하고,
소스 전극과 드레인 전극 사이의 반도체층 내에, 또는 소스 전극과 드레인 전극을 따라, 전기 절연체와 반도체층에 대해 게이트 전극의 반대측 상에, 도전성 채널에 가깝게 배치된 압전층을 더 포함하며, 압전층은 소스 전극 및 드레인 전극으로부터 그리고 반도체층으로부터 전기적으로 절연되어 있는 것을 특징으로 한다.
이에 따라, 압전층은, 소스 전극과 드레인 전극에 전압 VSD가 인가되고 게이트 전극에 전압 VG가 인가되는 경우에, 소스 전극과 드레인 전극 사이에 역학적 파동(mechanical wave)을 생성하도록 구성된다.
반도체층 내의 소스 전극과 드레인 전극 사이에서 생성된 역학적 파동은 금속과 반도체 간의 전위 장벽을 낮추고, 이에 따라 반도체층 내에 전하의 주입을 향상시킬 수 있게 되어, 도전성 채널 내에 흐르는 전하의 수를 증가시킨다.
본 유기 트랜지스터의 개별적 또는 조합으로 취해질 수 있는 하나 이상의 특징에 따르면:
- 절연층이 압전층과 소스 전극 및 드레인 전극 사이에 삽입된다;
- 압전층의 세로축이 소스 전극과 드레인 전극에 의해 정의된 축에 대략 평행하다;
- 압전층의 재료는 30%보다 큰 전기 기계 결합 계수(electromechanical coupling coefficient)를 갖는다;
- 압전층의 두께는, 적어도 전극간 공간 내에서 가변적이다;
- 상기 압전층은 적어도 소스 전극과 드레인 전극까지 연장된다;
- 상기 절연층은 적어도 소스 전극과 드레인 전극까지 연장된다;
- 상기 반도체층은 p형이고, 상기 절연층은 3 미만의 유전율을 갖는다;
- 압전층은 천연 결정, 합성 세라믹 또는 폴리머 형태로 되어 있다;
- 유기 트랜지스터는 상기 압전층을 위한 외부 전원 공급 수단을 포함한다.
본 발명의 다른 이점 및 특징들은 발명의 상세한 설명 및 이하 도면으로부터 명백할 것이다.
도 1은 제1 실시예에 따른 유기 전계 효과 트랜지스터의 수직 단면의 개략도.
도 2는 역학적 파동(mechanical wave)의 전파가 도시된, 동작 중인 도 1의 확대 부분도.
도 3a, 3b, 및 3c는 도 1의 트랜지스터 중 압전층의 대안적 실시예의 변형예들의 수직 단면의 확대 개략도.
도 4는 제2 실시예에 따른 유기 전계 효과 트랜지스터의 도 1과 유사한 도면.
도 5는 도 3의 트랜지스터의 일 실시예를 나타내는 도면.
도 6은 도 3의 트랜지스터의 또 다른 실시예를 나타내는 도면.
도 7은 도 3의 트랜지스터의 제4 실시예를 나타내는 도면.
도 8은 도 1의 트랜지스터를 통해 흐르는 전류의 세기의 변화를, 압전층을 포함하는 트랜지스터와 종래의 트랜지스터의 게이트 전극에 인가되는 전압 VG의 함수로서 나타낸 그래프.
모든 도면에서, 동일한 구성요소는 동일한 참조 번호를 갖는다.
도 2는 역학적 파동(mechanical wave)의 전파가 도시된, 동작 중인 도 1의 확대 부분도.
도 3a, 3b, 및 3c는 도 1의 트랜지스터 중 압전층의 대안적 실시예의 변형예들의 수직 단면의 확대 개략도.
도 4는 제2 실시예에 따른 유기 전계 효과 트랜지스터의 도 1과 유사한 도면.
도 5는 도 3의 트랜지스터의 일 실시예를 나타내는 도면.
도 6은 도 3의 트랜지스터의 또 다른 실시예를 나타내는 도면.
도 7은 도 3의 트랜지스터의 제4 실시예를 나타내는 도면.
도 8은 도 1의 트랜지스터를 통해 흐르는 전류의 세기의 변화를, 압전층을 포함하는 트랜지스터와 종래의 트랜지스터의 게이트 전극에 인가되는 전압 VG의 함수로서 나타낸 그래프.
모든 도면에서, 동일한 구성요소는 동일한 참조 번호를 갖는다.
도 1은 제1 실시예에 따라 제조된 유기 전계 효과 트랜지스터(2)를 나타낸다. 트랜지스터(2)는 소스 전극(6) 및 드레인 전극(8)이 제조되어 있는 기판(4)을 갖는다. 기판(4)은 예컨대 125㎛의 두께를 가지며, 소스 전극(6) 및 드레인 전극(8)은 적어도 30nm의 두께를 갖는다. 여기서, 두께는 트랜지스터(2)를 형성하는 다양한 전극들 및 층들이 피착되어 있는 기판(4)의 면에 직교하는 수직 방향 Z로 측정된다. 소스 전극(6) 및 드레인 전극(8)은 전극간 공간 C만큼 이격되어 있다.
적어도 전극들(6, 8) 사이, 예를 들어 전극들(6, 8) 위에는 유기 반도체 재료로 이루어진 반도체층(10)이 피착되어 있다. 유기 반도체층(10)은 p형 또는 n형일 수 있으며, 폴리머 또는 결정의 형태일 수 있다.
이 반도체층(10)은 전극들(6, 8)과 직접적인 기계적 및 전기적 컨택을 하고 있으며, 전극들(6, 8)을 분리하는 적어도 전극간 공간 C를 채운다. 여기서, "직접적인 컨택(direct contact)"이란, 중간층을 통하지 않고 컨택이 일어나는 것을 의미한다. 반도체층(10)의 최소 두께는, 예컨대 100nm 등과 같이 50nm와 500nm 사이에 있다.
게이트 전극과 반도체층(10) 사이에는 전기 절연층 또는 유전체층(20)이 개재(interposed)되어 있다. 전기 절연층(20)의 하면(lower face)은 반도체층(10)의 상면과 직접적인 기계적 컨택을 하고 있다. 이 전기 절연층(20)은 게이트 전극(22)이 반도체층(10)으로부터 전기적으로 절연되는 것을 가능하게 한다. 전기 절연층(20)의 두께는, 예컨대 800nm 등과 같이 50nm와 2㎛ 사이에 있다.
게이트 전극(22)은 전극들(6, 8)을 분리하는 전극간 공간 C의 실질적으로 위에 배치되어 있다. 게이트 전극(22)은, 예컨대 100nm 등과 같이 100nm와 1㎛ 사이의 두께를 갖는다. 이 게이트 전극(22)은 반도체층(10)과 전기 절연층(20) 사이의 계면에서 전하 캐리어의 밀도를 증가시키는 전계를 생성하여, 반도체층(10) 내에 도전성 채널을 생성할 수 있다. 이것은, 층(20)이 전기 절연체이므로, 이동이 가능한 전하 캐리어들이 반도체층(10)의 측부(beside)에만 위치하기 때문이다. 도전성 채널은 소스 전극(6)과 드레인 전극(8) 사이에 전압 VSD도 인가되는 경우에 전하들(전류 ION)이 이들 전극 사이를 흐르게 한다. 이 상태에서, 트랜지스터(2)는 온-상태에 있다고 말한다. 반대로, 게이트 전극(22)에 전압 VG가 인가되지 않는 경우, 도전성 채널이 생성되지 않아, 전극들(6, 8) 사이에 전압 VSD가 인가되는 경우 이들 전극 사이에는 매우 소량의 전류 Ioff만이 흐를 수 있다. 도면에 도시된 경우에서, 트랜지스터(2)를 오프-상태에서 온-상태로 절환하기 위해 전극(22)에 인가되는 전압 VG는 네거티브이다.
트랜지스터(2)는, 소스 전극(6)과 드레인 전극(8) 사이에서 반도체층(10) 내의 도전성 채널에 인접한 곳(보다 정확하게는, 도면에 도시된 예에서 도전성 채널의 아래의 위치) 또는 전기 절연체(20) 및 반도체층(10)에 대해 게이트 전극(22)의 반대측 상에 소스 전극(6) 및 드레인 전극(8)을 따라 나란히 배치되어 있는 압전층(23)을 더 포함하며, 상기 압전층은 상기 소스 전극(6) 및 드레인 전극(8)과 반도체층(10)으로부터 전기적으로 절연되어 있다.
이에 따라, 압전층(23)은 소스 전극(6)과 드레인 전극(8)에 전압 VSD가 인가되는 경우에 소스 전극(6)과 드레인 전극(8) 사이에 역학적 파동(mechanical wave)를 생성하도록 구성되어 있다.
반도체층(10) 내의 소스 전극(6)과 드레인 전극(8) 사이에서 생성되는 역학적 파동은 금속과 반도체 간의 전위 장벽을 낮추어, 반도체 내로의 전하 주입을 증가시키고, 이에 따라 도전성 채널 내에 흐르는 전하의 수를 증가시킬 수 있다.
이제, 전극들(6, 8) 사이에 전압 VSD가 인가되는 경우, 압전층(23)에는 전계가 인가된다. 따라서, 압전층(23)의 종단(terminal)에서의 전계의 변화는 역학적 파동을 생성한다.
도 1에 도시된 제1 실시예에서, 압전층(23)은 소스 전극(6)과 드레인 전극(8) 사이의 전극간 공간 C 내에 배치되어 있다. 압전층(23)은 압전층(23)의 세로축 I-I이 소스 전극(6)과 드레인 전극(8)에 의해 정의되는 축과 거의 평행하게 되도록 피착되기 때문에, 역학적 파동이 상기 전극들 사이로 향하게 한다.
따라서, 압전층(23)의 종단들에 전계가 인가되는 경우, 그 결정 구조는 우선적(preferential) 방향으로 수축하거나 또는 확장하여, 압전층(23)의 거시적 변형(macroscopic strain)을 가져온다. 이 변형은 인가되는 전압에 비례한다. 트랜지스터(2)가 동작 중에 있는 경우, 압전층(23)의 종단에 인가되는 전계는 소스 전극(6)과 드레인 전극(8) 간에 이미 인가되어 있다. 따라서, 압전층(23)에 공급하기 위한 또 다른 전압원은 필요없다: 소스 전극(6)과 드레인 전극(8)에 걸쳐 가해지는 전압 VSD가 이용된다. 상기 전극들 간의 전위차는 p형 반도체층의 경우에, 예컨대 +15V와 -40V 사이에 있다. 세라믹 압전층의 경우, 생성되는 기계적 변형은 공급 전압에 비례한다.
유기 트랜지스터(2)에, 압전층(23)의 종단에 직접 접속하는 외부 전원(11)을 제공할 수도 있다(예컨대, 도 4 참조). 그렇게 하면, 트랜지스터의 압전층(23)은 트랜지스터(2)의 동작과 무관하게 공급될 수 있다.
예를 들어, 원하는 기계적 변형에 적응되는 주파수 및 전력을 갖는 펄스 DC 전압 또는 교번 필드(alternating field)가 인가될 수 있는데, 이는 트랜지스터(2)에 의해 허용되는 것보다 높을 수 있다. 따라서, 교번 필드로 인해 음파 또는 역학적 파동이 생성될 수 있고, 이에 따라 압전층이 이 반복되는 역 필드(reversed field) 하에서 일정한 변형을 받게 된다.
그렇게 하여 압축되고 비틀린 역학적 파동의 빔이 방출되고, 이는 반도체층(10) 내에 전파된다. 도 2는 트랜지스터(2)의 온-상태로 천이하는 상태 동안에 소스 전극(6)으로부터 시작되는 역학적 파동(24)의 전파를 나타낸다. 도전성 채널에 응력(stress)을 가함으로써 이들 변형들이 작용하여, 채널 내의 도전성을 향상시킨다. 또한, 트랩(trap)들의 장벽을 낮춤으로써, 또한 전하 수송 중에 반도체층(10) 내에서 전하들의 속도를 증가시킴으로써, 상기 생성된 파동의 전파(propagation)가 작용하게 된다. 그렇게 하여 역학적 파동은 부가적인 에너지를 공급하고, 트랜지스터의 상태 변화 중에 소스 전극(6)과 드레인 전극(8) 사이의 전류의 흐름을 돕게 됨으로써, 응답 시간을 감소시킬 수 있다. 또한, 드레인 전극(8)에서 이 파동의 존재는 전하 포획(charge capture)을 향상시킨다.
p형 반도체층의 경우, 소스 전극(6)과 드레인 전극(8) 사이의 전계 VSD은 네거티브이기 때문에, 역학적 파동은 소스 전극(6)으로부터 드레인 전극(8)으로의 방향으로 우선적으로 향하게 된다(화살표 25 참조). 따라서, 전하가 역학적 파동(24)에 의해 드레인 전극(8)을 향해 수송 및 가속화된다. 따라서, 압전층(23)은 전하를 흡수하여 드레인 전극(8)을 향해 이동시키는 "석션 디바이스(suction device)"로서의 작용을 한다.
소스 전극(6)과 드레인 전극(8) 사이로 파동의 전파 방향이 두드러지게(accentuating)하기 위한 특정 형상을 압전층(23)에 제공함으로써, 적어도 전극 간 공간 C에서 세로축 I-I를 따라 압전층(23)의 두께가 변한다는 것을 생각할 수 있다.
도 3a, 3b 및 도 3c는 압전층(23)의 실시예들을 도시한다. 도 3a에 도시된 실시예에서는, 압전층(23)은 소스 전극(6)에서 드레인 전극(8)을 향해 두께가 증가하는 사다리꼴의 일반적인 형상을 갖는다. 따라서, 이는 드레인 전극(8)에 의한 전하 포획을 증진시킨다. 도 3b에 도시된 실시에에서는, 압전층(23)이 또한 사다리꼴의 일반적인 형상을 갖지만, 그 두께가 소스 전극(6)에서 드레인 전극(8)을 향하여 감소한다. 따라서, 드레인 전극(8)을 향한 전하 수송이 증진된다. 또한, 도 3c에 도시된 실시예에서는, 압전층(23)이 일반적인 함몰 형상을 갖고, 소스 전극(6)에서 드레인 전극(8)을 향해 두께가 감소한 다음 증가한다. 따라서, 전하 채널링이 전극들을 향해 포커싱된다.
n형 반도체층을 갖는 트랜지스터의 동작 원리는 유사하지만, 바이어스 전압 VG 및 VSD의 부호(sign)와 역학적 파동의 우선적 전파 방향이 역으로 된다.
박형 압전층(23)은, 예를 들면, 임의의 유형일 수 있는 재료의 성질에 따라서 1 나노미터 내지 1 마이크로미터 사이의 두께를 갖는다.
층은, 석영, 토파즈, 토르말린, 베를리나이트(berlinite)(AlPO4), 슈가 또는 로셀염(Rochelle salt), 갈륨 오르토인산염(gallium orthophosphate; GaPO4) 등의 천연 결정; 수산화인회석(hydroxyapatite) 또는 갈륨 비산염(gallium arsenate) (GaAsO4) 결정; 페로브스카이트 결정 구조 또는 텅스텐-브론즈 구조의 세라믹(PbTiO3, BaTiO3, KNbO3, LiNbO3, LiTaO3, BiFeO3, NaxWO3, Ba2NaNb5O5, Pb2KNb5O15 또는 Pb(Zr0 .5Ti0 .5)O3) 형태를 취할 수 있다. 이러한 재료들은 30% 더 큰 전기 기계 결합 계수 k를 갖는다(여기서, k는 공급된 전기 에너지에 대해 얻어지는 역학 에너지의 비를 나타낸다).
PZT 세라믹(화학식 Pb(Zrx, Ti1 -x)O3)인 lead zirconate titanate) 등의 합성 세라믹으로 이루어진 압전층을 사용하는 것도 가능하다. 합성 세라믹 압전층의 두께는, 예를 들면, 0.5와 1㎛ 사이이다.
폴리비닐리덴 디플루오라이드(polyvinylidine difluoride; PVDF) 또는 (CH2CF2)n 및 그 유도체, 또는 랑가사이트 세라믹(langasite ceramics)(예를 들면, 화합물 Ba3NbFe3Si2O14) 등의 폴리머로 이루어진 압전층을 사용하는 것도 가능하다. 압전 폴리머들은 처리하기가 쉬워 저비용이라는 이점이 있다. 그러나, 이들은 낮은 전기 기계 결합 계수를 갖는다(PVDF의 경우 12 내지 15%이고 코폴리머 P(VDF-TrFE)의 경우에는 30%까지임).
결국, 암모늄 포스포텔루레이트(ammonium phosphotellurate) 등의 초전형(pyroelectric)이기도 한 압전 재료를 선택하는 것이 이로울 수 있다. 트랜지스터의 동작 중에 가열(heat-up)은 그 성능을 향상시킬 수 있다.
압전층(23)을 반도체층(10)과 소스 전극(6) 및 드레인 전극(8)으로부터 전기적으로 분리하는 경우, 예를 들면, 압전층의 형상에 따라서, 압전층(23)과 소스 전극(6) 및 드레인 전극(8) 간에 삽입된 절연층(26)을 제공하는 것이 가능하다. 절연층(26)은 소스 전극(6) 및 드레인 전극(8)과 압전층(23) 간의 단락(short-circuiting)을 방지한다.
압전층(23)이 소스 전극(6) 및 드레인 전극(8)에 접촉하지 않는 경우와 n형 반도체의 경우에는, 이러한 절연층이 필요치 않다. 그러나, p형 반도체의 경우에는, 압전층(23)이 반도체를 방해(disturb)하지 않도록 하는데 있어 절연층(26)이 매우 유용해진다. 그래서 3 미만의 유전율(permittivity)을 갖는 절연층을 선택하는 것이 이롭다.
트랜지스터(2)의 성능을 향상시키기 위해, 절연층(26)은 수직 방향 Z로의 두께가 가능한 한 작게 되도록 배치되고, 이에 따라서 역학적 파동에 대해 장벽을 형성하지 않고, 너무 높은 캐패시턴스를 갖지 않으면서 여전히 양호한 절연성을 제공한다. 절연층(26)의 두께는 압전층(23)에 사용되는 재료에 따라 달라진다. 그러나, 예를 들어, 10 내지 500 나노미터 두께의 얇은 층이 선택된다. 두께를 150nm보다 작게 하면, 역학적 파동의 전파에 있어 어떠한 제한 또는 감쇠도 무시할 수 있는 정도로 만든다.
도 4 내지 도 7에 도시된 제2 실시예에 따르면, 압전층(23)이 트랜지스터(2)의 기판(4) 위에 그리고 소스 전극(6) 및 드레인 전극(8)의 아래에 배치된다. 압전층(23)의 세로축 I-I는 소스 전극(6)과 드레인 전극(8)에 의해 정의되는 축에 대해 대략 평행하다.
제1 변형예에 따르면, 압전층(23)은 전극 간 공간 C의 아래에 배치된다(도 4). 또한, 절연층(26)은 소스 전극(6)과 드레인 전극(8) 아래에서 연장된다.
제2 변형예에 따르면, 압전층(23)은 전극간 공간 C의 바로 아래에 배치되고, 절연층(26)은 소스 전극(6)과 드레인 전극(8)을 넘어 연장된다(도 5 참조).
제3 변형예에 따르면, 압전층(23)은 트랜지스터(2)의 기판(4) 상에 배치되며, 소스 전극(6) 아래의 한 측면에서 드레인 전극(8) 아래의 다른 측면으로 연장된다(도 6).
제4 변형예에 따르면, 압전층(23)은 기판(4) 위에 배치되며, 소스 전극(6)과 드레인 전극(8)을 넘어 연장된다(도 7).
그러나, 이러한 방식은 소스 전극(6) 및 드레인 전극(8)과 압전층(23) 간의 바이어스 또는 기생 용량의 형성이 제한되기 때문에, 바람직한 실시예는 압전층(23)이 전극간 공간 C 내에 또는 그 아래로 제한되는(confined) 것이다(도 1, 4 및 5).
이러한 모든 실시예들은 소위 "톱 게이트" 트랜지스터 아키텍처에 해당한다. 그러나, 본 발명은 또한, 예를 들면, "보텀 게이트" 또는 "버티칼 게이트" 아키텍처(기판 위치만을 변경)라고 불리는 것 등의 다른 아키텍처에도 적용된다. 압전층을 포함하지 않는 트랜지스터에 비해 트랜지스터(2)의 Ion/Ioff 비율의 향상을 설명하기 위한 것으로, 도 8은 소스 전극(6)과 드레인 전극(8) 간을 흐르는 전류 IDS의 세기 변화를, 압전층(23)을 포함하는 p형 트랜지스터(2)의 경우(곡선 27)와 압전층을 포함하지 않는 p형 트랜지스터의 경우(곡선 28)에 대해 게이트 전극(22)에 인가되는 전압 VG의 함수로서 도시한 그래프이다.
두 곡선(27, 28) 모두, 전압 VG가 포지티브인 경우 전류 IDS의 세기가 전류 Ioff의 세기와 동일하다. 전압 VG가 0과 약 10V 사이인 경우, 전류 IDS의 세기는 전압 VG에 비례하여(선형적 체계로) 증가한다. 이 외에, 두 곡선(27, 28) 모두의 경우에서, 전류 IDS의 세기가 정상 상태(steady-state)의 체계로 포화된다.
따라서, 저전압의 VSD인 경우에는, 압전층(23)의 작용 역시 미미하기 때문에, 오프 상태에서는 트랜지스터(2)로의 통합이 트랜지스터(2)의 동작을 변형시키지 않는다는 것을 알 수 있다. 소스 전극(6)과 드레인 전극(8) 사이에는 마찬가지의 극소량의 전류 Ioff만이 흐를 수 있다.
반면, 고전압의 VSD인 경우에는, 압전층(23)을 포함하는 유기 트랜지스터(2)의 전류 IDS의 세기가, 선형 또는 정상 상태의 체계로, 종래의 유기 트랜지스터의 전류 IDS의 세기보다 수십 배 더 높다. 그래서, 압전층(23)의 작용이 중요해지고, 게이트 전압 VG의 함수로서 전류의 기울기를 증가시키는 역할을 하여, 전류 I0N의 세기가 증가되게 할 수 있다.
따라서, 도전성 채널 가까이에 압전층(23)을 포함하는 이러한 트랜지스터(2)가 도전성 채널에서의 전하들의 주입 및 수송을 상당히 향상시킨다는 것이 이해될 것이다.
Claims (10)
- 유기 전계 효과 트랜지스터로서,
소스 전극(6) 및 드레인 전극(8);
적어도 상기 소스 전극(6)과 드레인 전극(8) 사이에 배치된 유기 반도체 재료로 이루어진 반도체층(10);
게이트 전극(22)에 전압 VG가 인가되는 경우, 상기 소스 전극(6)과 드레인 전극(8) 간의 상기 반도체층(10)에 도전성 채널이 생성되도록, 상기 반도체층(10) 내의 이동성 전하 캐리어들의 밀도를 증가시키는 전계를 생성하는데 적합한 게이트 전극(22); 및
상기 게이트 전극(22)과 상기 반도체층(10) 사이에 개재된 전기 절연층(20)
을 포함하고,
상기 소스 전극(6)과 드레인 전극(8) 사이의 반도체층(10) 내에, 또는 상기 소스 전극(6)과 드레인 전극(8)을 따라, 상기 전기 절연층(20)과 상기 반도체층(10)에 대해 상기 게이트 전극(22)의 반대측 상에, 상기 도전성 채널에 가깝게 배치된 압전층(23)을 더 포함하며, 상기 압전층은 상기 소스 전극(6) 및 상기 드레인 전극(8)으로부터 그리고 상기 반도체층(10)으로부터 전기적으로 절연되어 있는 것을 특징으로 하는 유기 전계 효과 트랜지스터. - 제1항에 있어서, 상기 압전층(23)과 상기 소스 전극(6) 및 드레인 전극(8) 사이에 절연층(26)이 삽입되어 있는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
- 제1항 또는 제2항에 있어서, 상기 압전층(23)의 세로축(I-I)은 상기 소스 전극(6)과 드레인 전극(8)에 의해 정의된 축에 대략 평행한 것을 특징으로 하는 유기 전계 효과 트랜지스터.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 압전층(23)의 재료는 30%보다 큰 전기 기계 결합 계수(electromechanical coupling coefficient)를 갖는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 압전층(23)의 두께는, 적어도 전극간 공간(C) 내에서 가변적인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 압전층(23)은 적어도 상기 소스 전극(6)과 드레인 전극(8)까지 연장하는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
- 제2항과 조합한 제6항에 있어서, 상기 절연층(26)은 적어도 상기 소스 전극(6)과 드레인 전극(8)까지 연장하는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
- 제2항 내지 제7항 중 어느 한 항에 있어서, 상기 반도체층(10)은 p형이고, 상기 절연층(26)은 3 미만의 유전율을 갖는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 압전층(23)은 천연 결정, 합성 세라믹 또는 폴리머 형태로 되어 있는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
- 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 압전층(23)을 위한 외부 전원 공급 수단(11)을 포함하는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
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