KR20100116968A - 평판표시장치 및 그 구동방법 - Google Patents

평판표시장치 및 그 구동방법 Download PDF

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Abstract

본발명의 액정표시장치는, 다수의 감마전압들 중, N-비트 데이터신호의 상위 (N-M)-비트 신호에 대응하는 서로 이웃하는 제 1 및 2 선택감마전압을 출력하는 변환부와, N-비트 데이터신호의 하위 M-비트 신호의 하위 (M-1)-비트 신호를 지표디코딩(thermometer decoding)하여 제 1 내지 (2(M-1)-1) 비트를 갖는 지표코드로 변환하는 지표디코더를 포함한다. 지표코드의 제 1 내지 (2(M-1)-1) 비트들 각각의 값과 하위 M-비트 신호의 M 번째 차수의 비트 값에 따라 제 1 및 2 선택감마전압 중 하나를 선택하여, 이들에 대응하는 트랜지스터들을 제어하게 된다.

Description

평판표시장치 및 그 구동방법{Flat display device and method of driving the same}
본발명은 평판표시장치에 관한 것으로서, 보다 상세하게는, 평판표시장치 및 그 구동방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD : liquid crystal display), 플라즈마표시장치(PDP : plasma display panel), 유기전계발광소자 (OLED : organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.
이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다. 액정표시장치는, 구동회로부와 액정패널과 백라이트를 포함한다.
액정패널에는, 행라인(row line)방향을 따라 연장된 다수의 게이트배선과 종 라인(column line)방향을 따라 연장된 다수의 데이터배선이 교차하여 다수의 부화소를 정의한다. 다수의 부화소는, 적색, 녹색, 청색을 표시하는 R, G, B 부화소를 포함한다. R, G, B 부화소는 영상을 표시하는 단위인 화소를 구성한다.
구동회로부는, 제어회로부, 게이트구동회로부, 데이터구동회로부를 포함한다. 제어회로부는, 데이터구동회로부를 제어하는 데이터제어신호에 따라 RGB 데이터신호를 샘플링하여, 데이터제어신호와 데이터신호를 데이터구동회로부에 공급한다. 또한, 제어회로부는 게이트구동회로부를 제어하는 게이트제어신호를 게이트구동회로부에 공급한다. 여기서, RGB 데이터신호는 화소에 대응하는 신호로서, R, G, B 부화소에 각각 대응하는 R, G, B 데이터신호를 포함한다.
게이트구동회로부는, 게이트제어신호에 따라, 다수의 게이트배선을 순차적 스캔하여, 펄스형태의 턴온전압을 공급하게 된다. 이와 같은 턴온전압에 따라 해당 부화소의 스위칭트랜지스터는 턴온된다.
한편, 데이터구동회로부는, 제어회로부로부터 공급되는 데이터제어신호에 응답하여, 데이터전압을 다수의 데이터배선에 공급하게 된다. 즉, 데이터신호에 대응되는 데이터전압을 생성하고, 생성된 데이터전압을 데이터배선에 출력하게 된다.
백라이트는, 액정패널에 빛을 공급하게 된다.
도 1은 종래의 액정표시장치에 사용되는 데이터구동회로부를 도시한 도면이다.
도 1에 도시한 바와 같이, 데이터구동회로부(10)는, 쉬프트레지스터(shift register)부(20)와, 래치(latch)부(30)와, D/A 컨버터(digital-analog converter) 부(40)와, 출력버퍼(output buffer)부(60)를 포함한다.
쉬프터레지스터부(20)는, 소스스타트펄스(source start pulse; SSP)를 소스쉬프트클럭(source shift clock; SSC)에 따라 쉬프트시켜 샘플링신호를 생성하게 된다. 래치부(30)는, 샘플링신호에 응답하여, 행라인 단위의 데이터신호들을 래치하게 된다. 이와 같이 래치된 데이터신호들은, 소스출력인에이블신호(source output enable; SOE)에 응답하여, D/A 컨버터부(40)에 공급된다.
D/A 컨버터부(40)에 공급된 데이터신호들은 디지털형태의 신호들이다. 이와 같은 디지털형태의 데이터신호는, D/A 컨버터부(40)를 통해, 아날로그형태의 신호, 즉 데이터전압으로 변환된다. 이와 같은 신호변환을 위해, 감마전압들이 D/A 컨버터부(40)에 공급된다. 한편, 데이터전압의 극성은, 극성(polarity)제어신호(POL)에 따라 결정된다.
D/A 컨버터부(40)는, 데이터신호들 각각에 대응되는 컨버터(41)를 포함한다. 컨버터(41)는, P디코딩(positive decoding)부(42)와 N디코딩(negative decoding)부(43)를 포함한다. P디코딩부(42)는, 정극성(positive polarity) 감마전압들을 사용하여, 입력된 데이터신호에 대응되는 정극성 데이터전압을 생성한다. N디코딩부는, 부극성(negative polarity) 감마전압들을 사용하여, 입력된 데이터신호에 대응되는 부극성 데이터전압을 생성하게 된다. 극성제어신호(POL)에 따라, 먹스(MUX; 44)는 정극성 데이터전압과 부극성 데이터전압 중 하나를 선택하여 출력하게 된다.
D/A 컨버터부(40)를 통해 생성된 데이터전압들은, 출력버퍼부(60)를 통해, 대응되는 데이터배선들(DL1 내지 DLm)에 출력되고 해당 행라인의 부화소들에 공급 된다.
도 2는 도 1의 P디코딩부를 도시한 도면이고, 도 3은 도 2의 지표디코더의 지표디코딩을 표로 도시한 도면이다.
도시한 바와 같이, P디코딩부(42)는 제 1 변환부(51)와 제 2 변환부(52)를 포함한다.
설명의 편의를 위해, D/A 컨버터부(도 1의 40)에 입력되는 각 데이터신호는 12-비트(bit)로 구성되어 있다고 가정한다. 이와 같은 경우에, 데이터신호가 가질 수 있는 가용계조수는 212개, 즉 계조범위는 Gray1부터 Gray4096이다. 따라서, 데이터전압의 가용전압레벨의 수는 212개이다.
12-비트 데이터신호에 대해, 상위 9-비트(D[12:4]) 신호는 제 1 변환부(51)에 입력된다. 한편, 제 1 변환부(51)에는, 29+1(=513)개의 정극성의 제 1 내지 513 감마전압들(VGMA0, VGMA8,..., VGMA4080, VGMA4088, VGMA4096)이 공급된다.
서로 이웃하는 감마전압들 사이에는 (23)=8 전압레벨만큼의 전압차가 존재하게 된다. 이와 같은 전압차는, 상위 9-비트(D[12:4])의 계조차를 반영한 것이다.
즉, 서로 이웃하는 상위 9-비트(D[12:4]) 사이의 계조의 차이는 8이다. 예를 들면, "000000000000"의 값을 갖는 Gray1의 12-비트 데이터신호와, "000000001000"의 값을 갖는 Gray9의 12-비트 데이터신호 사이의 계조 차이는 8에 해당된다. 따라서, 이와 같은 계조의 차이를 반영하여, 공급되는 감마전압들 중 서로 이웃하는 감 마전압들은, 8 전압레벨만큼의 전압차가 존재하게 된다.
여기서, 제 2 내지 513 감마전압들(VGMA8,..., VGMA4080, VGMA4088, VGMA4096) 각각은, Gray8,...,Gray4080, Gray4088, Gray4096의 계조를 갖는 12-비트 데이터신호들의 정극성 데이터전압들에 해당된다.
제 1 변환부(51)는, 12-비트 데이터신호의 상위 9 비트(D[12:4])를 디코딩(decoding)하여 상위 9-비트(D[12:4])에 대응되는 서로 이웃하는 두개의 감마전압들을 선택하고, 이들을 제 1 및 2 선택감마전압(RV1, RV2)으로 출력한다. 즉, 감마전압들 중, 상위 9-비트(D[12:4])로 구해지는 계조의 데이터전압에 근접한 두개의 감마전압을 선택하게 된다. 예를 들면, 상위 9 비트(D[12:4])가 "000000001"인 경우에, 계조는 Gray9이다. Gray9에 대응되는 데이터전압에 근접한 두개의 감마전압은, Gray8의 데이터전압인 감마전압 VGMA8과, Gray16의 데이터전압인 감마전압 VGMA16이다.
여기서, 제 1 선택감마전압(RV1)이, 제 2 선택감마전압(RV2)보다 낮은 레벨을 갖는 것으로 가정한다.
제 2 변환부(52)는, 지표디코더(thermometer decoder; 53)와, 스위칭부(54)와, 트랜지스터어레이(transistor array; 55)를 포함한다.
지표디코더(53)는, 바이너리(binary) 형태의 하위 3-비트(D[3:1]) 신호를, 8-비트 지표코드로 변환한다. 도 3을 참조하면, 하위 3-비트(D[3:1])의 데시멀(decimal) 값이 "0"에서 "7"로 하나씩 증가함에 따라, 8-비트 지표코드는 "00000001"에서 "11111111"으로 "1"의 개수가 상위 비트 방향으로 하나씩 증가하게 된다. 이와 같은 8-비트 지표코드의 제 1 내지 8 차수 비트값을 제 1 내지 8 스위칭신호(CS1 내지 CS8)로 하여 스위칭부(54)로 출력하게 된다. 따라서, 제 1 내지 8 스위칭신호(CS1 내지 CS8) 각각은 "0"과 "1" 중 하나의 값을 갖게 된다.
스위칭부(54)는, 제 1 내지 8 스위칭신호(CS1 내지 CS8) 각각에 대응되는 제 1 내지 8 선택스위치를 포함하게 된다. 즉, 제 1 내지 8 선택스위치 각각은 제 1 및 2 선택감마전압(RV1, RV2)을 제 1 및 2 입력단에서 입력받게 된다. 그 후, 제 1 내지 8 선택스위치 각각은, 대응되는 스위칭신호(CS1 내지 CS8)의 값에 따라, 제 1 및 2 선택감마전압(RV1, RV2) 중 하나를 선택하여 출력하게 된다. 여기서, 스위칭신호가 "0"의 값을 가지면 제 1 선택감마전압(RV1)이 선택되고, 스위칭신호가 "1"의 값을 가지면 제 2 선택감마전압(RV2)이 선택된다.
제 1 내지 8 선택스위치 각각에서 선택된 전압은 제 1 내지 8 제어신호(S1 내지 S8)로 하여 출력된다. 따라서, 제 1 내지 8 제어신호(S1 내지 S8) 각각은, 제 1 및 2 선택감마전압(RV1, RV2) 중 하나의 전압을 갖게 된다.
트랜지스터어레이(55)는, 제 1 내지 8 제어신호(S1 내지 S8) 각각을 게이트신호로 입력받는 N타입(negative type)의 제 1 내지 8 트랜지스터(T1 내지 T8)를 포함한다. 여기서, 제 1 내지 8 트랜지스터(T1 내지 T8)는 동일한 전기적특성을 갖게 된다. 즉, 채널(channel)의 W/L비 (즉, 폭/길이 비(ratio))이 서로 동일하다.
한편, 제 9 트랜지스터(T9)는, 트랜지스터어레이(55)와 병렬로 연결되어 있다. 그리고, 능동로드(active load; 56)로서 능동전류원이 사용되며, 제 1 내지 9 트랜지스터(T1 내지 T9)의 드레인단자와 연결된다. 그리고, 제 10 트랜지스터(T10) 는 바이어스전압(Vbias)를 게이트신호로 인가받으며, 제 1 내지 9 트랜지스터(T1 내지 T9)의 소스단자와 연결된다.
스위칭부(54)로부터 출력된 제 1 내지 8 제어신호(S1 내지 S8) 각각에 따라, 제 1 내지 8 트랜지스터(T1 내지 T8)를 흐르는 전류가 조절된다. 즉, 제어신호가 제 2 감마전압(RV2)을 갖는 경우는, 제 1 감마전압(RV1)을 갖는 경우에 비해, 트랜지스터를 흐르는 전류의 양이 증가하게 된다. 트랜지스터어레이(55)를 통과하는 전류의 변화에 따라, 출력단자에서 출력되는 데이터전압(Vout)이 변화하게 된다. 즉, 트랜지스터어레이(55)의 전류의 양이 증가하면 데이터전압(Vout)이 증가하게 되고, 트랜지스터어레이(55)의 전류의 양이 감소하면 데이터전압(Vout)이 감소하게 된다.
예를 들면, 하위 3-비트(D[3:1])의 데시멀 값이 "3"인 경우에, 이에 대응하는 지표코드는 "00001111"이 된다. 따라서, 제 1 내지 4 스위칭신호(CS1 내지 CS4) 각각은 "1"의 값을 갖게 되고, 제 5 내지 8 스위칭신호(CS5 내지 CS8) 각각은 "0"의 값을 갖게 된다. 이에 따라, 제 1 내지 4 트랜지스터(T1 내지 T4)에는 제 1 선택감마전압(RV1)이 인가되고, 제 5 내지 8 트랜지스터(T5 내지 T8)에는 제 2 선택감마전압(RV2)이 인가된다. 이와 같이 인가된 선택감마전압(RV1, RV2)에 따라, 제 1 내지 8 트랜지스터(T1 내지 T8)를 흐르는 전류의 양이 조절된다. 이에 따라, 출력되는 데이터전압(Vout)은, Vout = RV1*(4/8) + RV2*(4/8)의 값을 갖게 된다. 이처럼, 출력되는 데이터전압(Vout)은, 지표코드의 값에 따라, 제 2 선택감마전압(RV2)과 제 1 및 2 선택감마전압(RV1, RV2) 사이의 7개 레벨의 전압들 중 하나의 전압을 갖게 된다. 따라서, 12-비트 데이터신호의 모든 계조에 대응하는 데이터전 압이 구해질 수 있게 된다.
그런데, 전술한 종래의 액정표시장치는, 데이터신호의 하위 비트수가 증가함에 따라 데이터구동회로의 면적이 급격하게 증가되는 문제를 갖게 된다. 즉, 하위 비트수가 증가함에 따라, 지표코드의 비트수 또한 2의 지수로 증가하게 되며, 이에 따라, 지표디코더의 면적이 급격하게 증가된다. 또한, 지표코드의 비트수가 증가함에 따라, 스위칭신호를 전달하는 신호배선의 수와, 트랜지스터어레이의 트랜지스터의 수와, 제어신호를 전달하는 신호배선의 수 또한 2의 지수로 증가하게 된다. 결국, 데이터신호의 하위 비트수의 증가는 데이터구동회로의 면적증가를 유발하게 되며, 이는 데이터구동회로부 및 액정표시장치의 공간효율을 감소시키게 된다.
본발명은, 데이터구동회로부의 면적을 감소시킬 수 있고, 공간효율을 향상시킬 수 있는 액정표시장치 및 그 구동방법을 제공하는 데 있다.
전술한 바와 같은 과제를 달성하기 위해, 본발명은, 다수의 행라인과 열라인을 따라 배치된 다수의 부화소를 포함하는 표시패널과; 상기 표시패널의 부화소에 대응되는 N-비트 데이터신호를 데이터전압으로 변환하는 디코딩부를 포함하는 데이터구동회로부를 포함하고, 상기 디코딩부는, 다수의 감마전압들 중, 상기 N-비트 데이터신호의 상위 (N-M)-비트 신호에 대응하는 서로 이웃하는 제 1 및 2 선택감마전압을 출력하는 변환부와; 상기 N-비트 데이터신호의 하위 M-비트 신호의 하위 (M-1)-비트 신호를 지표디코딩(thermometer decoding)하여 제 1 내지 (2(M-1)-1) 비트를 갖는 지표코드로 변환하는 지표디코더와; 상기 지표코드의 제 1 내지 (2(M-1)-1) 비트들 각각의 값에 따라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 1 내지 (2(M-1)-1) 제어신호들로 각각 출력하는 제 1 내지 (2(M-1)-1) 선택스위치와, 상기 하위 M-비트 신호의 M 번째 차수의 비트 값에 따라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 2(M-1) 제어신호로 출력하는 제 2(M-1) 선택스위치를 포함하는 스위칭부와; 상기 제 1 내지 (2(M-1)-1) 제어신호들 각각을 게이트신호로 입력받는 제 1 내지 (2(M-1)-1) 트랜지스터와; 상기 2(M-1) 제어신호를 게이트신호로 입력받는 적어도 하나의 트랜지스터와; 상기 제 1 및 2 선택감마전압 중 높은 계조의 전압을 게이트신호로 입력받는 제 2(M-1) 트랜지스터를 포함하고, 상기 제 1 내지 2(M-1) 트랜지스터와, 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터는 서로 병렬연결되며, 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터는, 상기 제 1 내지 2(M-1) 트랜지스터 각각에 비해, 상기 데이터전압에 대한 기여도가 2(M-1)배 크고, M은 2 이상 N 미만인 평판표시장치를 제공한다.
여기서, 상기 지표디코더는, 상기 하위 (M-1)-비트 신호를 지표디코딩하여, 제 2(M-1) 비트를 더욱 갖는 상기 지표코드로 변환하고, 상기 스위칭부는, 상기 지표코드의 제 2(M-1) 비트에 따라 상기 제 1 및 2 선택전압 중 상기 제 2(M-1) 트랜지스터에 입력되는 전압을 선택하는 제 2(M-1) 선택스위치를 더욱 포함할 수 있다.
상기 제 2(M-1) 트랜지스터에 입력되는 전압은, 상기 제 1 변환부로부터 직접 입력될 수 있다.
상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 수 K는 1 이상 2(M-1) 이하이며, 상기 제 1 내지 2(M-1) 트랜지스터는 채널의 W/L비는 동일하며, 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터 각각은, 상기 제 1 내지 2(M-1) 트랜지스터 각각에 비해, 채널의 W/L비가 2(M-1)/K배 클 수 있다.
상기 디코딩부는, 상기 제 1 내지 2(M-1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터와 병렬연결되는 제 (2(M-1)+1) 트랜지스터와; 상기 제 1 내지 (2(M-1)+1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 소스단자들과 드레인단자에서 연결되고, 바이어스전압을 게이트단자에서 입력받는 제 (2(M-1)+2) 트랜지스터와; 상기 제 1 내지 (2(M-1)+1) 트 랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 드레인단자들과 연결되는 능동전류원을 포함하고, 상기 제 (2(M-1)+1) 트랜지스터의 드레인단자는 상기 데이터전압의 출력단자이며, 상기 제 (2(M-1)+1) 트랜지스터의 드레인단자와 게이트단자는 연결되어 있을 수 있다.
상기 표시패널은, 액정패널과 유기전계발광패널과 플라즈마표시패널 중 하나일 수 있다.
다른 측면에서, 본발명은, 다수의 행라인과 열라인을 따라 배치된 다수의 부화소를 포함하는 표시패널을 사용하여 영상을 표시하는 단계와; 상기 영상을 표시하기 위해, 디코딩부를 사용하여 상기 표시패널의 부화소에 대응되는 N-비트 데이터신호를 데이터전압으로 변환하는 단계를 포함하고, 상기 N-비트 데이터신호를 데이터전압으로 변환하는 단계는, 다수의 감마전압들 중, 상기 N-비트 데이터신호의 상위 (N-M)-비트 신호에 대응하는 서로 이웃하는 제 1 및 2 선택감마전압을 출력하는 단계와; 상기 N-비트 데이터신호의 하위 M-비트 신호의 하위 (M-1)-비트 신호를 지표디코딩(thermometer decoding)하여 제 1 내지 (2(M-1)-1) 비트를 갖는 지표코드로 변환하는 단계와; 상기 지표코드의 제 1 내지 (2(M-1)-1) 비트들 각각의 값에 따라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 1 내지 (2(M-1)-1) 제어신호들로 각각 출력하는 단계와; 상기 하위 M-비트 신호의 M 번째 차수의 비트 값에 따 라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 2(M-1) 제어신호로 출력하는 단계와; 상기 제 1 내지 (2(M-1)-1) 제어신호들 각각을 제 1 내지 (2(M-1)-1) 트랜지스터에 게이트신호로 입력하는 단계와; 상기 제 2(M-1) 제어신호를 적어도 하나의 트랜지스터에 게이트신호로 입력하는 단계와; 상기 제 1 및 2 선택감마전압 중 높은 계조의 전압을 제 2(M-1) 트랜지스터에 게이트신호로 입력하는 단계를 포함하고, 상기 제 1 내지 2(M-1) 트랜지스터와, 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터는 서로 병렬연결되며, 동일한 게이트신호가 입력되는 경우에, 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터를 흐르는 전류는, 상기 제 1 내지 2(M-1) 트랜지스터 각각을 흐르는 전류에 비해, 2(M-1)배 큰 평판표시장치 구동방법을 제공한다.
여기서, 상기 지표코드는, 상기 하위 (M-1)-비트 신호의 지표디코딩에 의해, 제 2(M-1) 비트를 더욱 갖고, 상기 지표코드의 제 2(M-1) 비트에 따라 상기 제 1 및 2 선택전압 중 상기 제 2(M-1) 트랜지스터에 입력되는 전압을 선택하는 단계를 더욱 포함할 수 있다.
상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 수 K는 1 이상 2(M-1) 이하이며, 상기 제 1 내지 2(M-1) 트랜지스터는 채널의 W/L비는 동일하며, 상기 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터 각각은, 상기 제 1 내지 2(M-1) 트랜지스터 각각에 비해, 채널의 W/L비가 2(M-1)/K배 클 수 있다.
상기 디코딩부는, 상기 제 1 내지 2(M-1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터와 병렬연결되는 제 (2(M-1)+1) 트랜지스터와; 상기 제 1 내지 (2(M-1)+1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 소스단자들과 드레인단자에서 연결되고, 바이어스전압을 게이트단자에서 입력받는 제 (2(M-1)+2) 트랜지스터와; 상기 제 1 내지 (2(M-1)+1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 드레인단자들과 연결되는 능동전류원을 포함하고, 상기 제 (2(M-1)+1) 트랜지스터의 드레인단자는 상기 데이터전압의 출력단자이며, 상기 제 (2(M-1)+1) 트랜지스터의 드레인단자와 게이트단자는 연결되어 있을 수 있다.
상기 표시패널은, 액정패널과 유기전계발광패널과 플라즈마표시패널 중 하나일 수 있다.
또 다른 측면에서, 본발명은, 다수의 행라인과 열라인을 따라 배치된 다수의 부화소를 포함하는 표시패널과; 상기 표시패널의 부화소에 대응되는 N-비트 데이터신호를 데이터전압으로 변환하는 디코딩부를 포함하는 데이터구동회로부를 포함하 고, 상기 디코딩부는, 다수의 감마전압들 중, N-비트 데이터신호의 상위 (N-M)-비트 신호에 대응하는 서로 이웃하는 제 1 및 2 선택감마전압을 출력하는 변환부와; 상기 N-비트 데이터신호의 하위 M-비트 신호를 지표디코딩(thermometer decoding)하여 제 1 내지 (2M-1) 비트를 갖는 지표코드로 변환하는 지표디코더와; 상기 지표코드의 제 1 내지 (2M-1) 비트들 각각의 값에 따라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 1 내지 (2M-1) 제어신호들로 각각 출력하는 1 내지 (2M-1) 선택스위치를 포함하는 스위칭부와; 상기 제 1 내지 (2M-1) 제어신호들 각각을 게이트신호로 입력받는 제 1 내지 (2M-1) 트랜지스터와; 상기 제 1 및 2 선택감마전압 중 높은 계조의 전압을 제 1 변환부로부터 게이트신호로 직접 입력받는 제 2M 트랜지스터를 포함하고, 상기 제 1 내지 2M 트랜지스터는 서로 병렬연결되며, 상기 데이터전압에 대한 기여도가 동일하고, M은 2 이상 N 미만인 평판표시장치를 제공한다.
본발명에 따른 액정표시장치에 있어서, 디코딩부는, N-비트 데이터신호에 대해, 하위 M-비트(D[M:1]) 중 하위 (M-1)-비트(D[M-1:1])에 대해 (M-1)*2(M-1) 타입의 지표디코딩을 수행하거나 (M-1)*(2(M-1)-1)타입의 지표디코딩을 수행한다. 그리고, 나머지 M 번째 차수의 비트(D[M]), 즉 상위 1-비트에 대해서는 그 값을 그대로 사용하게 된다.
한편, 디코딩부는, 하위 M-비트(D[M:1])에 대해, M*(2M-1) 타입으로 지표디코딩을 수행하게 된다. 그리고, 지표디코딩 여부와 관계없이, 제 1 변환부로부터 출력된 두개의 선택감마전압 중 높은 계조의 감마전압을 트랜지스터어레이의 트랜지스터들 중 하나에 입력시키게 된다.
이에 따라, 종래에 비해, 지표디코더의 면적을 감소시킬 수 있게 된다. 더욱이, 스위칭신호를 전달하는 신호배선의 수, 선택스위치의 수, 제어신호를 전달하는 신호배선의 수, 트랜지스터의 수를 줄일 수 있게 된다. 따라서, 종래에 비해, 데이터구동회로부의 면적을 감소시킬 수 있게 되며, 데이터구동회로 및 액정표시장치의 공간효율을 향상시킬 수 있게 된다.
이하, 도면을 참조하여 본발명의 실시예를 설명한다.
도 4는 본발명의 제 1 실시예에 따른 액정표시장치를 개략적으로 도시한 도면이고, 도 5는 도 4의 데이터구동회로부를 도시한 도면이고, 도 6은 도 5의 P디코딩부를 도시한 도면이고, 도 7은 도 6의 스위칭부를 도시한 도면이고, 도 8은 도 6의 능동로드를 도시한 도면이다. 그리고, 도 9a 내지 9c는 본발명의 제 1 실시예에 따른 지표디코딩을 수행하는 개념을 도시한 도면이다.
도시한 바와 같이, 본발명의 실시예에 따른 액정표시장치(100)는, 구동회로부, 액정패널(120), 백라이트(150)를 포함한다.
액정패널(120)에는, 행방향을 따라 연장된 다수의 게이트배선(GL1 내지 GLn)과 열방향을 따라 연장된 다수의 데이터배선(DL1 내지 DLm)이 교차하여 다수의 부화소(SP)를 정의한다.
각 부화소(SP)에는, 해당 게이트배선 및 데이터배선(GL1 내지 GLn, DL1 내지 DLm)과 연결된 스위칭트랜지스터(T)가 형성되어 있다. 스위칭트랜지스터(T)는 화소전극과 연결되어 있다. 한편, 화소전극에 대응하여 공통전극이 형성되며, 화소전극에는 데이터전압이 인가되고 공통전극에는 공통전압이 인가된다. 이에 따라, 화소전극과 공통전극 사이에 전계가 형성되어 액정을 구동하게 된다. 화소전극과 공통전극 그리고 이들 전극 사이에 위치하는 액정은 액정커패시터(Clc)를 구성하게 된다. 한편, 각 부화소(SP)에는, 스토리지커패시터(Cst)가 더욱 구성되며, 이는 화소전극에 인가된 데이터전압을 다음 프레임까지 저장하는 역할을 하게 된다.
다수의 부화소(SP)는, 적색, 녹색, 청색을 표시하는 R, G, B 부화소(SP)를 포함한다. 서로 이웃하는 R, G, B 부화소(SP)는, 영상표시의 단위인 화소를 구성하게 된다.
구동회로부는, 제어회로부(130), 게이트구동회로부(140), 데이터구동회로부(200), 감마전압부(160)를 포함한다.
제어회로부(130)는 TV시스템이나 비디오카드 등으로부터 RGB 데이터신호와, 수직동기신호와 수평동기신호와 클럭신호와 데이터인에이블신호 등의 제어신호를 입력받게 된다.
제어회로부(130)는 입력된 제어신호를 사용하여, 게이트구동회로부(140)를 제어하기 위한 게이트제어신호(GCS)와 데이터구동회로부(200)를 제어하기 위한 데이터제어신호(DCS)를 생성한다. 게이트제어신호(GCS)는, 게이트스타트펄스, 게이트쉬트프클럭, 게이트출력인에이블신호 등을 포함한다. 데이터제어신호(DCS)는 소스스타트펄스(SSP), 소스쉬프트클럭(SSC), 소스출력인에이블신호(SOE), 극성제어신호(POL) 등을 포함한다.
여기서, RGB 데이터신호는 화소에 대응하는 신호로서, R, G, B 부화소(SP)에 각각 대응하는 R, G, B 데이터신호를 포함한다.
제어회로부(130)는, 동기신호에 따라 데이터제어신호(DCS)와 RGB 데이터신호를 데이터구동회로부(200)에 공급한다.
감마전압부(160)는, 정극성 감마전압들과 부극성 감마전압들을 생성하고, 이를 데이터구동회로부(200)에 공급한다.
게이트구동회로부(140)는, 제어회로부(130)로부터 공급되는 게이트제어신호(GCS)에 응답하여, 다수의 게이트배선(GL1 내지 GLn)을 순차적으로 스캔한다. 각 스캔구간 동안에는, 게이트배선(GL1 내지 GLn)에 펄스형태의 턴온전압을 공급하게 된다. 한편, 다음 프레임의 스캔구간까지는 게이트배선(GL1 내지 GLn)에 턴오프전압이 지속적으로 공급된다. 스캔구간 동안 턴온전압이 인가됨으로써, 스위칭트랜지스터(T)는 턴온된다.
데이터구동회로부(200)는, 제어회로부(130)로부터 공급되는 데이터제어신호(DCS)에 응답하여, 데이터전압을 다수의 데이터배선(DL1 내지 DLm)에 공급하게 된다. 즉, 감마전압들을 사용하여, 데이터신호에 대응되는 데이터전압을 생성하고, 생성된 데이터전압을 데이터배선(DL1 내지 DLm)에 출력하게 된다.
백라이트(150)는, 액정패널(120)에 빛을 공급하게 된다. 백라이트(150)로서, 냉음극관형광램프(Cold Cathode Fluorescent Lamp : CCFL), 외부전극형광램프(External Electrode Fluorescent Lamp : EEFL), 발광다이오드(Light Emitting Diode : LED) 등이 사용될 수 있다.
이하, 데이터구동회로부(200)에 대해 보다 상세하게 설명한다.
도 5를 참조하면, 데이터구동회로부(200)는, 쉬프트레지스터부(220)와, 래치부(230)와, D/A 컨버터부(240)와, 출력버퍼부(260)를 포함한다.
쉬프터레지스터부(220)는, 소스스타트펄스(SSP)를 소스쉬프트클럭(SSC)에 따라 쉬프트시켜 샘플링신호를 생성하게 된다. 래치부(230)는, 샘플링신호에 응답하여, 행라인 단위의 데이터신호들을 래치하게 된다. 이와 같이 래치된 데이터신호들은, 소스출력인에이블신호(SOE)에 응답하여, D/A 컨버터부(240)에 공급된다.
D/A 컨버터부(240)에 공급된 데이터신호들은 디지털형태의 신호들이다. 이와 같은 디지털형태의 데이터신호는, D/A 컨버터부(240)를 통해, 아날로그형태의 신호, 즉 데이터전압으로 변환된다. 이와 같은 신호변환을 위해, 감마전압들이 D/A 컨버터부(240)에 공급된다. 한편, 데이터전압의 극성은, 극성제어신호(POL)에 따라 결정된다.
D/A 컨버터부(240)는, 다수의 컨버터들(241)을 포함한다. 다수의 컨버터들(241) 각각은 데이터배선들(DL1 내지 DLm)에 대응된다. 각 컨버터(241)는, P디코딩부(242)와 N디코딩부(243)를 포함한다.
P디코딩부(242)는, 해당 데이터신호를 입력받고, 정극성 감마전압들을 사용하여, 데이터신호에 대응되는 정극성 데이터전압을 생성하게 된다. 한편, N디코딩부(243)는, 해당 데이터신호를 입력받고, 부극성 감마전압을 사용하여, 데이터신호에 대응되는 부극성 데이터전압을 생성하게 된다.
먹스(MUX; 244)는, 극성제어신호(POL)에 따라, P디코딩부(242)로부터 출력된 정극성 데이터전압과 N디코딩부(243)로부터 출력된 부극성 데이터전압 중에서 하나를 선택하여 출력하게 된다.
D/A 컨버터부(240)를 통해 생성된 데이터전압들은, 출력버퍼부(260)를 통해, 대응되는 데이터배선들(DL1 내지 DLm)에 출력되고 해당 행라인의 부화소들(SP)에 공급된다. 출력버퍼부(260)는, 데이터전압들 각각에 대응하는 버퍼(270)를 포함하고 있다.
한편, 먹스(244)는 출력버퍼부(260)의 출력단에 배치될 수 있다. 이와 같은 경우에, D/A 컨버터부(240)는, 각 데이터신호에 대응하는 두개의 정극성 데이터전압과 부극성 데이터전압을 출력버퍼부(260)에 출력하게 된다. 이때, 출력버퍼부(260)는, 정극성 데이터전압과 부극성 데이터전압 각각을 입력받는 버퍼(270)를 포함하게 된다. 버퍼(270)를 통과한 정극성 데이터전압과 부극성 데이터 전압은 먹스(244)에 입력되고, 극성제어신호(POL)에 따라, 그들 중 하나가 선택되어 해당 데 이터배선(DL1 내지 DLm)에 출력된다.
도 6 내지 8을 참조하면, P디코딩부(242)는 제 1 변환부(251)와 제 2 변환부(252)를 포함한다. P디코딩부(242)에는 바이너리 형태의 N-비트의 데이터신호가 입력된다. 설명의 편의를 위해, 본실시예에서는, N-비트를 12-비트라고 가정한다. 이와 같은 경우에, 데이터신호가 가질 수 있는 가용계조수는 212개, 즉 계조범위는 Gray1 부터 Gray4096이다. 따라서, 데이터전압이 가질 수 있는 가용전압레벨의 수는 212개이다.
12-비트 데이터신호에 대해, 상위 (12-M)-비트 신호는 제 1 변환부(251)에 입력되고, 나머지 하위 M-비트 신호는 제 2 변환부(252)에 입력된다. 설명의 편의를 위해, 본실시예에서는, M-비트를 3-비트라고 가정한다.
제 1 변환부(251)에는, 적어도 29+1(=513)개의 감마전압들, 예를 들면, 제 1 내지 513 감마전압들(VGMA0, VGMA8,..., VGMA4080, VGMA4088, VGMA4096)이 공급된다. 이와 같은 제 1 내지 513 감마전압들(VGMA0, VGMA8,..., VGMA4080, VGMA4088, VGMA4096)은 정극성 데이터전압을 생성하기 위한 것으로서, 정극성 감마전압들이라고 칭해진다. 여기서, 예를 들면, 제 1 감마전압(VGMA0)은 공통전압 이상의 전압값을 가지며, 나머지 감마전압들(VGMA8,..., VGMA4080, VGMA4088, VGMA4096)은 공통전압을 기준으로 정극성의 전압값을 가진다.
서로 이웃하는 감마전압들 사이에는 (23)=8 전압레벨만큼의 전압차가 존재하 게 된다. 이와 같은 전압차는, 상위 9-비트(D[12:4])의 계조차를 반영한 것이다.
즉, 서로 이웃하는 상위 9-비트(D[12:4]) 사이의 계조의 차이는 8이다. 예를 들면, "000000000000"의 값을 갖는 Gray1의 12-비트 데이터신호와, "000000001000"의 값을 갖는 Gray9의 12-비트 데이터신호 사이의 계조 차이는 8에 해당된다. 따라서, 이와 같은 계조의 차이를 반영하여, 공급되는 감마전압들 중 서로 이웃하는 감마전압들은, 8 전압레벨만큼의 전압차가 존재하게 된다.
여기서, 제 2 내지 513 감마전압들(VGMA8,..., VGMA4080, VGMA4088, VGMA4096) 각각은, Gray8,...,Gray4080, Gray4088, Gray4096의 계조를 갖는 12-비트 데이터신호들의 데이터전압들에 해당된다.
제 1 변환부(251)는, 12-비트 데이터신호의 상위 9 비트(D[12:4])를 디코딩(decoding)하여 상위 9-비트(D[12:4])에 대응되는 서로 이웃하는 두개의 감마전압들을 선택하고, 이들을 제 1 및 2 선택감마전압(RV1, RV2)으로 출력한다. 즉, 감마전압들 중, 상위 9-비트(D[12:4])로 구해지는 계조의 데이터전압에 근접한 두개의 감마전압을 선택하게 된다. 예를 들면, 상위 9 비트(D[12:4])가 "000000001"인 경우에, 계조는 Gray9이다. Gray9에 대응되는 데이터전압에 근접한 두개의 감마전압은, Gray8의 데이터전압인 감마전압 VGMA8과, Gray16의 데이터전압인 감마전압 VGMA16이다.
여기서, 제 1 선택감마전압(RV1)이, 제 2 선택감마전압(RV2)보다 낮은 레벨을 갖는 것으로 가정한다.
제 2 변환부(252)는, 바이패스부(257)와, 지표디코더(253)와, 스위칭부(254) 와, 트랜지스터어레이(255)를 포함한다.
데이터신호의 하위 3-비트(D[3:1]) 중 최상위 비트(D[3]), 즉 3번째 차수 비트는 바이패스부(257)에 입력되고, 나머지 하위 2-비트(D[2:1])는 지표디코더(253)에 입력된다.
바이패스부(257)는, 입력된 3번째 차수 비트(D[3])의 값을 제 5 스위칭신호(CS5)로서 출력하게 된다. 예를 들면, 3번째 차수 비트(D[3])가 "0"이면 제 5 스위칭신호(CS5)는 "0"의 값을 갖게 되고, 3번째 차수 비트(D[3])가 "1"이며 제 5 스위칭신호(CS5)는 "1"의 값을 갖게 된다. 이와 같은 바이패스부(257)는, 입력되는 비트의 신호감쇄를 보상하기 위한 기능을 구비할 수 있다. 한편, 3번째 차수 비트(D[3])는, 스위칭부(254)에 직접 입력될 수 있다.
지표디코더(253)는, 하위 3-비트(D[3:1]) 신호 중 하위 2-비트(D[2:1]) 신호를, 4-비트 지표코드로 변환한다. 예를 들면, 하위 2-비트(D[2:1])의 데시멀(decimal) 값이 "0"에서 "3"으로 하나씩 증가함에 따라, 4-비트의 지표코드는 "0001"에서 "1111"으로 "1"의 개수가 상위 차수 방향으로 하나씩 증가하게 된다. 이와 같은 4-비트 지표코드의 제 1 내지 4 번째 차수 비트값을 제 1 내지 4 스위칭신호(CS1 내지 CS4)로 하여 스위칭부(254)로 출력하게 된다. 따라서, 제 1 내지 4 스위칭신호(CS1 내지 CS4) 각각은 "0"과 "1" 중 하나의 값을 갖게 된다.
위와 같이, 본실시예에서, 하위 3-비트(D[3:1])를 상위 1-비트(D[3])와 하위 2-비트(D[2:1])로 나누고, 하위 2-비트(D[2:1])를 지표디코더(253)에 입력하는 것과 관련하여 도 9a 내지 9c를 참조하여 설명한다.
도 9a를 살펴보면, 종래의 지표디코더(도 2의 53)에서는, 하위 3-비트(D[3:1])를 8-비트 지표코드로 변환하게 된다. 여기서, 4*4 매트릭스로 표현되는 블럭A의 지표코드의 제 5 내지 8 번째 차수 비트들은 모두 "0"의 값을 갖고 있고, 4*4 매트릭스로 표현되는 블럭B의 지표코드의 제 1 내지 4 번째 차수 비트들은 모두 "1"의 값을 가지고 있음을 알 수 있다. 한편, 블럭A에 대응되는 하위 3-비트(D[3:1])의 상위 1-비트(D[3])의 값은 "0"이며, 블럭B에 대응되는 하위 3-비트(D[3:1])의 상위 1-비트(D[3])의 값은 "1"임을 알 수 있다.
더욱이, 4*4 매트릭스로 표현되는 블럭C와, 4*4 매트릭스로 표현되는 블럭D는 서로 동일한 패턴을 가지고 있음을 알 수 있다. 한편, 블럭C에 대응되는 하위 2-비트(D[2:1])와, 블럭D에 대응되는 하위 2-비트(D[2:1])는 서로 동일한 패턴을 가지고 있음을 알 수 있다.
한편, 종래기술에서는 지표코드의 각 비트는, 제 1 선택감마전압을 스위칭할 것인지, 아니면 제 2 선택감마전압을 스위칭할 것인지를 결정하는 역할을 하게 된다. 그리고, 선택된 감마전압이 인가되는 트랜지스터들은 모두 동일한 전기적특성을 갖게 된다. 이에 따라, 종래기술에서는, 데이터전압을 결정하는 데 있어, 지표코드의 서로 다른 비트들의 데이터전압에 대한 기여도는 동일하다. 즉, 데이터전압은, 지표코드의 "1"과 "0"의 개수에 따른 산술평균으로 결정된다.
따라서, 도 9a에서 블럭B와 블럭D의 위치를 서로 바꾸게 되더라도, 결정되는 데이터전압의 값은 동일할 것이다. 이를 기초로 하여, 도 9a에서 블럭B와 블럭D의 위치를 바꾸게 되면, 도 9b와 같이 변형된다. 도 9b를 살펴보면, 블럭A와 블럭B를 합한 블럭E에서, 지표코드의 제 5 번째 차수 내지 8 번째 차수 비트의 값들은 상위 1-비트(D[3])와 동일함을 알 수 있다. 즉, 상위 1-비트(D[3])가 "0"의 값을 갖는 경우에는, 이에 대응되는 블럭E의 지표코드의 제 5 내지 8 번째 차수 비트값들은 모두 "0"의 값을 갖게 된다. 그리고, 상위 1-비트(D[3])가 "1"의 값을 갖는 경우에는, 이에 대응되는 블럭E의 지표코드의 제 5 내지 8 번째 차수 비트값들은 모두 "1"의 값을 갖게 된다.
또한, 블럭C와 대응되는 하위 2-비트(D[2:1])의 패턴과, 블럭D와 대응되는 하위 2-비트(D[2:1])의 패턴은 서로 동일하다. 그리고, 블럭C와 블럭D는 서로 동일한 패턴을 갖는다.
이처럼, 도 9b를 살펴보게 되면, 지표코드의 상위 4 비트들의 값들은, 대응되는 데이터신호의 하위 3-비트(D[3:1])의 상위 1-비트(D[3])의 값과 동일하다. 그리고, 블럭C와 블럭D는 동일한 패턴을 갖게 된다. 따라서, 상위 1-비트(D[3])에 대해서는 지표디코딩을 수행하지 않고, 하위 2-비트(D[2:1])에 대해 지표디코딩을 수행할 수 있을 것이다.
이를 반영하게 된다면, 도 9c에 도시한 바와 같이, 본실시예에서는, 하위 3-비트(D[3:1]) 중 하위 2-비트(D[2:1])에 대해 지표디코딩을 수행할 수 있을 것이다. 즉, 하위 2 비트(D[2:1])에 대해, 지표디코딩을 수행하게 되면, 4-비트 지표코드가 생성되게 된다. 한편, 상위 1-비트(D[3])에 대해서는, 지표디코더(253)를 사용하지 않고, 바이패스부(257)를 통해, 상위 1-비트(D[3])의 값을 제 5 스위칭신호(CS5)의 값으로 하여 출력할 수 있게 된다.
이처럼, 본실시예에서는, 하위 3-비트(D[3:1]) 중 하위 2-비트(D[2:1])를 입력받아 4-비트의 지표코드를 생성하는 2*4 타입의 지표디코더(253)를 사용할 수 있게 된다. 따라서, 3*8 타입의 지표디코더를 사용하는 종래에 비해, 지표디코더(253)의 면적을 대폭 감소시킬 수 있게 된다.
도 6 내지 8을 다시 참조하면, 스위칭부(254)는, 제 1 내지 5 스위칭신호(CS1 내지 CS5) 각각에 대응되는 제 1 내지 5 선택스위치(SW1 내지 SW5)를 포함하게 된다. 즉, 제 1 내지 5 선택스위치(SW1 내지 SW5) 각각은 제 1 및 2 선택감마전압(RV1, RV2)을 제 1 및 2 입력단에서 입력받게 된다. 그 후, 제 1 내지 5 선택스위치(SW1 내지 SW5) 각각은, 대응되는 스위칭신호(CS1 내지 CS5)의 값에 따라, 제 1 및 2 선택감마전압(RV1, RV2) 중 하나를 스위칭하여 출력하게 된다. 예를 들면, 스위칭신호(CS1 내지 CS5)의 값이 "0"인 경우에 제 1 선택감마전압(RV1)을 출력하게 되고, 스위칭신호(CS1 내지 CS5)의 값이 "1"인 경우에 제 2 선택감마전압(RV2)을 출력하게 된다.
제 1 내지 5 선택스위치(SW1 내지 SW5) 각각에서 스위칭된 값은 제 1 내지 5 제어신호(S1 내지 S5)로 하여 출력된다. 따라서, 제 1 내지 5 제어신호(S1 내지 S5) 각각은, 제 1 및 2 선택감마전압(RV1, RV2) 중 하나의 값을 갖게 된다.
트랜지스터어레이(255)는, 제 1 내지 5 제어신호(S1 내지 S5) 각각을 게이트신호로 입력받는 제 1 내지 5 트랜지스터(T1 내지 T5)를 포함한다. 제 1 내지 5 트랜지스터(T1 내지 T5)는 서로 병렬연결되어 있다.
한편, 제 6 트랜지스터(T6)는 제 1 내지 5 트랜지스터(T1 내지 T5)와 병렬연 결되어 있다. 그리고, 능동로드(256)는, 제 1 및 6 트랜지스터(T1 내지 T6)의 드레인단자와 연결되어 있다. 그리고, 제 7 트랜지스터(T7)의 드레인단자는, 제 1 및 6 트랜지스터(T1 내지 T6)의 소스단자와 연결되어 있다.
그리고, 정극성 데이터전압(Vout)의 출력단자는, 제 6 트랜지스터(T6)의 드레인단자 및 게이트단자와 연결되어 있다. 그리고, 제 7 트랜지스터(T7)의 게이트단자에는 바이어스전압(Vbias)이 인가된다. 여기서, 제 1 및 7 트랜지스터(T1 내지 T7)로서, N타입의 트랜지스터가 사용된다.
능동로드(256)는, 예를 들면, 능동전류원에 해당된다. 능동로드(256)는, 제 8 및 9 트랜지스터(T8, T9)를 포함하고 있다. 제 8 및 9 트랜지스터(T8, T9)의 게이트단자는 서로 연결되어 있고, 제 8 트랜지스터(T8)의 게이트단자는 드레인단자와 연결되어 있다. 그리고, 제 8 및 9 트랜지스터(T8, T9)의 소스단자는 정극성의 전원전압(VDD)과 연결되어 있다. 여기서, 제 8 및 9 트랜지스터(T8, T9)로서, P타입(positive type)의 트랜지스터가 사용된다.
스위칭부(254)로부터 출력된 제 1 내지 5 제어신호(S1 내지 S5) 각각에 따라, 제 1 내지 5 트랜지스터(T1 내지 T5)를 흐르는 전류가 조절된다. 즉, 제어신호가 제 2 감마전압(RV1)을 갖는 경우는, 제 1 감마전압(RV1)을 갖는 경우에 비해, 트랜지스터를 흐르는 전류의 양이 증가하게 된다. 이와 같이, 트랜지스터어레이(255)를 통과하는 전류의 변화에 따라, 출력단자에서 출력되는 데이터전압(Vout)이 변화하게 된다. 예를 들면, 트랜지스터어레이(255)의 전류의 양이 증가하면 데이터전압(Vout)이 증가하게 되고, 트랜지스터어레이(255)의 전류의 양이 감소하면 데이터전압(Vout)이 감소하게 된다.
한편, 제 1 내지 4 트랜지스터(T1 내지 T4)는 동일한 전기적특성을 갖게 된다. 예를 들면, 제 1 내지 4 트랜지스터(T1 내지 T4)의 채널(channel)의 W/L비는 동일하게 된다. 이와 같은 경우에, 제 1 내지 4 트랜지스터(T1 내지 T4)의 채널의 W와 L은 모두 동일하도록 제작될 수 있다. 일예로, 제 1 내지 4 트랜지스터(T1 내지 T4)의 면적은 동일할 수 있다.
한편, 제 5 트랜지스터(T5)는, 제 1 내지 4 트랜지스터(T1 내지 T5)에 비해, 대략 4배 큰 전기적특성을 갖게 된다. 예를 들면, 제 5 트랜지스터(T5)는, 제 1 내지 4 트랜지스터(T1 내지 T4) 각각에 비해, W/L비가 4배가 크다. 이와 같은 경우에, 제 5 트랜지스터(T5)는, 제 1 내지 4 트랜지스터(T1 내지 T4) 각각과 동일한 L을 가지고, 제 1 내지 4 트랜지스터(T1 내지 T4) 각각에 비해 W가 4배 클 수 있다. 일예로, 제 5 트랜지스터(T5)의 면적은, 제 1 내지 4 트랜지스터(T1 내지 T4) 각각의 면적보다 4배가 클 수 있다.
이는, 제 5 트랜지스터(T5)가 제 5 스위칭신호(CS5)에 대응함에 따른 것이다. 즉, 앞서 도 9b를 참조하여 설명한 바와 같이, 제 5 스위칭신호(CS5)는, 종래의 지표코드의 4개의 비트에 대응된다. 따라서, 제 5 스위칭신호(CS5)는, 제 1 내지 4 트랜지스터(T1 내지 T4) 각각과 동일한 트랜지스터 4개의 동작과 관계되어 있다고 볼 것이다. 이에 따라, 제 5 스위칭신호(CS5)와 관련된 제 5 트랜지스터(T5)는, 제 1 내지 4 트랜지스터(T1 내지 T5) 각각에 비해, 4배의 W/L비를 갖게 된다.
예를 들면, 하위 3-비트(D[3:1])의 데시멀 값이 "3" (즉, "011")인 경우에, 이에 대응하는 본실시예의 지표코드는 "1111"이 된다. 따라서, 제 1 내지 4 스위칭신호(CS1 내지 CS4) 각각은 "1"의 값을 갖게 된다. 한편, 상위 1-비트(D[3]) 값은 "0"이므로, 제 5 스위칭신호(CS5)는 "0"의 값을 갖게 된다. 이에 따라, 제 1 내지 4 트랜지스터(T1 내지 T4)에는 제 2 선택감마전압(RV2)이 인가되고, 제 5 트랜지스터(T5)에는 제 1 선택감마전압(RV1)이 인가된다. 이와 같이 인가된 선택감마전압에 따라 제 1 내지 5 트랜지스터(T1 내지 T5)를 흐르는 전류의 양이 제어된다. 여기서, 제 5 트랜지스터(T5)는, 제 1 내지 4 트랜지스터(T1 내지 T5) 각각에 비해, 동일한 게이트전압이 인가되는 경우에, 흐르는 전류량이 4배가 크게 된다. 즉, 제 5 트랜지스터(T5)의 출력 데이터전압에 대한 기여도는, 제 1 내지 4 트랜지스터(T1 내지 T4) 각각에 비해, 4배가 크다. 따라서, 출력되는 데이터전압(Vout)은, Vout = RV1*(4/8) + RV2*(4/8)의 값을 갖게 된다.
한편, 하위 3-비트(D[3:1])의 데시멀 값이 "4" (즉, "100")인 경우에, 이에 대응하는 본실시예의 지표코드는 "0001"이 된다. 따라서, 제 1 내지 4 스위칭신호(CS1 내지 CS4) 각각은, "1", "0", "0", "0"의 값을 갖게 된다. 한편, 상위 1-비트(D[3]) 값은 "1"이므로, 제 5 스위칭신호(CS5)는 "1"의 값을 갖게 된다. 이에 따라, 제 1 트랜지스터(T1)에는 제 2 선택감마전압(RV2)이 인가되고, 제 2 내지 4 트랜지스터(T2 내지 T4)에는 제 1 선택감마전압(RV1)이 인가된다. 한편, 제 5 트랜지스터(T5)에는 제 2 선택감마전압(RV2)이 인가된다. 따라서, 출력되는 데이터전압(Vout)은, Vout = RV2*(1/8) + RV1*(3/8) + RV2*(4/8) = RV1*(3/8) + RV2*(5/8)의 값을 갖게 된다.
이처럼, 출력되는 데이터전압(Vout)은, 제 2 선택감마전압(RV2)값과 제 1 및 2 선택감마전압(RV1, RV2) 사이의 7개의 전압레벨값들 중, 데이터신호의 계조에 대응하는 하나를 가질 수 있게 된다.
도 10은 도 5의 N디코딩부를 도시한 도면이고, 도 11은 도 10의 능동로드를 도시한 도면이다. 설명의 편의를 위해, 도 10 및 11에서의 도면부호는, 도 6 및 8의 도면부호를 동일하게 사용하였으며, 동일한 구성에 대해서는 설명을 생략한다.
도 10 및 11에 도시한 N디코딩부(243)의 트랜지스터들은, 도 6 및 8에 도시한 P디코딩부의 트랜지스터들과 그 타입이 반대된다. 즉, 도 10 및 11의 제 1 내지 7 트랜지스터(T1 내지 T7)는 P타입의 트랜지스터이며, 제 8 및 9 트랜지스터(T8, T9)는 N타입의 트랜지스터이다. 이에 따라, 부극성의 전원전압(VSS)이 사용된다.
그리고, N디코딩부(243)에 입력되는 감마전압들(VGMA0, VGMA8,..., VGMA4080, VGMA4088, VGMA4096)은, 부극성 데이터전압을 생성하기 위한 것으로서, 부극성 감마전압들이라고 칭해진다. 여기서, 예를 들면, 제 1 감마전압(VGMA0)은 공통전압 이하의 전압값을 가지며, 나머지 감마전압들(VGMA8,..., VGMA4080, VGMA4088, VGMA4096)은 공통전압을 기준으로 부극성의 전압값을 가진다.
이와 같이, N디코딩부(243)는, P디코딩부와, 감마전압의 극성 및 트랜지스터의 타입이 서로 반대이지만, 구성들의 동작은 동일하다. 이에 따라, N디코딩부(243)는, 데이터신호에 대응되는 부극성 데이터전압을 출력하게 된다.
전술한 바와 같이, 제 1 실시예에 따른 데이터구동회로부의 디코딩부는, N-비트 데이터신호에 대해, 하위 M-비트(D[M:1]) 중 하위 (M-1)-비트(D[M-1:1])에 대 해 (M-1)*2(M-1) 타입의 지표디코딩을 수행한다. 그리고, 나머지 M 번째 차수의 비트(D[M]), 즉 상위 1-비트에 대해서는 그 값을 그대로 사용하게 된다. 이에 따라, 종래에 비해, 지표디코더의 면적을 감소시킬 수 있게 된다. 더욱이, 하위 (M-1)-비트(D[M-1:1])에 대해 지표디코딩을 수행함으로써, 스위칭신호를 전달하는 신호배선의 수, 선택스위치의 수, 제어신호를 전달하는 신호배선의 수, 트랜지스터의 수를 줄일 수 있게 된다. 따라서, 종래에 비해, 데이터구동회로부의 면적을 감소시킬 수 있게 되며, 데이터구동회로 및 액정표시장치의 공간효율을 향상시킬 수 있게 된다.
도 12는 본발명의 제 2 실시예에 따른 액정표시장치의 데이터구동회로부의 P디코딩부를 도시한 도면이다.
제 2 실시예에 따른 액정표시장치(100)는, 제 1 실시예에 따른 액정표시장치와 유사하다. 따라서, 제 1 실시예와 유사한 부분에 대한 설명을 생략한다.
도 12에 도시한 바와 같이, P디코딩부(242)에서는, 제 5 제어신호(S5)가 4개의 트랜지스터(T5 내지 T8)에 인가된다. 이와 같은 제 5 내지 8 트랜지스터(T5 내지 T8) 각각은, 제 1 내지 4 트랜지스터(T1 내지 T4)와 동일한 전기적특성을 갖게 된다. 예를 들면, 제 1 내지 8 트랜지스터(T1 내지 T8)는, W/L비가 서로 동일하다. 따라서, 제 2 실시예의 제 5 스위칭신호(CS5)의 출력 데이터전압(Vout)에 대한 기여도는, 제 1 실시예의 제 5 스위칭신호(도 6의 CS5)와 동일하다.
한편, 제 2 실시예의 제 9 내지 10 트랜지스터(T9, T10) 각각은, 제 1 실시 예의 제 6 내지 7 트랜지스터(도 6의 T6, T7)에 해당된다.
전술한 바와 같이, 제 2 실시예의 디코딩부는, 제 1 실시예와 마찬가지로, 하위 M-비트(D[M:1]) 중 하위 (M-1)-비트(D[M-1:1])에 대해, (M-1)*2(M-1) 타입의 지표디코딩을 수행한다. 그리고, 상위 1-비트(D[M])에 대해서는 그 값을 그대로 사용하게 된다. 이에 따라, 종래에 비해, 지표디코더의 면적을 감소시킬 수 있게 된다. 더욱이, 하위 (M-1)-비트(D[M-1:1])에 대해 지표디코딩을 수행함으로써, 스위칭신호를 전달하는 신호배선의 수, 선택스위치의 수, 제어신호를 전달하는 신호배선의 수를 줄일 수 있게 된다. 따라서, 종래에 비해, 데이터구동회로부의 면적을 감소시킬 수 있게 되며, 데이터구동회로 및 액정표시장치의 공간효율을 향상시킬 수 있게 된다.
도 13은 본발명의 제 3 실시예에 따른 액정표시장치의 데이터구동회로부의 P디코딩부를 도시한 도면이고, 도 14는 도 13의 스위칭부를 도시한 도면이다. 그리고, 도 15a 및 15b는 본발명의 제 3 실시예에 따른 지표디코딩을 수행하는 개념을 도시한 도면이다.
제 3 실시예에 따른 액정표시장치(100)는, 제 1 및 2 실시예에 따른 액정표시장치와 유사하다. 따라서, 제 1 및 2 실시예와 유사한 부분에 대한 설명을 생략한다.
도 13 및 14에 도시한 바와 같이, 지표디코더(253)는 하위 3-비트(D[3:1])를 7-비트 지표코드로 변환하게 된다. 즉, 3*7 타입의 지표디코더(253)가 사용된다. 이에 따라, 지표디코더(253)로부터는 제 1 내지 7 스위칭신호(CS1 내지 CS7)가 출력된다. 제 1 내지 7 스위칭신호(CS1 내지 CS7)는, 스위칭부(254)의 제 1 내지 7 선택스위치(SW1 내지 SW7)를 스위칭하게 되고, 제 1 및 2 선택감마전압(RV1, RV2) 중 하나를 선택하게 된다. 이에 따라, 제 1 내지 7 제어신호(S1 내지 S7)는 제 1 내지 7 트랜지스터(T1 내지 T7)에 인가된다.
한편, 제 8 트랜지스터(T8)는, 스위칭부(254)의 스위칭 동작에 관계없이, 제 1 변환부(251)로부터 출력된 제 2 선택감마전압(RV2)을 직접 인가받게 된다.
여기서, 제 1 내지 8 트랜지스터(T8)는, 동일한 전기적특성을 갖게 된다. 예를 들면, W/L비는 동일하다.
이와 관련하여, 도 15a 및 15b를 참조하여 설명한다.
도 15a를 살펴보면, 종래의 3*8 타입의 지표디코더(도 2의 53)에서는, 하위 3-비트(D[3:1])를 8-비트 지표코드로 변환하게 된다. 여기서, 지표코드의 제 1 번째 차수 비트들은 모두 "1"의 값을 갖게 됨을 알 수 있다. 즉, 하위 3-비트(D[3:1])의 값이 변화하더라도, 지표코드의 제 1 번째 차수 비트는 항상 "1"의 값으로 고정되어 있다. 이에 따라, 지표코드의 제 1 번째 차수 비트에 대응되는 트랜지스터에 대해, 항상 제 2 선택감마전압(RV2)을 인가받도록 할 수 있다.
따라서, 도 15a의 지표코드의 상위 7-비트를 지표코드로 사용하고, 트랜지스터어레이의 트랜지스터들 중 하나에 대해 제 2 선택감마전압(RV2)이 인가되도록 할 수 있다. 이를 반영하게 된다면, 도 15b에 도시한 바와 같이, 본실시예에서는, 하 위 3-비트(D[3:1])에 대해, 3*7 타입의 지표디코딩을 수행할 수 있을 것이다.
이에 따라, 본실시예에서는 3*7 타입의 지표디코더(253)가 사용될 수 있게 된다.
전술한 바와 같이, 제 3 실시예의 디코딩부는, 하위 M-비트(D[M:1])에 대해, M*(2M-1) 타입으로 지표디코딩을 수행하게 된다. 그리고, 지표디코딩 여부와 관계없이, 제 1 변환부로부터 출력된 두개의 선택감마전압 중 높은 계조의 감마전압을 트랜지스터어레이의 트랜지스터들 중 하나에 입력시키게 된다. 이에 따라, 종래에 비해, 지표디코더의 면적을 감소시킬 수 있게 된다. 더욱이, M*(2M-1) 타입으로 지표디코딩을 수행함으로써, 스위칭신호를 전달하는 신호배선의 수, 선택스위치의 수를 줄일 수 있게 된다. 따라서, 종래에 비해, 데이터구동회로부의 면적을 감소시킬 수 있게 되며, 데이터구동회로 및 액정표시장치의 공간효율을 향상시킬 수 있게 된다.
도 16은 본발명의 제 4 실시예에 따른 액정표시장치의 데이터구동회로부의 P디코딩부를 도시한 도면이고, 도 17은 도 16의 스위칭부를 도시한 도면이다. 도 18a 및 18b는 본발명의 제 4 실시예에 따른 지표디코딩을 수행하는 개념을 도시한 도면이다.
제 4 실시예에 따른 액정표시장치(100)는, 제 1 내지 3 실시예에 따른 액정표시장치와 유사하다. 따라서, 제 1 내지 3 실시예와 유사한 부분에 대한 설명을 생략한다.
도 16 및 17에 도시한 바와 같이, 지표디코더(253)는 하위 2-비트(D[2:1])를 3-비트 지표코드로 변환하게 된다. 즉, 2*3 타입의 지표디코더(253)가 사용된다. 이에 따라, 지표디코더(253)로부터는 제 1 내지 3 스위칭신호(CS1 내지 CS3)가 출력된다. 그리고, 바이패스부(257)에서는, 상위 1-비트(D[3])의 값을 갖는 제 4 스위칭신호(CS4)가 출력된다.
제 1 내지 4 스위칭신호(CS1 내지 CS4)는, 스위칭부(254)의 제 1 내지 4 선택스위치(SW1 내지 SW4)를 스위칭하게 되고, 제 1 및 2 선택감마전압(RV1, RV2) 중 하나를 선택하게 된다. 이에 따라, 제 1 내지 4 제어신호(S1 내지 S4)는 제 1 내지 4 트랜지스터(T1 내지 T4)에 인가된다.
한편, 제 5 트랜지스터(T5)는, 스위칭부(254)의 스위칭 동작에 관계없이, 제 1 변환부(251)로부터 출력된 제 2 선택감마전압(RV2)을 직접 인가받게 된다.
여기서, 제 1 내지 3 트랜지스터(T1 내지 T3)와 제 5 트랜지스터(T5)는, 동일한 전기적특성을 갖게 된다. 예를 들면, W/L비는 동일하다.
한편, 제 4 트랜지스터(T4)는, 제 1 내지 3 트랜지스터(T1 내지 T3)와 제 5 트랜지스터(T5) 각각에 비해, 4배 큰 전기적특성을 갖게 된다. 예를 들면, W/L비는 4배 크다.
이와 관련하여, 도 18a와 18b를 참조하여 설명한다.
도 18a를 살펴보면, 종래의 3*8 타입의 지표디코더(도 2의 53)에서는, 하위 3-비트(D[3:1])를 8-비트 지표코드로 변환하게 된다. 여기서, 지표코드의 제 1 번째 차수 비트들은 모두 "1"의 값을 갖게 됨을 알 수 있다. 따라서, 제 3 실시예에 서 설명한 바와 유사하게, 트랜지스터어레이(255)의 트랜지스터들 중 하나에 대해 제 2 선택감마전압(RV2)이 직접 인가되도록 할 수 있다.
한편, 지표코드의 상위 7-비트는, 3*7 타입의 지표디코딩을 수행하는 경우의 지표코드와 동일하다. 여기서, 블럭A의 비트들의 값은 모두 "0"이고, 블럭B의 비트들의 값은 모두 "1"이다. 더욱이, 블럭C와 블럭D는 동일한 패턴을 갖는다. 따라서, 제 1 실시예에서 설명한 바와 유사하게, 상위 1-비트(D[3])에 대해서는 지표디코딩을 수행하지 않고, 하위 2-비트(D[2:1])에 대해 지표디코딩을 수행하여 3-비트 지표코드로 변환할 수 있게 된다.
위와 같은 점들을 반영하게 된다면, 도 18b에 도시한 바와 같이, 본실시예에서는, 하위 3-비트(D[3:1]) 중 하위 2-비트(D[2:1])에 대해 지표디코딩을 수행하여 3-비트 지표코드로 변환할 수 있게 된다. 한편, 상위 1-비트(D[3])에 대해서는, 지표디코더(253)를 사용하지 않고, 바이패스부(257)를 통해, 상위 1-비트(D[3])의 값을 제 4 스위칭신호(CS4)로 직접 출력할 수 있게 된다. 그리고, 트랜지스터어레이(255)의 트랜지스터들 중 하나에 대해 제 2 선택감마전압(RV2)이 직접 인가되도록 할 수 있다.
전술한 바와 같이, 제 4 실시예의 디코딩부는, 하위 M-비트(D[M:1]) 중 하위 (M-1)-비트(D[M-1:1])에 대해 지표디코딩을 수행하고, 상위 1-비트(D[M])에 대해서는 그 값을 그대로 사용하게 된다. 더욱이, 하위 (M-1)-비트(D[M-1:1])에 대해 지표디코딩을 수행함에 있어, (M-1)*(2M-1-1) 타입으로 지표디코딩을 수행하며, 지표 디코딩 여부와 관계없이, 제 1 변환부로부터 출력된 두개의 선택감마전압 중 높은 계조의 감마전압을 트랜지스터어레이의 트랜지스터들 중 하나에 입력시키게 된다. 이에 따라, 종래에 비해, 지표디코더의 면적을 감소시킬 수 있게 된다. 더욱이, 하위 (M-1)-비트(D[M-1:1])에 대해 지표디코딩을 수행함으로써, 스위칭신호를 전달하는 신호배선의 수, 선택스위치의 수, 제어신호를 전달하는 신호배선의 수, 트랜지스터의 수를 줄일 수 있게 된다. 따라서, 종래에 비해, 데이터구동회로부의 면적을 감소시킬 수 있게 되며, 데이터구동회로 및 액정표시장치의 공간효율을 향상시킬 수 있게 된다.
도 19는 본발명의 제 5 실시예에 따른 액정표시장치의 데이터구동회로부의 P디코딩부를 도시한 도면이다.
제 5 실시예에 따른 액정표시장치(100)는, 제 1 내지 4 실시예에 따른 액정표시장치와 유사하다. 따라서, 제 1 내지 4 실시예와 유사한 부분에 대한 설명을 생략한다.
도 19에 도시한 바와 같이, P디코딩부(242)에서는, 제 4 제어신호(S4)가 4개의 트랜지스터(T4 내지 T7)에 인가된다. 이와 같은 제 4 내지 7 트랜지스터(T4 내지 T7) 각각은, 제 1 내지 3 트랜지스터(T1 내지 T3) 각각과 동일한 전기적특성을 갖게 된다. 예를 들면, 제 1 내지 7 트랜지스터(T1 내지 T7)는, W/L비가 서로 동일하다. 따라서, 제 5 실시예의 제 4 스위칭신호(CS4)의 출력 데이터전압(Vout)에 대한 기여도는, 제 4 실시예의 제 4 스위칭신호(도 16의 CS4)와 동일하다.
전술한 바와 같이, 제 5 실시예의 디코딩부는, 제 4 실시예와 마찬가지로, 하위 M-비트(D[M:1]) 중 하위 (M-1)-비트(D[M-1:1])에 대해 지표디코딩을 수행하고, 상위 1-비트(D[M])에 대해서는 그 값을 그대로 사용하게 된다. 더욱이, 하위 (M-1)-비트(D[M-1:1])에 대해 지표디코딩을 수행함에 있어, (M-1)*(2M-1-1) 타입으로 지표디코딩을 수행하며, 지표디코딩 여부와 관계없이, 제 1 변환부로부터 출력된 두개의 선택감마전압 중 높은 계조의 감마전압을 트랜지스터어레이의 트랜지스터들 중 하나에 입력시키게 된다. 이에 따라, 종래에 비해, 지표디코더의 면적을 감소시킬 수 있게 된다. 더욱이, 하위 (M-1)-비트(D[M-1:1])에 대해 지표디코딩을 수행함으로써, 스위칭신호를 전달하는 신호배선의 수, 선택스위치의 수, 제어신호를 전달하는 신호배선의 수를 줄일 수 있게 된다. 따라서, 종래에 비해, 데이터구동회로부의 면적을 감소시킬 수 있게 되며, 데이터구동회로 및 액정표시장치의 공간효율을 향상시킬 수 있게 된다.
한편, 전술한 본발명의 실시예들에서는, 액정표시장치에 대해 주로 설명하였으나, 여타의 표시장치에 대해서도 본발명의 실시예들에 따른 데이터구동회로부를 사용할 수 있음은 당업자에게 있어 자명하다. 예를 들면, 본발명의 실시예들에 따른 데이터구동회로를 포함하는 구동회로부를 사용하여, 유기전계발광패널이나 플라즈마표시패널과 같은 표시패널을 구동할 수 있다.
한편, 본발명의 실시예들에서, M은 2 이상이고 N 미만의 범위를 갖게 됨은, 당업자에게 있어 자명하다.
그리고, 본발명의 제 1 또는 2 실시예와 제 4 또는 5 실시예에서는, 3번째 차수의 비트에 대응되는 트랜지스터로서 1개 또는 4개의 트랜지스터가 사용될 수 있음을 설명하였다. 즉, M 번째 차수의 비트에 대응되는 트랜지스터로서 1개 또는 2(M-1)개의 트랜지스터가 사용될 수 있음이 설명되었다. 그런데, M 번째 차수의 비트에 대응되는 트랜지스터의 개수는, 적어도 하나 이상, 예를 들면, 1개 이상 2(M-1)개 이하일 수 있음은 당업자에게 있어 자명하다. 이와 같은 경우에, M 번째 차수의 비트에 대응되는 적어도 하나의 트랜지스터의 데이터전압에 대한 기여도는, 지표코드의 각 비트에 대응되는 트랜지스터의 데이터전압에 대한 기여도에 비해, 2(M-1)배 클 것이다. 그리고, 예를 들면, M 번째 차수의 비트에 대응되는 트랜지스터의 개수가 K인 경우에, 이들 K개의 트랜지스터 각각은, 지표코드의 각 비트에 대응되는 트랜지스터에 비해, W/L비가 2(M-1)/K배가 될 것이다.
그리고, 하위 M-비트 신호에 대해, 두개 이상의 상위 차수들, 예를 들면, M 번째 차수 비트와 (M-1) 번째 차수 비트들 각각에 대해 지표디코딩을 수행하지 않고 스위칭부에 입력시키고, 나머지 하위 (M-2)-비트 신호에 대해 지표디코딩을 수행할 수 있음은 당업자에게 있어 자명하다. 이와 관련하여, 제 1 실시예를 예로 들어 설명하면, 제 1 실시예에서는 하위 2-비트(D[2:1]) 신호에 대해 2*4 타입의 지표디코딩을 수행하게 된다. 이에 대해, 제 1 실시예에서의 도 9a 내지 9c의 개념을 재차 적용하게 된다면, 2 번째 차수 비트(D[2])의 값을 바이패스부를 통해 또는 직접 스위칭부에 입력시키고, 나머지 1 번째 차수 비트(D[1])에 대해 1*2 타입의 지표디코딩을 수행할 수 있게 된다. 이에 따른다면, 상위 2개의 비트들(D[3:2])에 대해 지표디코딩을 수행하지 않고, 나머지 하위 비트(D[1])에 대해 지표디코딩을 수행하는 지표디코더를 사용할 수 있게 된다. 이와 같은 경우에, 2 번째 차수 비트의 데이터전압에 대한 기여도는, 2(2-1)이 된다. 이처럼, 앞서 설명한 본발명의 실시예들은, 액정표시장치의 공간효율 향상이라는 측면에서, 매우 다양한 방식으로 응용될 수 있으며, 또한 두개 이상의 실시예들이 혼용되는 방식으로도 응용될 수 있음은 당업자에게 있어 자명하다.
전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.
도 1은 종래의 액정표시장치에 사용되는 데이터구동회로부를 도시한 도면.
도 2는 도 1의 P디코딩부를 도시한 도면.
도 3은 도 2의 지표디코더의 지표디코딩을 표로 도시한 도면.
도 4는 본발명의 제 1 실시예에 따른 액정표시장치를 개략적으로 도시한 도면.
도 5는 도 4의 데이터구동회로부를 도시한 도면.
도 6은 도 5의 P디코딩부를 도시한 도면.
도 7은 도 6의 스위칭부를 도시한 도면.
도 8은 도 6의 능동로드를 도시한 도면.
도 9a 내지 9c는 본발명의 제 1 실시예에 따른 지표디코딩을 수행하는 개념을 도시한 도면.
도 10은 도 5의 N디코딩부를 도시한 도면.
도 11은 도 10의 능동로드를 도시한 도면.
도 12는 본발명의 제 2 실시예에 따른 액정표시장치의 데이터구동회로부의 P디코딩부를 도시한 도면.
도 13은 본발명의 제 3 실시예에 따른 액정표시장치의 데이터구동회로부의 P디코딩부를 도시한 도면.
도 14는 도 13의 스위칭부를 도시한 도면.
도 15a 및 15b는 본발명의 제 3 실시예에 따른 지표디코딩을 수행하는 개념 을 도시한 도면.
도 16은 본발명의 제 4 실시예에 따른 액정표시장치의 데이터구동회로부의 P디코딩부를 도시한 도면.
도 17은 도 16의 스위칭부를 도시한 도면.
도 18a 및 18b는 본발명의 제 4 실시예에 따른 지표디코딩을 수행하는 개념을 도시한 도면.
도 19는 본발명의 제 5 실시예에 따른 액정표시장치의 데이터구동회로부의 P디코딩부를 도시한 도면.
< 도면의 주요부분에 대한 부호의 설명 >
251 : 제 1 변환부 252 : 제 2 변환부
253 : 지표디코더 254 : 스위칭부
255 : 트랜지스터어레이 256 : 능동로드
RV1, RV2 : 제 1, 2 선택감마전압

Claims (12)

  1. 다수의 행라인과 열라인을 따라 배치된 다수의 부화소를 포함하는 표시패널과;
    상기 표시패널의 부화소에 대응되는 N-비트 데이터신호를 데이터전압으로 변환하는 디코딩부를 포함하는 데이터구동회로부를 포함하고,
    상기 디코딩부는, 다수의 감마전압들 중, 상기 N-비트 데이터신호의 상위 (N-M)-비트 신호에 대응하는 서로 이웃하는 제 1 및 2 선택감마전압을 출력하는 변환부와; 상기 N-비트 데이터신호의 하위 M-비트 신호의 하위 (M-1)-비트 신호를 지표디코딩(thermometer decoding)하여 제 1 내지 (2(M-1)-1) 비트를 갖는 지표코드로 변환하는 지표디코더와; 상기 지표코드의 제 1 내지 (2(M-1)-1) 비트들 각각의 값에 따라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 1 내지 (2(M-1)-1) 제어신호들로 각각 출력하는 제 1 내지 (2(M-1)-1) 선택스위치와, 상기 하위 M-비트 신호의 M 번째 차수의 비트 값에 따라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 2(M-1) 제어신호로 출력하는 제 2(M-1) 선택스위치를 포함하는 스위칭부와; 상기 제 1 내지 (2(M-1)-1) 제어신호들 각각을 게이트신호로 입력받는 제 1 내지 (2(M-1)-1) 트랜지스터와; 상기 2(M-1) 제어신호를 게이트신호로 입력받는 적어도 하나의 트랜지스 터와; 상기 제 1 및 2 선택감마전압 중 높은 계조의 전압을 게이트신호로 입력받는 제 2(M-1) 트랜지스터를 포함하고,
    상기 제 1 내지 2(M-1) 트랜지스터와, 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터는 서로 병렬연결되며,
    상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터는, 상기 제 1 내지 2(M-1) 트랜지스터 각각에 비해, 상기 데이터전압에 대한 기여도가 2(M-1)배 크고,
    M은 2 이상 N 미만인
    평판표시장치.
  2. 제 1 항에 있어서,
    상기 지표디코더는, 상기 하위 (M-1)-비트 신호를 지표디코딩하여, 제 2(M-1) 비트를 더욱 갖는 상기 지표코드로 변환하고,
    상기 스위칭부는, 상기 지표코드의 제 2(M-1) 비트에 따라 상기 제 1 및 2 선택전압 중 상기 제 2(M-1) 트랜지스터에 입력되는 전압을 선택하는 제 2(M-1) 선택스위치를 더욱 포함하는
    평판표시장치.
  3. 제 1 항에 있어서,
    상기 제 2(M-1) 트랜지스터에 입력되는 전압은, 상기 제 1 변환부로부터 직접 입력되는 평판표시장치.
  4. 제 1 항에 있어서,
    상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 수 K는 1 이상 2(M-1) 이하이며,
    상기 제 1 내지 2(M-1) 트랜지스터는 채널의 W/L비는 동일하며,
    상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터 각각은, 상기 제 1 내지 2(M-1) 트랜지스터 각각에 비해, 채널의 W/L비는 2(M-1)/K배 큰
    평판표시장치.
  5. 제 1 항에 있어서,
    상기 디코딩부는,
    상기 제 1 내지 2(M-1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터와 병렬연결되는 제 (2(M-1)+1) 트랜지스터와;
    상기 제 1 내지 (2(M-1)+1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 소스단자들과 드레인단자에서 연결되고, 바이어스전압을 게이트단자에서 입력받는 제 (2(M-1)+2) 트랜지스터와;
    상기 제 1 내지 (2(M-1)+1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 드레인단자들과 연결되는 능동전류원을 포함하고,
    상기 제 (2(M-1)+1) 트랜지스터의 드레인단자는 상기 데이터전압의 출력단자이며,
    상기 제 (2(M-1)+1) 트랜지스터의 드레인단자와 게이트단자는 연결되어 있는
    평판표시장치.
  6. 제 1 항에 있어서,
    상기 표시패널은, 액정패널과 유기전계발광패널과 플라즈마표시패널 중 하나 인
    평판표시장치.
  7. 다수의 행라인과 열라인을 따라 배치된 다수의 부화소를 포함하는 표시패널을 사용하여 영상을 표시하는 단계와;
    상기 영상을 표시하기 위해, 디코딩부를 사용하여 상기 표시패널의 부화소에 대응되는 N-비트 데이터신호를 데이터전압으로 변환하는 단계를 포함하고,
    상기 N-비트 데이터신호를 데이터전압으로 변환하는 단계는, 다수의 감마전압들 중, 상기 N-비트 데이터신호의 상위 (N-M)-비트 신호에 대응하는 서로 이웃하는 제 1 및 2 선택감마전압을 출력하는 단계와; 상기 N-비트 데이터신호의 하위 M-비트 신호의 하위 (M-1)-비트 신호를 지표디코딩(thermometer decoding)하여 제 1 내지 (2(M-1)-1) 비트를 갖는 지표코드로 변환하는 단계와; 상기 지표코드의 제 1 내지 (2(M-1)-1) 비트들 각각의 값에 따라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 1 내지 (2(M-1)-1) 제어신호들로 각각 출력하는 단계와; 상기 하위 M-비트 신호의 M 번째 차수의 비트 값에 따라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 2(M-1) 제어신호로 출력하는 단계와; 상기 제 1 내지 (2(M-1)-1) 제어신호들 각각을 제 1 내지 (2(M-1)-1) 트랜지스터에 게이트신호로 입력하는 단계와; 상기 제 2(M-1) 제어신호를 적어도 하나의 트랜지스터에 게이트신호로 입력하는 단계와; 상기 제 1 및 2 선택감마전압 중 높은 계조의 전압을 제 2(M-1) 트랜지스터에 게이트신호로 입력하는 단계를 포함하고,
    상기 제 1 내지 2(M-1) 트랜지스터와, 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터는 서로 병렬연결되며,
    동일한 게이트신호가 입력되는 경우에, 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터를 흐르는 전류는, 상기 제 1 내지 2(M-1) 트랜지스터 각각을 흐르는 전류에 비해, 2(M-1)배 큰
    평판표시장치 구동방법.
  8. 제 7 항에 있어서,
    상기 지표코드는, 상기 하위 (M-1)-비트 신호의 지표디코딩에 의해, 제 2(M-1) 비트를 더욱 갖고,
    상기 지표코드의 제 2(M-1) 비트에 따라 상기 제 1 및 2 선택전압 중 상기 제 2(M-1) 트랜지스터에 입력되는 전압을 선택하는 단계를 더욱 포함하는
    평판표시장치 구동방법.
  9. 제 7 항에 있어서,
    상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 수 K는 1 이상 2(M-1) 이하이며,
    상기 제 1 내지 2(M-1) 트랜지스터는 채널의 W/L비는 동일하며,
    상기 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터 각각은, 상기 제 1 내지 2(M-1) 트랜지스터 각각에 비해, 채널의 W/L비가 2(M-1)/K배 큰
    평판표시장치 구동방법.
  10. 제 7 항에 있어서,
    상기 디코딩부는,
    상기 제 1 내지 2(M-1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터와 병렬연결되는 제 (2(M-1)+1) 트랜지스터와;
    상기 제 1 내지 (2(M-1)+1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 소스단자들과 드레인단자에서 연결되고, 바이어스전압을 게이트단자에서 입력받는 제 (2(M-1)+2) 트랜지스터와;
    상기 제 1 내지 (2(M-1)+1) 트랜지스터 및 상기 제 2(M-1) 제어신호를 입력받는 적어도 하나의 트랜지스터의 드레인단자들과 연결되는 능동전류원을 포함하고,
    상기 제 (2(M-1)+1) 트랜지스터의 드레인단자는 상기 데이터전압의 출력단자이며,
    상기 제 (2(M-1)+1) 트랜지스터의 드레인단자와 게이트단자는 연결되어 있는
    평판표시장치 구동방법.
  11. 제 7 항에 있어서,
    상기 표시패널은, 액정패널과 유기전계발광패널과 플라즈마표시패널 중 하나인
    평판표시장치 구동방법.
  12. 다수의 행라인과 열라인을 따라 배치된 다수의 부화소를 포함하는 표시패널과;
    상기 표시패널의 부화소에 대응되는 N-비트 데이터신호를 데이터전압으로 변환하는 디코딩부를 포함하는 데이터구동회로부를 포함하고,
    상기 디코딩부는, 다수의 감마전압들 중, N-비트 데이터신호의 상위 (N-M)-비트 신호에 대응하는 서로 이웃하는 제 1 및 2 선택감마전압을 출력하는 변환부와; 상기 N-비트 데이터신호의 하위 M-비트 신호를 지표디코딩(thermometer decoding)하여 제 1 내지 (2M-1) 비트를 갖는 지표코드로 변환하는 지표디코더와; 상기 지표코드의 제 1 내지 (2M-1) 비트들 각각의 값에 따라 상기 제 1 및 2 선택감마전압 중 하나를 선택하여 제 1 내지 (2M-1) 제어신호들로 각각 출력하는 1 내지 (2M-1) 선택스위치를 포함하는 스위칭부와; 상기 제 1 내지 (2M-1) 제어신호들 각각을 게이트신호로 입력받는 제 1 내지 (2M-1) 트랜지스터와; 상기 제 1 및 2 선택감마전압 중 높은 계조의 전압을 제 1 변환부로부터 게이트신호로 직접 입력받는 제 2M 트랜지스터를 포함하고,
    상기 제 1 내지 2M 트랜지스터는 서로 병렬연결되며, 상기 데이터전압에 대한 기여도가 동일하고,
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    평판표시장치.
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