KR20100108189A

KR20100108189A - 직교 변환 장치 및 집적 회로

Info

Publication number: KR20100108189A
Application number: KR1020097021777A
Authority: KR
Inventors: 히데키 구로키
Original assignee: 파나소닉 주식회사
Priority date: 2008-01-28
Filing date: 2008-07-23
Publication date: 2010-10-06
Also published as: CN101669115A; WO2009095959A1; US20100106760A1; JPWO2009095959A1; EP2120153A1

Abstract

정지화상/동화상 부호화 처리에 있어서의 기간 처리인 직교 변환에 관련해, 1개의 직교 변환 수단으로 변환 기저가 상이한 복수의 직교 변환의 처리를 실현하고, 신규 부호화 규격 처리에의 대응을 실현한다.

일부의 입력 신호에 2점의 적화 연산을 행하는 2점 기본 연산부를 가지는 제1 버터플라이 연산부(100)와, 나머지 입력 신호에 4점의 적화 연산을 행하는 4점 기본 연산부를 가지는 제2 버터플라이 연산부(101)와, 후자의 후단에서 2점의 적화 연산을 행하는 2점 기본 연산부를 가지는 제3 버터플라이 연산부(102)와, 제1, 3 버터플라이 연산부(100, 102) 등의 후단에 각각 있는 제1 및 제2 지연부(203, 202) 등과, 제1, 2 선택부(303, 302) 등에서 선택된 데이터에 2점의 적화 연산을 행하는 2점 기본 연산부를 가지는 제4 버터플라이 연산부(103)와, 변환계수 공급부(401)를 구비하고, 상기 4점 기본 연산부가 행하는 적화 연산이 전환되는 직교 변환 장치.

Description

직교 변환 장치 및 집적 회로{ORTHOGONAL CONVERTER AND INTEGRATED CIRCUIT}

본 발명은 동화상 부호화 등의 화상 부호화에 관한 것이다. 특히, 화상 부호/복호화 처리에 있어서의 기간 처리인 직교 변환을 행하는 직교 변환 장치, 집적 회로에 관한 것이다.

종래, 화상 부호/복호화 처리에 있어서의 기간 처리인 직교 변환을 행하는 직교 변환 장치가 있다.

현행의 동화상 압축/신장은, 동화상 부호화 규격으로서 MPEG1, MPEG2, MPEG4, H.264/AVC, VC－1 등의 MPEG(Moving picture expert group)가 존재하고, 화상의 크기나 이용 매체 등의 차이에 따라, 각각에 대응할 수 있도록 규격으로 정해져 있다. 예를 들면, MPEG1, MPEG2이면 DVD 등의 비교적 화상 사이즈가 큰 매체에 대해서 사용되고, MPEG4나 H.264/AVC의 일방식으로는 휴대전화나 1seg 등의 비교적 화상 사이즈가 작은 매체에 대해서 사용되며, H.264/AVC, VC－1로는 HDTV 등의 화상 사이즈가 매우 큰 매체에 대해서 사용된다.

동화상 부호화를 행하는 경우는, 동화상을 매크로 블록(MB)으로 칭해지는 처리 단위로 분할해 처리를 행한다. MB는 휘도 성분과 색차 성분으로 구성되어 있고, 휘도 성분은 YO, Y1, Y2, Y3의 4개로 이루어지며, 또 색차 성분은 Cb, Cr의 2개로 이루어져 있다. 각 Y, C성분은 8×8의 블록의 64개의 화소 성분으로 구성되어 있다.

MPEG1, MPEG2, MPEG4, H.264/AVC, VC－1에 공통되는 처리로서 직교 변환 처리가 있다. 직교 변환 처리는 YO, Y1, Y2, Y3, Cb, Cr성분마다 행해지는 처리이며, 공간 성분인 동화상 신호를 주파수 성분으로 변환하는 기술이다. 직교 변환 처리를 행함으로써, 자연 화상 등은 주파수 성분으로 변환했을 때에 데이터의 치우침이 발생하고, 가변장 부호화 등에서의 데이터 압축에 유효하게 작용한다. 또, 이 직교 변환의 기술은 동화상의 부호화 이외에도 음성 압축이나 신호 처리에 이용되는 기간 처리이다.

직교 변환 처리는, 상기에서 나타낸 부호화 규격마다 상이하다. 우선, MPEG1, MPEG2, MPEG4에서는 DCT(이산 코사인 변환)를 이용한다. 또, H.264/AVC나 VC－1이라고 하는 신규의 부호화 규격에서는, 하다마드(Hadamard) 변환이나 정수 정밀도 직교 변환을 이용한다. 또한, DCT는, 가장 일반적인 직교 변환의 1개이며, 변환 기저가 소수 정밀도를 포함하기 때문에 변환 전과 변환 후에 오차를 발생시키는 비가역 변환인데 비해, H.264/AVC나 VC－1로 행하는 직교 변환은, 변환 기저가 정수이기 때문에 변환 전후에서의 오차가 발생하지 않는 특징을 가지고 있다.

도 1∼8은 종래 기술을 나타내는 도면이다.

도 1, 2는, 직교 변환의 변환 행렬을 나타내는 도면이다. 도 1의 변환 행렬은, H.264/AVC에 있어서의 정수 정밀도 직교 변환의 변환 행렬이다. 또, 도 2의 변 환 행렬은, VC－1에 있어서의 정수 정밀도 직교 변환의 변환 행렬이다. 또한, 후자의 도 2의 변환 행렬은, H.264/AVC 규격의 규격서에 기재되어 있는 식을 토대로 행렬 표현한 것이다.

도 3, 도 4는, 4×4의 변환 행렬을 나타내는 도면이다.

H.264/AVC나 VC－1에 있어서는, 8×8단위에서의 직교 변환에 더해, 복호 후의 화상의 오차를 저감하기 위해서, 4×4단위에서의 직교 변환도 행한다. 도 3의 변환 행렬은, H.264/AVC에 있어서의 오차를 저감하기 위한 4×4단위에서의 직교 변환 행렬이다. 한편, 도 4의 변환 행렬은, VC－1의 4×4단위에서의 직교 변환 행렬이다.

직교 변환 처리는, 이와 같이 행렬식으로 표현되지만, 단순한 행렬 연산을 행해 실현하는 경우, 방대한 연산량이 필요하게 되어 처리 시간이나 회로 규모 증대의 요인이 될 수 있는 것은 이미 알고 있는 문제이다. 그 때문에, 일반적으로는 행렬식의 성질을 이용해 행렬의 전개를 행하고, 연산 회수를 줄이는 고속 알고리즘으로 처리한다. 고속 알고리즘에는, Chen이나 Wang이라고 하는 방식이 알려져 있다.

도 5는, 상기한, 직교 변환의 고속 알고리즘을 처리 단위로 분할한 종래의 구성이다(특허 문헌 1 참조). 도 5에 있어서, 순차 변환기(3)로 입력 신호의 순차 변환을 행한다. 순차 변환된 입력 신호는, 버터플라이기(5, 7, 9)로 가감산 또는 승산의 처리를 행하여, 직교 변환을 실현한다.

도 6은, 도 5에 나타낸 버터플라이기의 내용을 나타내는 도면이다.

도 6에 기재되어 있는 버터플라이기의 내용은, 도 6으로부터 분명한 바와 같이, 모두 몇개의 2점 입력의 교차곱 연산기로 구성되어 있다.

도 7은, 2점 입력의 교차곱 연산기(2점 기본 연산기)(20)를 나타내는 도면이다.

도 7에 있어서의 좌측의 도는, 2점 기본 연산기(20)를 나타내는 기호이다. 상술한 도 6은, 이 기호에 의해 2점 입력의 교차곱 연산기를 나타내고 있다. 또, 이후의 설명에 의해 참조되는 각 도면도, 이 기호에 의해 2점 기본 연산기를 도시하고 있다.

한편, 도 7의 우측의 도면은, 2점 기본 연산기(20)가 행하는 2점의 적화(積和) 연산의 처리 내용을 나타내고 있다.

2점 기본 연산기(20)는, 당해 2점 기본 연산기(20)로의 제1 입력(좌측상의 흑 동그라미에서의 입력)과 제2 입력(좌측하의 흑 동그라미에서의 입력)의 적화 연산을 하여, 제1 출력(우측상의 흑 동그라미)을 출력한다. 2점 기본 연산기(20)는, 보다 구체적으로는, (제1 입력)×a11＋(제2 입력)×a12의 적화 연산을 행하고, 연산 결과를 제1 출력으로서 출력한다. 여기서, 상기의 식에 있어서의 a11, a12는, 2점 기본 연산기(20)가, 도 7에 나타난 변환계수 메모리(21) 그 밖의 적화 연산의 계수를 공급하는 계수 공급부로부터 취득하는 계수이다. 마찬가지로, 2점 기본 연산기(20)는, (제1 입력)×a11＋(제2 입력)×a12의 적화 연산을 행하고, 그 적화 연산의 결과를 제2 출력으로서 출력한다. 도 7의 죄측의 기호에 있어서, 각 출력의 흑 동그라미로 접속된 복수의 화살표는, 이러한 적화 연산을 각각 나타내고 있다.

MPEG2라고 하는 기존의 부호화 규격에서는 상기와 같은 고속 직교 변환 알고리즘을 이용해 DCT 처리를 실현하고 있다. 또, H.264/AVC로는, 규격서에 기재된 순서로 처리를 실현하는 것이 일반적이며, VC－1에 관해서는, 그 고속 알고리즘이 일반적으로는 알려지지 않기 때문에, 행렬 연산을 직접 실시함으로써 처리를 실현하는 것이 일반적이다.

여기서, 도 6에 기재되어 있는 버터플라이기의 내용은, 모두 몇개의 2점 입력의 교차곱 연산기로 구성되어 있다. 이 때문에, 종래의 구성에 의해 실현할 수 있는 직교 변환은, DCT나 하다마드라고 하는 모두 2점 입력의 교차곱 연산에 전개할 수 있는 것으로 한정된다.

한편, H.264/AVC에서는 3점 입력의 연산기가 필요하게 된다.

도 8은, H.264/AVC 직교 변환에 있어서 필요한 3점 입력의 연산기를 나타내는 도면이다.

따라서, H.264/AVC에서는, 이, 도 8에 나타내는 것과 같은 구성으로 전개되는 3점 입력의 교차곱 연산을 행하는 연산기를 이용한 직교 변환 장치가 이용된다. 또한, VC－1에 관해서는, 2점 입력의 교차곱 연산으로 구성하는 것이 가능하다. 단, 종래 구성의 접속과 상이하다.

[특허 문헌 1：일본국 특허공개 평 4－229724호 공보]

<발명이 해결하고자 하는 과제>

그렇지만, 복수의 부호화 규격을 어느쪽도 처리하는 프로그램이나 회로를 실현하고자 하는 경우가 있다. 이러한 경우, 각각의 부호화 규격으로 각자의 프로그램이나 회로를 개별적으로 가질 필요가 있다. 예를 들면, 요즈음의 반도체 집적회로에서는 복잡하고 또한 여러 가지 동화상 부호화 처리를 실현하는 것이 요구되고 있다. 또, 저소비 전력화도 필수이다. 이와 같은 배경 중에서, 부호화 규격마다 회로를 가지는 것은, 반도체 집적회로 전체의 면적을 증가시키게 되어 복수의 동화상 부호화 처리의 실현을 방해하게 된다. 또, 회로 규모의 증가는 전력 소비도 증가하고, 저소비 전력화의 실현도 방해하게 된다. 또, 연산 수단의 관점으로부터도 개별적으로 연산 방법을 나누는 것은, 처리의 공통화를 하지 못하고 비효율적임과 더불어, 프로그램의 관리에 있어서도 실수를 발생하는 요인이 된다.

본 발명은 상기의 문제를 해결하는 것이며, 복수의 직교 변환 처리를 1개의 공통의 고속 직교 변환 알고리즘 연산 수단 혹은 회로 구성으로 실현함으로써, 프로그램의 공통화나 반도체 집적회로 전체의 면적 삭감을 실현하는 직교 변환 장치를 제공하는 것을 목적으로 하고 있다.

즉, 보다 구체적으로는, 본 발명의 목적은, 종래 구성과 같이 기본적인 연산 수단, 연산기의 접속 관계를 변경하지 않고, H.264/AVC나 VC－1이라고 하는 신규의 부호화 규격의 직교 변환을 처리함과 함께, MPEG2라고 하는 기존의 DCT의 처리도 변환계수의 변경만으로 실현될 수 있는 공통의 고속 직교 변환 알고리즘을 행하는 직교 변환 장치를 제공하는 것이다.

<과제를 해결하기 위한 수단>

이 목적을 달성하기 위해서, 본 발명의 직교 변환 장치는, 복수점의 입력 신호에 대해서 직교 변환을 행하는 직교 변환 장치로서, 상기 복수점의 입력 신호 중 일부의 입력 신호에 대해서, 2점의 적화 연산을 행하는 2점 기본 연산부를 가지는 제1 버터플라이 연산 수단과, 상기 복수점의 입력 신호 중 나머지 입력 신호에 대해서, 4점의 적화 연산을 행하는 4점 기본 연산부를 가지는 제2 버터플라이 연산 수단과, 상기 제2 버터플라이 연산 수단에서의 연산 결과에 대해서, 2점의 적화 연산을 행하는 2점 기본 연산부를 가지는 제3 버터플라이 연산 수단과, 상기 제1 버터플라이 연산 수단에서의 연산 결과를 유지하는 제1 지연 수단과, 상기 제1 버터플라이 연산 수단에서의 연산 결과 및 상기 제1 지연 수단에 유지된 연산 결과로부터 데이터를 선택하는 제1 선택 수단과, 상기 제3 버터플라이 연산 수단에서의 연산 결과를 유지하는 제2 지연 수단과, 상기 제3 버터플라이 연산 수단에서의 연산 결과 및 상기 제2 지연 수단에 유지된 연산 결과로부터 데이터를 선택하는 제2 선택 수단과, 상기 제1 선택 수단에서 선택된 데이터 및 상기 제2 선택 수단에서 선택된 데이터에 대해서, 2점의 적화 연산을 행하는 2점 기본 연산부를 가지는 제4 버터플라이 연산 수단과, 상기 제1∼4 버터플라이 연산 수단에서의 적화 연산에 이용되는 변환계수를 상기 제1∼4 버터플라이 연산 수단에 공급하는 변환계수 공급 수단을 구비하고, 상기 제2 버터플라이 연산 수단은, 당해 제2 버터플라이 연산 수단의 상기 4점 기본 연산부가 행하는 적화 연산을, 상기 제1∼4 버터플라이 연산 수단이 복수 종류의 직교 변환을 행하기 위한, 소정의 3점 연산 및 2점 연산 사이에서 전환하는 것을 특징으로 한다.

이것에 의해, 종래 구성과 같이 기본적인 연산 수단, 연산기의 접속 관계를 변경하지 않고, 제2 버터플라이 연산 수단이 가지는 4점 기본 연산부가 행하는 적화 연산이 소정의 3점 연산 및 2점 연산 사이에서 전환됨으로써, H.264/AVC나 VC－1이라고 하는 신규의 부호화 규격의 직교 변환을 처리함과 더불어, MPEG2라고 하는 기존의 DCT의 처리도 변환계수의 변경만으로 실현할 수 있으며, 복수의 처리에 공통의 고속 직교 변환 알고리즘을 행하는 직교 변환 장치를 제공할 수 있다.

그리고, 이렇게 하여 복수의 직교 변환 처리를 1개의 공통의 고속 직교 변환 알고리즘 연산 수단 혹은 회로 구성으로 실현할 수 있음으로써, 프로그램의 공통화나 반도체 집적회로 전체의 면적 삭감, 저소비 전력화, 복수의 동화상 부호화 처리의 실현의 용이화, 프로그램의 관리에 있어서의 실수 발생의 억제를 실현할 수 있다.

<발명의 효과>

상기 구성에 의해, 공통의 직교 변환 수단을 이용하여, 복수의 직교 변환, 특히 기저의 성질이 상이한 직교 변환의 처리를 실현할 수 있다. 그 효과는, 특히 프로그램의 공통화나 반도체 집적회로 전체의 면적 삭감을 실현하는 것을 가능하게 한다.

도 1은, H.264/AVC에 있어서의 정수 정밀도 직교 변환의 변환 행렬을 나타내는 도면이다.

도 2는, VC－1에 있어서의 정수 정밀도 직교 변환의 변환 행렬을 나타내는 도면이다.

도 3은, H.264/AVC에 있어서의 4×4의 변환 행렬을 나타내는 도면이다.

도 4는, VC－1에 있어서의 4×4의 변환 행렬을 나타내는 도면이다.

도 5는, 종래의 구성을 나타내는 도면이다.

도 6은, 종래의 구성이 가지는 버터플라이기의 내용을 나타내는 도면이다.

도 7은, 2점 입력의 교차곱 연산기(2점 기본 연산기)를 나타내는 도면이다.

도 9는, 직교 변환 장치(50)를 나타내는 도면이다.

도 10은, 직교 변환 장치(50)가 가지는 4개의 버터플라이 연산부의 상세를 나타내는 도면이다.

도 11은, 4단 파이프라인 연산 회로를 나타내는 도면이다.

도 12는, 제2 버터플라이 연산부의 A형 및 B형을 나타내는 도면이다.

도 13은, H.264/AVC용의 직교 변환 연산 구성을 나타내는 도면이다.

도 14는, 직교 변환 장치가 VC－1의 직교 변환을 행하는 경우에 제2 버터플라이 연산부가 행하는 2회의 연산을 설명하는 도면이다.

도 15는, 직교 변환 장치가 VC－1의 직교 변환을 행하는 경우에 제2 버터플라이 연산부가 행하는 2회의 연산의 식을 나타낸 도면이다.

도 16은, 직교 변환 장치를 나타내는 도면이다.

도 17은, 직교 변환 장치가 VC－1의 직교 변환을 할 때의 연산의 흐름을 나타내는 도면이다.

도 18은, 4×4 직교 변환을 행하는 실시 형태를 나타내는 도면이다.

도 19는, 집적 회로를 나타내는 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

11 : 종래의 구성 20 : 2점 기본 연산기

50 : 직교 변환 장치 50a : 직교 변환 장치

50c : 집적 회로 51 : 4단 파이프라인 연산 회로

100 : 제1 버터플라이 연산부 101 : 제2 버터플라이 연산부

101A : 제2 버터플라이 연산부의 A형 101B : 제2 버터플라이 연산부의 B형

102 : 제3 버터플라이 연산부 103 : 제4 버터플라이 연산부

104 : 제5 버터플라이 연산부 201 : 제3 지연부

202 : 제2 지연부 203 : 제1 지연부

301 : 제3 선택부 302 : 제2 선택부

303 : 제1 선택부 304 : 제4 선택부

401 : 변환계수 공급부

500 : H.264/AVC용의 직교 변환 연산 구성

501 : 3점 입력의 교차곱 연산이 행해지는 연산 회로

601 : 직교 변환 회로 602 : 제어부

이하, 본 발명의 직교 변환 장치, 집적 회로의 실시 형태에 대해, 도면을 참조하면서 설명한다.

(실시 형태 1)

도 9는, 직교 변환 장치(50)를 나타내는 도면이다.

직교 변환 장치(50)는, 복수점의 입력 신호에 대해서 직교 변환을 행한다. 직교 변환 장치(50)는, 구성이 간단하면서도, DCT의 직교 변환, H.264/AVC의 직교 변환 및 VC－1의 직교 변환의 3종류의 직교 변환 중의 어느 쪽의 직교 변환도 행한다. 또한, 직교 변환 장치(50)는, 기본이 되는 알고리즘에 Chen의 방식을 채용한 연산을 행하는 것이다.

구체적으로는, 직교 변환 장치(50)는, 제1 버터플라이 연산부(100)와, 제2 버터플라이 연산부(101)와, 제3 버터플라이 연산부(102)와, 제4 버터플라이 연산부(103)와, 제5 버터플라이 연산부(104)와, 제3 지연부(201)와, 제2 지연부(202)와, 제1 지연부(203)와, 제3 선택부(301)와, 제2 선택부(302)와, 제1 선택부(303)와, 제4 선택부(304)와, 변환계수 공급부(401)를 구비한다.

도 10은, 도 9에 도시되는 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)의 상세를 나타내는 도면이다. 도 10(a)∼(d)는, 각각, 제1 버터플라이 연산부(100), 제2 버터플라이 연산부(101), 제3 버터플라이 연산부(102), 제4 버터플라이 연산부(103)의 상세를 나타낸다.

또한, 직교 변환 장치(50)는, 예를 들면, 직교 변환을 행하여 동화를 표시하는 텔레비전 등의 화상 표시 장치여도 되고, 동화를 기록하기 위해 직교 변환을 행하는 DVD 레코더 그 밖의 동화상 기록 장치여도 되며, 촬상한 동화를 기록하기 위해 직교 변환을 행하는 무비 카메라 등의 동화상 촬상 장치여도 되고, 동화상 부호 화 장치여도 된다.

제1 버터플라이 연산부(100)는(도 10(a), 도 9), 직교 변환 장치(50)로의 복수점의 입력 신호 중의 일부의 입력 신호에 대해서, 2점의 적화 연산을 행하는 2점 기본 연산부를 가진다. 또한, 여기서, 2점 기본 연산부란, 도 7에서 설명한 2점 기본 연산기(20)이다. 제1 버터플라이 연산부(100)는, 구체적으로는, 도 10(a)에 도시되는 바와 같이 구성된 4개의 2점 기본 연산부를 구비한다. 제1 버터플라이 연산부(100)는, 직교 변환 장치(50)로의 복수점의 입력 신호 중의, 짝수번의 입력 신호에 대해서, 이들 4개의 2점 기본 연산부에 의해 연산을 행한다.

제3 지연부(201)는(도 9), 직교 변환 장치(50)로의 복수점의 입력 신호 중의 나머지 입력 신호를 유지한다. 여기서, 나머지 입력 신호란, 직교 변환 장치(50)로의 입력 신호 중에서, 상술한 짝수번의 입력 신호 즉 제1 버터플라이 연산부(100)에 의해 연산되는 입력 신호를 제외한, 나머지 입력 신호, 즉, 홀수번의 입력 신호이다. 제3 선택부(301)는(도 9), 직교 변환 장치(50)로의 복수점의 입력 신호 중의 나머지 입력 신호 및 제1 지연부(203)에 유지된 입력 신호로부터 데이터를 선택한다. 여기서, 나머지 입력 신호란, 상술의 경우와 동일하며, 홀수번의 입력 신호이다. 제3 선택부(301)는, 직교 변환 장치(50)가, 상기의 3종류의 직교 변환 중에서, DCT의 직교 변환을 하는 경우, 및, H.264/AVC의 직교 변환을 하는 경우에는, 직교 변환 장치(50)로의 이 홀수번의 입력 신호를 선택하는 한편으로, 직교 변환 장치(50)가 VC－1의 직교 변환을 하는 경우에는, 직교 변환 장치(50)로의 홀수번의 입력 신호를 선택할 때와 제1 지연부(203)에 유지된 입력 신호를 선택할 때를 전환 한다.

제2 버터플라이 연산부(101)는(도 10(b), 도 9), 직교 변환 장치(50)로의 복수점의 입력 신호 중의 나머지 입력 신호에 대해서, 4점의 적화 연산을 행하는 4점 기본 연산부를 가진다. 제2 버터플라이 연산부(101)는, 제3 선택부(301)(도 9)에서 선택된 데이터에 대해서 적화 연산을 행한다. 제2 버터플라이 연산부(101)는, 제3 선택부(301)가, 직교 변환 장치(50)로의 복수점의 입력 신호 중의 나머지 입력 신호를 선택하면, 나머지 입력 신호에 대한 연산을 행하고, 제1 지연부(203)에 유지된 입력 신호를 선택하면, 제1 지연부(203)에 유지된 입력 신호에 대한 연산을 행한다.

여기서, 4점 기본 연산부는, 도 7이 나타내는 2점 기본 연산부(2점 기본 연산기)가 2점 입력인 기본 연산부인데 비해, 4점 입력으로 된 기본 연산부이다. 4점 기본 연산부는, 제1∼제4 입력(도 10(b)의 제2 버터플라이 연산부(101)에 나타난 좌측의 4개의 흑 동그라미에서의 입력)에 의거하여, 그들 4개의 입력을 적화 연산한 연산 결과를, 제1∼제4 출력(우측의 4개의 흑 동그라미에서의 출력)으로서 각각 출력한다. 환언하면, 4점 기본 연산부는, 4점의 입력 신호와 4개의 변환계수를 연산한 결과를 가산하는 구성을 4개 구비하고, 그들 4개의 결과를 각각 4개의 출력으로 한다.

제3 버터플라이 연산부(102)는(도 10(c), 도 9), 제2 버터플라이 연산부(101)에서의 연산 결과에 비해, 2점의 적화 연산을 행하는 2점 기본 연산부를 가진다. 제3 버터플라이 연산부(102)는, 도 10(c)에 도시되는 바와 같이 구성된 3개 의 2점 기본 연산부를 가진다.

제1 지연부(203)는(도 9), 제1 버터플라이 연산부(100)에서의 연산 결과를 유지한다.

제2 지연부(202)는(도 9), 제3 버터플라이 연산부(102)에서의 연산 결과를 유지한다.

제1 선택부(303)는(도 9), 제1 버터플라이 연산부(100)에서의 연산 결과 및 제1 지연부(203)에 유지된 연산 결과로부터 데이터를 선택한다. 제1 선택부(303)는, 직교 변환 장치(50)가 3종류의 직교 변환 중에서 DCT의 직교 변환을 하는 경우 및 H.264/AVC의 직교 변환을 하는 경우에는, 제1 버터플라이 연산부(100)에서의 연산 결과를 선택하는 한편으로, VC－1의 직교 변환을 하는 경우에는, 제1 지연부(203)에 유지된 연산 결과를 선택한다.

제2 선택부(302)는(도 9), 제3 버터플라이 연산부(102)에서의 연산 결과 및 제2 지연부(202)에 유지된 연산 결과로부터 데이터를 선택한다. 제2 선택부(302)는, 3종류의 직교 변환 중에서, 직교 변환 장치(50)가 DCT의 직교 변환을 하는 경우 및 H.264/AVC의 직교 변환을 하는 경우에는, 제3 버터플라이 연산부(102)에서의 연산 결과를 선택하고, VC－1의 직교 변환을 하는 경우에는, 제3 버터플라이 연산부(102)에서의 연산 결과의 일부를 제1 부분에 가짐과 더불어 제2 지연부(202)에 유지된 연산 결과를 제2 부분에 가지는 그들 제1 및 제2의 2개의 부분을 모아 이루어지는 데이터를 선택한다. 이 점의 상세에 대해서는 이후의 설명에 의해 나타난다(도 14, 도 15 참조).

제4 버터플라이 연산부(103)는(도 10(d), 도 9), 제1 선택부(303)에서 선택된 데이터 및 제2 선택부(302)에서 선택된 데이터에 대해서, 2점의 적화 연산을 행하는 2점 기본 연산부를 가진다. 제3 버터플라이 연산부(102)는, 도 10(c)에 도시되는 바와 같이 구성된 4개의 2점 기본 연산부를 가진다.

변환계수 공급부(401)(도 9)는, 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)에서의 적화 연산에 이용되는 변환계수를 그들 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)에 공급한다. 변환계수 공급부(401)는, 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)에서 반복되는 적화 연산의 매 처리 단위로, 그들 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)에 공급하는 변환계수를 변경한다. 변환계수 공급부(401)는, 직교 변환 장치(50)가 DCT의 직교 변환을 하는 경우에는, 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)가 직교 변환을 하기 위한 변환계수를 공급하고, H.264/AVC의 직교 변환을 하는 경우에는, H.264/AVC의 직교 변환을 하기 위한 변환계수를 공급하며, VC－1의 직교 변환을 하는 경우에는, VC－1의 직교 변환을 하기 위한 변환계수를 공급한다. 즉, 변환계수 공급부(401)는, 직교 변환 장치(50)가 행하는 직교 변환의 종류에 따라, 각각, 행해지는 종류의 직교 변환을 위한 변환계수를 제공한다.

또한, 제1 지연부(203), 제2 지연부(202), 제3 지연부(201)의 적어도 일부는, 예를 들면, 버퍼나, 메모리, 레지스터에 의해 구성되어 있어도 된다.

여기에, 제1 선택부(303)는, 환언하면, 제1 버터플라이 연산부(100)에서의 연산 결과 및 제1 지연부(203)에 유지된 연산 결과로부터 어느 하나를 선택하는 것 이라고 할 수 있다. 마찬가지로, 제2 선택부(302)는, 제3 버터플라이 연산부(102)에서의 연산 결과 및 제2 지연부(202)에 유지된 연산 결과로부터 어느 하나를 선택하는 것이라고 할 수 있다. 또, 제3 선택부(301)는, 당해 직교 변환 장치(50)로의 복수점의 입력 신호 중의 나머지 입력 신호 및 제1 지연부(203)에 유지된 입력 신호로부터 어느 하나를 선택하는 것이라고 할 수 있다.

제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)의 4개의 연산부의 전체는, 4단 파이프라인 연산 회로(51)(도 11)를 구성한다.

도 11은, 4단 파이프라인 연산 회로(51)를 나타내는 도면이다.

4단 파이프라인 연산 회로(51)는, 제1 버터플라이 연산부(100)와, 제2 버터플라이 연산부(101)와, 제3 버터플라이 연산부(102)와, 제4 버터플라이 연산부(103)의 전체로 이루어진다. 또한, 도 9는, 4단 파이프라인 연산 회로(51)의 도시를 생략하고 있다. 4단 파이프라인 연산 회로(51)는, Chen의 고속 알고리즘에 의한 DCT의 직교 변환의 4단 파이프라인 연산 회로와, 제2 버터플라이 연산부(101)의 부분이 상이하며, 다른 부분, 즉 제1 버터플라이 연산부(100)와, 제3 버터플라이 연산부(102)와, 제4 버터플라이 연산부(103)의 각 부분은, 각각, Chen의 4단 파이프라인 연산 회로에 있어서의 그들의 부분에 대응하는 각 부분과 각각 동일하다. 따라서, 4단 파이프라인 연산 회로(51)는, Chen의 고속 알고리즘에 의한 4단 파이프라인 연산 회로를 제1 버터플라이 연산부(100)와, 제2 버터플라이 연산부(101)와, 제3 버터플라이 연산부(102)와, 제4 버터플라이 연산부(103)의 4개의 부분에 대응하는 개소로 분할하여, 제2 버터플라이 연산부(101)에 대응하는 개소는, 제2 버터플라이 연산부(101)에 옮겨놓은 것이다.

이하의 설명은, Chen의 4단 파이프라인 연산 회로와의 관계에 의해, 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)의 더욱 상세를 나타낸다. 제1 버터플라이 연산부(100)는, Chen의 4단 파이프라인 연산 회로의 제1∼3단째 중에서, 짝수번째의 입력 신호를 처리하는 개소의 회로와 동일한 회로이다. 제2 버터플라이 연산부(101)는, Chen의 4단 파이프라인 연산 회로의 제1단째 중에서, 홀수번째의 입력 신호를 처리하는 부분과 동일한 회로이다. 제3 버터플라이 연산부(102)는, Chen의 4단 파이프라인 연산 회로의 제2∼3단째의 부분 중에서, 홀수번째의 입력 신호를 처리하는 부분과 동일하다. 제4 버터플라이 연산부(103)는, Chen의 4단 파이프라인 연산 회로의 제4단째의 부분과 동일하다.

이상과 같이, 직교 변환 장치(50)는, 어떠한 처리를 실시한 입력 신호에 대해서 직교 변환 처리를 행하는 고속 알고리즘 직교 변환 장치를, 적화 연산 처리를 행하는 2점 기본 연산부와 4점 기본 연산부로 구성한 (100∼103)으로 나타내는 4개의 버터플라이 연산부로 분할해 구성되고, 상기 버터플라이 연산부(101, 103)의 입력에, 입력 신호를 지연시키는 지연부(203, 202, 201)와, 상기 지연부로부터의 출력과 상기 입력 신호 내지 버터플라이 연산부의 연산 결과를 선택하여, 버터플라이 연산부(101) 내지는 (103)로의 입력을 선택하는 선택부(301, 302, 303)와, 상기 각 버터플라이 연산부에 직교 변환의 변환계수를 공급하는 변환계수 공급부(401)를 구비한다.

다음의 설명은, 이와 같은 구성을 구비하는 직교 변환 장치(50)의 동작을 기 술한다. 우선, 직교 변환 장치(50)가 DCT의 직교 변환을 행하는 동작에 대해 설명한다.

도 12는, 제2 버터플라이 연산부(101)가 변형해 이루어지는, 제2 버터플라이 연산부의 A형(101A) 및 제2 버터플라이 연산부의 B형(101B)을 나타내는 도면이다. 도 12(a)는, 도 10(b) 및 도 11에 도시된 제2 버터플라이 연산부(101)의 구성을 재게하는 도면이다. 도 12(b)는, 제2 버터플라이 연산부(101)가 변형한 제2 버터플라이 연산부의 A형(101A)(도 12(b) 우측)을 나타내는 도면이다. 도 12(c)는, 제2 버터플라이 연산부(101)가 변형한 제2 버터플라이 연산부의 B형(101B)(도 12(c) 우측)을 나타내는 도면이다.

제2 버터플라이 연산부(101)는, 직교 변환 장치(50)가 DCT의 직교 변환을 행할 때에는, 도 12(b)에 도시된 제2 버터플라이 연산부의 A형(101A)으로 변형한다.

제2 버터플라이 연산부의 A형(101A)은, 2개의 2점 기본 연산부를 조합시킨 연산 회로이며, 즉, 그들 2개의 2점 기본 연산부 중에서 한쪽의 기본 연산부는 이 제2 버터플라이 연산부(101)로의 제2 입력 및 제3 입력을 당해 한쪽의 2점 기본 연산부의 제1 입력 및 제2 입력으로 함과 더불어, 당해 제2 버터플라이 연산부(101)의 제2 출력 및 제3 출력을 당해 2점 기본 연산부의 제1 출력 및 제2 출력으로 하는 것이다. 또, 다른 한쪽의 2점 기본 연산부는, 당해 제2 버터플라이 연산부(101)로의 제1 입력, 제4 입력, 제1 출력 및 제4 출력을 각각, 당해 다른 한쪽의 2점 기본 연산부의 제1 입력, 제2 입력, 제1 출력 및 제2 출력으로 하는 것이다.

여기서, 이, 제2 버터플라이 연산부의 A형(101A)은, Chen의 4단 파이프라인 연산 회로에 있어서의 당해 제2 버터플라이 연산부(101)에 대응한 부분과 동일한 구성을 가지는 것이다.

이 때문에, 변환계수 공급부(401)에 의해 DCT의 변환계수가 공급됨과 함께, 이 제2 버터플라이 연산부(101)가 도 12(b)를 참조하여 상기에 설명된 제2 버터플라이 연산부의 A형(101A)의 형태로 변형함으로써, 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103) 즉 4단 파이프라인 연산 회로(51)가 Chen의 고속 알고리즘에 의거하는 직교 변환을 위한 적화 연산을 행하고, MPEG1, MPEG2, MPEG4로 사용되고 있는 DCT의 직교 변환을 실현할 수 있다.

또한, 제2 버터플라이 연산부(101)는, 제2 버터플라이 연산부의 A형(101A)으로 변형하는 방법으로서, 예를 들면, 변환계수 공급부(401)가 공급하는 변환계수 0에 의거해 변형하는 방법을 행하는 것이라고 해도 되고, 연산 결과를 출력하는 것이 아니라 0을 선택해 출력함으로써 변형하는 방법을 행하는 것이어도 되며, 다른 방법에 의해 변형을 행하는 것이어도 된다.

여기서, 제2 버터플라이 연산부(101)는, 변환계수 0을 받아 변형을 하는 경우에는, 모든 변환계수 중에서, 도 12(b) 좌측의 제2 버터플라이 연산부(101)에 포함되는 파선이 나타내는 승산의 변환계수에, 값 0을 변환계수 공급부(401)로부터 받음으로써, 변형을 행한다(도 7 참조).

다음으로, H.264/AVC의 동작에 대해 설명한다.

제2 버터플라이 연산부(101)는, 직교 변환 장치(50)가 DCT의 직교 변환을 행할 때에는, 도 12(c)에 도시된 제2 버터플라이 연산부의 B형(101B)으로 변형한다.

제2 버터플라이 연산부의 B형(101B)은, 전술한 도 8에 의해 도시되는, H.264/AVC의 직교 변환에 필요하게 되는, 3점 입력의 교차곱 연산이 행해지는 연산 회로(501)와 동일한 회로이다.

도 13은, H.264/AVC의 직교 변환을 행하는 4단 파이프라인 연산 회로인, H.264/AVC용의 직교 변환 연산 구성(500)을 나타내는 도면이다.

H.264/AVC용의 직교 변환 연산 구성(500)은, 도 13의 좌측하의 도시하는 개소, 즉, 제2 버터플라이 연산부(101)의 위치에 대응하는 개소에, 선술(先述)한 도 8에 나타나는 3점 입력의 교차곱 연산이 행해지는 연산 회로(501)를 가진다.

본 실시 형태의 4단 파이프라인 연산 회로(51)는, 제2 버터플라이 연산부(101)가, 이 도 13의 연산 회로(501)와 동일한 것인 제2 버터플라이 연산부의 B형(101B)으로 변형함으로써, 도 5에 도시된 H.264/AVC 직교 변환 연산 구성과 등가가 된다.

이 때문에, 변환계수 공급부(401)로부터 H.264/AVC의 변환계수를 공급함과 함께, 제2 버터플라이 연산부(101)가 도 12(c)에 나타내는 제2 버터플라이 연산부의 B형(101B)의 형태로 변형함으로써, H.264/AVC로 사용되고 있는 직교 변환(정수 정밀도 직교 변환)을 실현할 수 있다.

또한, 제2 버터플라이 연산부(101)는, 도 12(c)의 제2 버터플라이 연산부의 B형(101B)으로 변형하는 방법으로서, 변환계수 공급부(401)가 당해 제2 버터플라이 연산부(101)에 공급하는 변환계수 0에 의거해 변형하는 방법을 행해도 되고, 연산 결과를 출력하는 것이 아니라 0을 선택해 출력함으로써 변형하는 방법을 행해도 되 며, 다른 방법에 의해 변형을 행하는 것이어도 된다.

다음으로, VC－1의 직교 변환의 동작을 설명한다.

제2 버터플라이 연산부(101)는, 직교 변환 장치(50)가 VC－1의 직교 변환을 행하는 경우에는, 제1회째 및 제2회째의 2회의 연산을 행한다.

도 14는, 직교 변환 장치(50)가 VC－1의 직교 변환을 행하는 경우에 제2 버터플라이 연산부(101)가 행하는 2회의 연산을 설명하는 도면이다.

도 15는, 직교 변환 장치(50)가 VC－1의 직교 변환을 행하는 경우에 제2 버터플라이 연산부(101)가 행하는 2회의 연산의 식을 나타내는 도면이다.

도 14의 최좌단의 상단에 나타나는 x1, x3, x5, x7은, 직교 변환 장치(50)로의 입력 신호의 홀수번의 것이다. 한편, 도 14의 최좌단의 하단에 나타난 x1＿d, x5＿d, x3＿d, x7＿d는, 제3 지연부(201)(도 9)에 유지된 입력 신호이다. 그리고, 도 15에 있어서의 d1, d3, d5, d7은, 각각, 도 14에 있어서, x1, x3, x5, x7에 의해 도시한 입력 신호와 동일한 신호를 가리킨다.

도 14의 상단은, 제2 버터플라이 연산부(101)가 행하는 1회째의 연산을 나타내고, 하단은, 제2 버터플라이 연산부(101)가 행하는 2회째의 연산을 나타내고 있다. 또한, 도 14의 상하단에 있어서의 제2 버터플라이 연산부(101)는, 직교 변환 장치(50)가 VC－1의 직교 변환을 행하기 위해, 제2 버터플라이 연산부의 A형(101A)으로 변형하고 있다.

제2 버터플라이 연산부(101)가 행하는 1회째의 연산은 다음과 같다.

제3 선택부(301)는, 제2 버터플라이 연산부(101)가 1회째의 연산을 행할 때 에, 제1 지연부(203)에 유지된 입력 신호가 아니라, 직교 변환 장치(50)로의 입력 신호를, 제2 버터플라이 연산부(101)가 연산을 하는 데이터로서 선택한다. 즉, 제3 선택부(301)는, 제1회째의 연산 때에, 도 14의 좌단 상단에 나타난 x1, x5, x3, x7을 선택한다. 제2 버터플라이 연산부(101)는, 1회째의 연산 때에, 도 15의 최좌측에 나타난, 4×d1－16×d7과, 15×d5－9×d3과, 9×d5＋15×d3과, 16×d1＋4×d7의 적화 연산을 각각 행한다. 변환계수 공급부(401)는, 이러한 연산을 행하는 제2 버터플라이 연산부(101)가 변환계수를 1회째의 연산 때에 제2 버터플라이 연산부(101)에 공급한다.

제3 버터플라이 연산부(102)는, 이 1회째의 연산 때에, 상술한 제2 버터플라이 연산부(101)의 연산의 연산 결과에 대해서 연산을 행하고, 구체적으로는, 도 15 중앙의 y1=(4×d1－16×d7)＋(15×d5－9×d3)과, y2=(9×d5＋15×d3)＋(16×d1＋4×d7)의 연산을 행한다. 또한, 제3 버터플라이 연산부(102)는, 이 때, 도 14 상단의 제2 버터플라이 연산부(101)에 표시되는 0이 나타내는 바와 같이, 제1 출력 및 제4 출력에 상술의 연산 결과 y1 및 y2를 출력함과 함께, 제2 출력 및 제3 출력은 0으로 한다. 변환계수 공급부(401)는, 이러한 연산을 행하게 하는 변환계수를, 1회째의 연산 때에 제3 버터플라이 연산부(102)에 공급한다.

제3 지연부(201)는, 이러한 제2 버터플라이 연산부(101) 및 제3 버터플라이 연산부(102)에 의한 1회째의 연산 동안, 상술한 d1, d3, d5, d7, 환언한다면 x1, x3, x5, x7(도 14 좌단의 상단)을 유지한다.

한편, 제2 버터플라이 연산부(101)가 행하는 2회째의 연산은 다음과 같다.

제3 선택부(301)는, 상술한 연산의 동안 제3 지연부(201)에 유지된 d1, d3, d5, d7을, 제2 버터플라이 연산부(101) 및 제3 버터플라이 연산부(102)가 2회째의 연산을 행할 때에 선택한다. 또한, 도 14 하단의 좌단에 표시되는 x1＿d, x3＿d, x5＿d, x7＿d는, 이 때 선택되는 d1, d3, d5, d7을 각각 나타낸다.

제2 버터플라이 연산부(101)는, 2회째의 연산 때, 도 15의 최하단에 나타나는 바와 같이, 9×d1＋15×d7, 4×d5－16×d3, -16×d5－4×d3, 15×d1－9×d7의 연산을 행한다. 변환계수 공급부(401)는, 이러한 연산을 행하는 제2 버터플라이 연산부(101)에 시키는 변환계수를 제2 버터플라이 연산부(101)에 2회째의 연산 때에 공급한다.

제3 버터플라이 연산부(102)는, 이 제2 버터플라이 연산부(101)의 연산 결과에 의거해, y3=(9×d1＋15×d7)＋(4×d5－16×d3), y4=(-16×d5－4×d3)＋(15×d1－9×d7)의 연산을, 2회째의 연산으로서 행한다.

또한, 변환계수 공급부(401)는, 제2 버터플라이 연산부(101)에 대해서, 1회째의 연산에서 제2 버터플라이 연산부(101)에 공급하는 연산 계수와는 상이한 연산 계수를 공급한다. 마찬가지로, 변환계수 공급부(401)는, 제3 버터플라이 연산부(102)에 대해서도, 1회째의 연산과 2회째의 연산 사이에서, 서로 상이한 변환계수를 공급한다.

제1 지연부(203)(도 9)는, 제2 버터플라이 연산부(101) 및 제3 버터플라이 연산부(102)가 1회째의 연산을 행할 때에, 그 연산과 병행해 제1 버터플라이 연산부(100)가 행한 연산의 연산 결과를 유지한다.

제2 지연부(202)는, 1회째의 연산에서의 제2 버터플라이 연산부(101) 및 제3 버터플라이 연산부(102)가 한 연산의 연산 결과, 즉 1회째의 연산에서의 제3 버터플라이 연산부(102)의 출력인 연산 결과를 유지한다. 제2 지연부(202)는, 제2 버터플라이 연산부(101) 및 제3 버터플라이 연산부(102)가 2회째의 연산을 끝낼 때까지, 이 유지를 행한다.

제1 선택부(303)는, 제2 버터플라이 연산부(101)가 2회째의 연산을 행할 때에, 직교 변환 장치(50)는 VC－1의 직교 변환을 하므로, 제1 지연부(203)에 유지된 연산 결과를 선택한다.

제2 선택부(302)는, 2회째의 연산에서 제3 버터플라이 연산부(102)가 출력하는, 도 15 및 도 14 하단에 나타난 y3, y4와, 1회째의 연산 때로부터 제2 지연부(202)가 유지하는 도 15 및 도 14 상단에 나타난 y1, y2를, 제4 버터플라이 연산부(103)가 연산에 이용하는 데이터로서 선택한다. 즉, 제2 선택부(302)는, y1, y2를 가지는 제1 부분과, y3, y4를 가지는 제2 부분을 모아 이루어지는 데이터, 즉 y1, y2, y3, y4로 이루어지는 데이터를, 제4 버터플라이 연산부(103)가 이용하는 데이터로 선택한다.

제4 버터플라이 연산부(103)는, 제2 선택부(302)가 이렇게 하여 선택한 데이터를 이용함으로써, 제2 버터플라이 연산부(101) 및 제3 버터플라이 연산부(102)에 의한 연산 결과의 데이터 중, y1, y2, y3, y4의 4개의 데이터를 연산에 이용한다.

이것에 의해, 변환계수 공급부(401)로부터 VC－1의 변환계수를 공급함과 더불어, 제2 버터플라이 연산부(101)를 도 12에 나타내는 것과 같은 제2 버터플라이 연산부의 A형(101A)의 형태로 변형하고, 또한, 도 14에 나타내는 바와 같이 제3 지연부(201)를 이용해, 입력 신호를 2회 입력함과 동시에 변환계수 공급부(401)로부터 1회째와 2회째의 변환계수를 변경해 공급하고, 연산시킴으로써, VC－1로 사용되고 있는 직교 변환(정수 정밀도 직교 변환)을 실현할 수 있다.

또한, 제2 버터플라이 연산부(101)는, 제2 버터플라이 연산부의 A형(101A)으로 변형하는 방법으로서, 변환계수 공급부(401)가 공급하는 변환계수 0에 의거해 변형하는 방법을 행하는 것이라고 해도 되고, 연산 결과를 출력하는 것이 아니라 0을 선택해 출력함으로써 변형하는 방법을 행하는 것이라고 해도 되며, 다른 방법에 의해 변형을 하는 것이어도 된다.

또한, 이와 같이, 직교 변환 장치(50)는, 제2 버터플라이 연산부(101)와 제3 지연부(201)를 이용해, 홀수측의 입력 신호를 당해 제2 버터플라이 연산부(101)에 2회 입력하고, 그때마다, 변환계수를 순차적으로 전환하는 구성에 의해, 하단측(홀수측)의 연산을 버터플라이 처리는 아니며, 직접 행렬 연산을 행한다.

또, 제2 버터플라이 연산부(101)는, 제2 버터플라이 연산부(101)의 4점 기본 연산부가 행하는 적화 연산을, 4단 파이프라인 연산 회로(51)가 복수 종류의 직교 변환을 행하기 위한, 소정의 3점 연산(도 12(b)에서의 연산) 및 2점 연산(도 12(a)에서의 연산)의 사이에서 전환한다.

(실시 형태 2)

이어서, 이하의 설명은, 실시 형태 2에 대해 기술한다.

도 16은, 실시 형태 2에 관련된 직교 변환 장치(50a)를 나타내는 도면이다.

직교 변환 장치(50a)는, 실시 형태 1의 구성에 더해, 또한, 제5 버터플라이 연산부(104)와 제4 선택부(304)를 구비한다.

제5 버터플라이 연산부(104)는, 상기 복수점의 입력 신호 중의 나머지 입력 신호에 대해서, 4점의 적화 연산을 행하는 4점 기본 연산부를 가진다. 제5 버터플라이 연산부(104)는, 실시 형태 1에서 설명되는 제2 버터플라이 연산부(101)와 병렬로 배치되고, 제2 버터플라이 연산부(101)가 갖는 구성과 동일한 구성을 가진다(도 10(b) 참조).

제4 선택부(304)는, 제2 버터플라이 연산부(101) 및 제5 버터플라이 연산부(104)에서의 연산 결과로부터 데이터를 선택하고, 변환계수 공급부(401)는, 제5 버터플라이 연산부(104)에서의 적화 연산에 이용되는 변환계수를 제5 버터플라이 연산부(104)에 공급하며, 제3 버터플라이 연산부(102)는, 제4 선택부(304)에서 선택된 데이터에 대해서 적화 연산을 행한다.

제2 버터플라이 연산부(101)는, 선술한 실시 형태 1에 있어서 제2 버터플라이 연산부(101)가 한 1회째의 연산을 행한다.

제5 버터플라이 연산부(104)는, 다른쪽의, 실시 형태 1에 있어서 제2 버터플라이 연산부(101)가 한 2회째의 연산을 행한다.

도 17은, 직교 변환 장치(50a)가 VC－1의 직교 변환을 할 때의 연산의 흐름을 나타내는 도면이다. 도 17 중단에 도시된 제2 버터플라이 연산부(101) 및 제3 버터플라이 연산부(102)는, 그들이 행하는 실시 형태 1에 있어서의 1회째의 연산, 즉, y1 및 y2가 연산 결과인 연산(도 14, 도 15를 참조)을 나타낸다. 도 17 하단의 제5 버터플라이 연산부(104) 및 제3 버터플라이 연산부(102)는, 그들이 행하는 실시 형태 1에 있어서의 2회째의 연산, 즉, y3 및 y4가 연산 결과인 연산(도 14, 도 15를 참조)을 나타낸다.

제4 버터플라이 연산부(103)는, 이들, 도 17 중단 및 하단의 양자의 연산 결과, 즉 y1, y2와 y3, y4에 의거해 연산을 행한다.

이러한 직교 변환 장치(50a)에 의하면, 어떠한 처리를 실시한 입력 신호에 대해서 직교 변환 처리를 행하는 고속 알고리즘 직교 변환 장치를, 적화 연산 처리를 행하는 2점 기본 연산부와 4점 기본 연산부로 구성한 (101, 104, 102, 103, 100)으로 나타내는 5개의 버터플라이 연산부와, 제4 버터플라이 연산부(103)의 입력에 설치된, 입력 신호를 지연시키는 제2 지연부(202) 및 제1 지연부(203)와, 지연부로부터의 출력과 버터플라이 연산부로부터의 출력으로부터의 데이터를 선택하고, 버터플라이 연산부(102) 내지는 (103)로의 입력을 선택하는 선택부(302, 303, 304)와, 각 버터플라이 연산부에 변환계수를 공급하는 변환계수 공급부(401)로 구성한다. 이 때 상기 제5 버터플라이 연산부(104)는 상기 제2 버터플라이 연산부(101)와 동일한 것이다. 그리고, 실시 형태 1에서 입력 신호를 2회 지연시켜 입력하는 대신에, 입력 신호를 동시에 동일한 것인 제2 버터플라이 연산부(101) 및 제5 버터플라이 연산부(104)의 2개의 버터플라이 연산부에 공급하고, 변환계수 공급부(401)로부터도 동시에 별개의 변환계수를 각각 공급하여, 연산함으로써, VC－1의 직교 변환을 실현한다. 이것에 의해, 2회째의 연산에서의 제5 버터플라이 연산부(104)의 처리가, 1회째의 연산에서의 제2 버터플라이 연산부에서의 처리와 동시 병렬로 행해져, 제1회 및 제2회의 양자의 연산의 연산 결과를 모두 이용한 제4 버터플라이 연산부(103)의 연산 결과를 빨리 출력할 수 있도록 되며, VC－1의 직교 변환을 고속으로 할 수 있다.

(실시 형태 3)

다음으로, 이하의 설명은, 4×4의 변환 행렬의 직교 변환(선술의 도 3, 도 4 참조)이 행해지는 경우의 실시 형태 3을 기술한다.

도 18은, 4×4 직교 변환을 행하는 실시 형태 3을 나타내는 도면이다. 도 18(a)는, 도 4에 도시된, VC－1에 있어서의 오차를 저감하기 위한 4×4의 직교 변환의 변환 행렬을 재게하는 것이다. 도 18(b)는, 도 18(a)의 변환 행렬의 제2행과 제3행을 바꾼 행렬을 좌변에, 좌변의 식을 변형한 식을 우변에 나타내는 행렬의 식을 도시하는 것이다. 도 18(c)는, 제1 버터플라이 연산부(100)가 도 18(b)의 행렬의 연산을 행할 때의 변환계수를 나타내는 도면이다.

제1 버터플라이 연산부(100)는, 4점의 고속 직교 변환을 행한다. 제1 버터플라이 연산부(100)는, 직교 변환 장치(50)가 VC－1의 직교 변환을 하는 경우에, 변환계수 공급부(401)로부터 공급되는 도 18(c)의 변환계수의 연산, 즉 도 18(b)에 의해 도시되는 행렬의 연산을 하여, VC－1의 오차를 저감시키는 4점의 고속 직교 변환의 연산을 행한다.

또한, 제1 버터플라이 연산부(100)는, 상술한, 도 4에 도시된 VC－1의 4×4의 변환 행렬에 의거한, VC－1의 오차를 저감시키기 위한 4점의 고속 직교 변환을 행하는 것과 마찬가지로, 도 3에 도시된 H.264/AVC의 4×4의 변환 행렬에 의거한, H.264/AVC의 오차를 저감시키기 위한 4점의 고속 직교 변환의 연산도 행한다.

이 실시 형태 3이면, 제1 버터플라이 연산부(100)는, 도 3 혹은 도 4에 의해 도시된 4×4의 직교 변환을 실현하는 것이 가능하며, 제1 버터플라이 연산부(100)에 4개의 입력 신호를 공급함과 더불어, 변환계수 공급부(401)로부터 4×4의 변환계수를 제1 버터플라이 연산부(100)에 입력함으로써, H.264/AVC 및 VC－1의 4×4의 직교 변환을 실현할 수 있으며, 직교 변환 장치(50)만으로 H.264/AVC 및 VC－1의 4×4의 직교 변환까지 실현할 수 있다.

이상 설명한 실시 형태 1∼3의 직교 변환 장치(50, 50a)이면, 종래 구성과 같이 기본적인 연산 수단, 연산기의 접속 관계를 변경하지 않고, 제2 버터플라이 연산부(101)가 가지는 4점 기본 연산부가 행하는 연산이 전환됨으로써, H.264/AVC나 VC－1이라고 하는 신규의 부호화 규격의 직교 변환을 처리함과 더불어, MPEG2라고 하는 기존의 DCT의 직교 변환의 처리도 변환계수의 변경만으로 실현할 수 있어, 복수의 처리에 공통의 고속 직교 변환 알고리즘을 행하는 직교 변환 장치를 제공할 수 있다.

그리고, 이것에 의해, 복수의 직교 변환을 1개의 공통의 고속 직교 변환 알고리즘 연산 수단 혹은 회로 구성(4단 파이프라인 연산 회로(51))으로 실현할 수 있어, 프로그램의 공통화나 반도체 집적회로 전체의 면적 삭감, 저소비 전력화, 복수의 동화상 부호화 처리의 실현의 용이화, 프로그램의 관리에 있어서의 실수 발생의 억제를 실현할 수 있다.

또한, 실시 형태 1의 직교 변환 장치(50)(도 9)는, 어떠한 처리를 실시한 입 력 신호에 대해서, 버터플라이 연산 수단 구성을 기초로 하여, 직교 변환 처리를 행하는 고속 알고리즘 직교 변환 수단을, 적화 연산 처리를 행하는 2점 기본 연산부와 4점 기본 연산부로 구성한 4개의 버터플라이 연산부(100∼103)로 분할하고, 상기 버터플라이 연산부(101, 103)의 입력에는, 입력 신호를 지연시키는 지연부(201∼203)와, 상기 지연부(201∼203)로부터의 출력과 상기 입력 신호를 선택하여, 상기 버터플라이 연산부로의 입력을 선택하는 선택부(301∼303)를 가지며, 상기 버터플라이 연산부에 직교 변환 계수를 공급하는 변환 계수 공급부(401)를 구비한다.

한편, 실시 형태 2의 직교 변환 장치(50a)(도 16)는, 어떠한 처리를 실시한 입력 신호에 대해서 직교 변환 처리를 행하는 고속 알고리즘 직교 변환 수단을, 적화 연산 처리를 행하는 2점 기본 연산부와 4점 기본 연산부로 구성한 4개의 버터플라이 연산부(100∼103)로 분할하고, 상기 제4 버터플라이 연산부(103)의 입력에는, 입력 신호를 지연시키는 지연부(202, 203)와, 상기 지연부(202, 203)로부터의 출력과 상기 입력 신호를 선택해, 상기 제4 버터플라이 연산부(103)로의 입력을 선택하는 선택부(302, 303)를 가지며, 상기 제2 버터플라이 연산부(101)의 개소를 병렬로 제2 버터플라이 연산부(101)와 제5 버터플라이 연산부(104)의 2개로서 배치하고, 상기 제2 버터플라이 연산부(101)와 제5 버터플라이 연산부(104)를 선택하는 제4 선택부(304)와, 상기 각 버터플라이 연산부에 직교 변환의 변환계수를 공급하는 변환계수 공급부(401)를 구비한다.

상기 구성에 의해, 상기 변환계수 공급부(401)로부터 DCT의 변환계수 및, 상 기 4점 기본 연산부를 2점 기본 연산부와 등가인 것으로 하기 위해 변환계수 0을 공급함으로써 MPEG1, MPEG2, MPEG4를 처리하기 위한 직교 변환 수단을 실현하고, 또, 상기 변환계수 공급부로부터 H.264/AVC의 변환계수 및, 상기 4점 기본 연산부를 3점 연산부와 등가인 것으로 하기 위해 변환계수 0을 공급함으로써 H.264/AVC를 처리하기 위한 직교 변환 수단을 실현한다(도 3 참조). 또한, 상기 변환계수 공급부(401)로부터 VC－1의 변환계수 및, 상기 4점 기본 연산부를 2점 연산부와 등가인 것으로 하기 위해 변환계수 0을 공급하는 것에 더해, 상기 지연부에 의해 입력 데이터를 2회 입력하는 것과 그때마다 변환계수를 바꿈으로써, 홀수측의 연산을 직접 행렬 연산함으로써 VC－1의 직교 변환을 처리하기 위한 직교 변환 수단을 실현한다(도 14 참조).

이것에 의해, 직교 변환 장치(50, 50a)에 따르면, 공통의 직교 변환 수단을 이용해, 복수의 직교 변환, 특히 기저의 성질이 상이한 직교 변환의 처리를 실현할 수 있다.

또한, 본 발명은, 이러한 실시 형태로 한정되는 것은 아니다.

예를 들면, 본 발명은 1칩의 반도체 집적회로로서, 다음과 같이 실시해도 된다.

도 19는, 집적 회로(50c)를 나타내는 도면이다.

집적 회로(50c)는, 복수점의 입력 신호에 대해서 직교 변환을 행하는 집적 회로이다.

또한, 집적 회로(50c)는, 청구의 범위에 기재되는 「집적 회로」의 일례이 며, 또한, 동일하게 청구의 범위에 기재되는 「직교 변환 장치」의 일례이기도 하다.

집적 회로(50c)는, 직교 변환 회로(601)와 제어부(602)를 구비한다.

직교 변환 회로(601)는, 실시 형태 1에 있어서의 직교 변환 장치(50)의 각 부분(도 9)을 구비하며, 즉, 제1 버터플라이 연산부(100)와, 제2 버터플라이 연산부(101)와, 제3 버터플라이 연산부(102)와, 제4 버터플라이 연산부(103)와, 제5 버터플라이 연산부(104)와, 제3 지연부(201)와, 제2 지연부(202)와, 제1 지연부(203)와, 제3 선택부(301)와, 제2 선택부(302)와, 제1 선택부(303)와, 제4 선택부(304)와, 변환계수 공급부(401)를 구비한다. 또한, 도 19에서는, 집적 회로(50c)의 이들 구성의 도시는 생략되어 있다.

또한, 실시 형태 4에 있어서는, 이들의 각 부는, 집적 회로(50c) 상에 실현된 배선에 의해 실현되지만, 각 부는, 소프트웨어에 의해 실현된 기능부로 해도 되고, 하드웨어에 의해 실현된 기능부로 해도 되며, 다른 방법에 의해 실현된 것으로 해도 된다.

제어부(602)는, 집적 회로(50c)의 입력과 출력을 바꿈으로써, 집적 회로(50c)가 가지는 직교 변환 회로(601)에, 정직교 변환 및 역직교 변환을 선택적으로 행하게 하는 것이다.

또, 상기의 각 실시 형태에 있어서, 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(403)는(제1 버터플라이 연산부(100)∼제5 버터플라이 연산부(104)는), 각각, 적화 연산에 이용되는 변환계수가 2의 멱승이었을 경우에, 비트 시프터 로서 동작하는 것이어도 된다. 이렇게 하면, 다양한 변환계수의 승산이 되는 것임에도 불구하고, 각 버터플라이 연산부의 구성을 간결하게 하고, 또, 연산의 속도를 고속으로 할 수 있다.

또, 상기의 각 실시 형태에 있어서, 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)는(제1 버터플라이 연산부(100)∼제5 버터플라이 연산부(104)는), 각각, 적화 연산의 대상이 되는 입력 신호 또는 변환계수가 0이었을 경우에, 당해 입력 신호 및 변환계수를 승산하는 것을 대신해, 출력 결과로서 선택한 0을 출력하는 것이어도 된다. 이렇게 하면, 소용없는 승산이 되지 않고, 소비 전력을 줄이거나, 장치의 구성을 간단하게 하거나, 연산을 고속화하거나 할 수 있다.

또, 상기의 각 실시 형태에 있어서, 제1 버터플라이 연산부(100)∼제4 버터플라이 연산부(103)는(제1 버터플라이 연산부(100)∼제5 버터플라이 연산부(104)는), 적화 연산의 대상이 되는 입력 신호 또는 변환계수가 0이었을 경우에, 당해 입력 신호 및 변환계수를 승산하는 것, 및, 상기 승산을 대신해 출력 결과로서 선택한 0을 출력하는 것을 선택적으로 행하는 것이어도 된다.

또, 상기의 각 실시 형태에 있어서, 제2 버터플라이 연산부(101)는, 4점의 입력 신호 중의 2점의 입력 신호에 대해서, 변환계수를 0으로 하는 승산을 행하는 것, 또는, 승산을 대신해 연산 결과로서 0을 선택하는 것에 의해, 2점 기본 연산부로서 기능하는 것이어도 된다. 제2 버터플라이 연산부(101)는, 예를 들면 이러한 구성을 취함으로써, 도 12(b)에 도시된 제2 버터플라이 연산부의 A형(101A)으로 변형한다.

본 발명에 관련된 직교 변환 장치 및 집적 회로는, MPEG1, MPEG2, MPEG4, H.264/AVC, VC－1의 동화상 부호화 규격의 직교 변환 처리를 1개의 고속 알고리즘 직교 변환 수단으로 가능하게 하기 때문에 동화상 부호화 등의 화상 부호화의 분야에 있어서 유용하다.

Claims

복수점의 입력 신호에 대해서 직교 변환을 행하는 직교 변환 장치로서,

상기 복수점의 입력 신호 중의 일부의 입력 신호에 대해서, 2점의 적화(積和) 연산을 행하는 2점 기본 연산부를 가지는 제1 버터플라이 연산 수단과,

상기 복수점의 입력 신호 중의 나머지 입력 신호에 대해서, 4점의 적화 연산을 행하는 4점 기본 연산부를 가지는 제2 버터플라이 연산 수단과,

상기 제2 버터플라이 연산 수단에서의 연산 결과에 대해서, 2점의 적화 연산을 행하는 2점 기본 연산부를 가지는 제3 버터플라이 연산 수단과,

상기 제1 버터플라이 연산 수단에서의 연산 결과를 유지하는 제1 지연 수단과,

상기 제1 버터플라이 연산 수단에서의 연산 결과 및 상기 제1 지연 수단에 유지된 연산 결과로부터 데이터를 선택하는 제1 선택 수단과,

상기 제3 버터플라이 연산 수단에서의 연산 결과를 유지하는 제2 지연 수단과,

상기 제3 버터플라이 연산 수단에서의 연산 결과 및 상기 제2 지연 수단에 유지된 연산 결과로부터 데이터를 선택하는 제2 선택 수단과,

상기 제1 선택 수단에서 선택된 데이터 및 상기 제2 선택 수단에서 선택된 데이터에 대해서, 2점의 적화 연산을 행하는 2점 기본 연산부를 가지는 제4 버터플라이 연산 수단과,

상기 제1∼4 버터플라이 연산 수단에서의 적화 연산에 이용되는 변환계수를 상기 제1∼4 버터플라이 연산 수단에 공급하는 변환계수 공급 수단을 구비하고,

상기 제2 버터플라이 연산 수단은, 당해 제2 버터플라이 연산 수단의 상기 4점 기본 연산부가 행하는 적화 연산을, 상기 제1∼4 버터플라이 연산 수단이 복수 종류의 직교 변환을 행하기 위한, 소정의 3점 연산 및 2점 연산 사이에서 전환하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 직교 변환 장치는,

상기 복수점의 입력 신호 중의 나머지 입력 신호를 유지하는 제3 지연 수단과,

상기 복수점의 입력 신호 중의 나머지 입력 신호 및 상기 제3 지연 수단에 유지된 입력 신호로부터 데이터를 선택하는 제3 선택 수단을 더 구비하고,

상기 제2 버터플라이 연산 수단은, 상기 제3 선택 수단에서 선택된 데이터에 대해서 상기 적화 연산을 행하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 직교 변환 장치는,

상기 복수점의 입력 신호 중의 나머지 입력 신호에 대해서, 4점의 적화 연산을 행하는 4점 기본 연산부를 가지는 제5 버터플라이 연산 수단과,

상기 제2 및 제5 버터플라이 연산 수단에서의 연산 결과로부터 데이터를 선택하는 제4 선택 수단을 더 구비하고,

상기 제3 버터플라이 연산 수단은, 상기 제4 선택 수단에서 선택된 데이터에 대해서 상기 적화 연산을 행하며,

상기 변환계수 공급 수단은, 상기 제5 버터플라이 연산 수단에서의 적화 연산에 이용되는 변환계수를 상기 제5 버터플라이 연산 수단에 공급하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 제1∼4 버터플라이 연산 수단은, Chen의 고속 알고리즘에 의거하는 직교 변환을 위한 적화 연산을 행하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 변환계수 공급 수단은, 상기 제1∼4 버터플라이 연산 수단에서 반복되는 적화 연산의 매 처리 단위로, 상기 제1∼4 버터플라이 연산 수단에 공급하는 변환계수를 변경하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 제1∼4 버터플라이 연산 수단은, 적화 연산의 대상이 되는 입력 신호 또는 변환계수가 0이었을 경우에, 당해 입력 신호 및 변환계수를 승산하는 것을 대 신해, 출력 결과로서 선택한 0을 출력하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 제1∼4 버터플라이 연산 수단은, 적화 연산의 대상이 되는 입력 신호 또는 변환계수가 0이었을 경우에, 당해 입력 신호 및 변환계수를 승산하는 것, 및, 상기 승산을 대신해 출력 결과로서 선택한 0을 출력하는 것을 선택적으로 행하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 제2 버터플라이 연산 수단은, 4점의 입력 신호 중의 2점의 입력 신호에 대해서, 변환계수를 0으로 하는 승산을 행하는 것, 또는, 승산을 대신해 연산 결과로서의 0을 선택하는 것에 의해, 2점 기본 연산부로서 기능하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 제1 버터플라이 연산 수단은, 4점의 고속 직교 변환을 행하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 제1∼4 버터플라이 연산 수단은, 적화 연산에 이용되는 변환계수가 2의 멱승이었을 경우에, 비트 시프터로서 동작하는 것을 특징으로 하는 직교 변환 장치.
청구항 1에 있어서,

상기 직교 변환 장치는, 당해 직교 변환 장치의 입력과 출력을 바꿈으로써, 당해 직교 변환 장치에 정직교 변환 및 역직교 변환을 선택적으로 행하게 하는 제어 수단을 더 구비하는 것을 특징으로 하는 직교 변환 장치.
복수점의 입력 신호에 대해서 직교 변환을 행하는 집적 회로로서,

청구항 1에 기재된 수단으로서 기능하는 회로를 구비하는 것을 특징으로 하는 집적 회로.