KR101738568B1 - 통합형의 영상의 역변환 장치 - Google Patents

통합형의 영상의 역변환 장치 Download PDF

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Abstract

통합형의 영상의 역변환 장치가 개시된다. 개시된 역변환 장치는 4×4 블록 단위로 영상의 역변환을 수행하기 위한 다수의 역변환 유닛을 구비한 역변환부;를 포함하되, 상기 역변환 유닛 각각은, 입력 픽셀값을 입력받는 입력부; 상기 입력 픽셀값에 기초하여, 서로 다른 다수의 역변환을 대상으로 역변환을 위한 곱셈 연산을 수행하되, 적어도 하나의 먹스가 구비되어 있는 다수의 곱셈기를 포함하는 곱셈부; 상기 다수의 곱셈기의 출력값을 이용하여 출력 픽셀값을 출력하는 출력부; 다수의 제1 덧셈기, 다수의 제1 뺄셈기 및 스위치를 포함하며, 상기 입력 픽셀값을 상기 다수의 곱셈기로 전달하는 제1 경로부; 및 다수의 제2 덧셈기, 다수의 제2 뺄셈기 및 다수의 제2 먹스를 포함하며, 상기 다수의 곱셈기의 출력신호를 상기 출력부로 전달하는 제2 경로부;를 포함하되, 상기 스위치, 상기 다수의 곱셈기 내의 적어도 하나의 먹스 및 상기 다수의 제2 먹스는 제어신호에 기초하여 상기 서로 다른 다수의 역변환 중 어느 하나를 수행하도록 동작한다.

Description

통합형의 영상의 역변환 장치{APPARATUS FOR INERGRATED INVERSE-TRANSFORMING IMAGE}
본 발명의 실시예들은 서로 다른 다수의 영상의 역변환을 통합하여 구현하여, 칩의 면적을 줄일 수 있는 통합형의 영상의 역변환 장치에 관한 것이다.
최근 출시되는 멀티미디어 기기들은 FHD(Full High Definition)을 넘어 UHD(Ultra High Definition)와 같은 초고화질, 초고해상도를 지원하고 있으며, 이에 따라 차세대 고해상도 영상 콘텐츠에 대한 수요가 증가하고 있다. 그러나, 해상도가 높아질수록 데이터 양이 늘어나고 있으며, H.264/AVC (Advanced Video Coding)와 구글의 VP8과 같은 기존 동영상 압축 기술로는 초고화질의 영상을 처리하기가 어려워졌다.
이러한 문제점을 해결하기 위해, 국제 표준화 기구인 ITU-T 및 ISO/IEC은 HEVC(High Efficiency Video Coding)이라는 새로운 동영상 압축 표준을 개발하였고, 구글은 차세대 영상 압축 기술로써 VP9을 개발하여 사용하고 있다. 따라서, 멀티미디어 기기들은 HEVC와 VP9을 모두 수행해야 할 필요성이 생겨났다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 HEVC 및 VP9과 같이 서로 다른 다수의 영상의 역변환을 통합하여 구현하여, 칩의 면적을 줄일 수 있는 통합형의 영상의 역변환 장치를 제안하고자 한다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 4×4 블록 단위로 영상의 역변환을 수행하기 위한 다수의 역변환 유닛을 구비한 역변환부;를 포함하되, 상기 역변환 유닛 각각은, 입력 픽셀값을 입력받는 입력부; 상기 입력 픽셀값에 기초하여, 서로 다른 다수의 역변환을 대상으로 역변환을 위한 곱셈 연산을 수행하되, 적어도 하나의 먹스가 구비되어 있는 다수의 곱셈기를 포함하는 곱셈부; 상기 다수의 곱셈기의 출력값을 이용하여 출력 픽셀값을 출력하는 출력부; 다수의 제1 덧셈기, 다수의 제1 뺄셈기 및 스위치를 포함하며, 상기 입력 픽셀값을 상기 다수의 곱셈기로 전달하는 제1 경로부; 및 다수의 제2 덧셈기, 다수의 제2 뺄셈기 및 다수의 제2 먹스를 포함하며, 상기 다수의 곱셈기의 출력신호를 상기 출력부로 전달하는 제2 경로부;를 포함하되, 상기 스위치, 상기 다수의 곱셈기 내의 적어도 하나의 먹스 및 상기 다수의 제2 먹스는 제어신호에 기초하여 상기 서로 다른 다수의 역변환 중 어느 하나를 수행하도록 동작하는 영상의 역변환 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면. 4×4 블록 단위로 영상의 역변환을 수행하기 위한 다수의 역변환 유닛을 구비한 역변환부;를 포함하되, 상기 역변환 유닛 각각은, 입력 픽셀값을 입력받는 입력부; 다수의 덧셈기, 다수의 뺄셈기, 다수의 먹스 및 하나의 스위치를 포함하며, 상기 입력 픽셀값에 기초하여 HEVC IDCT, HEVC IDST, VP9 IDCT, VP9 IADST 및 VP9 IWHT 중 어느 하나를 수행하기 위한 덧셈, 뺄셈 및 곱셈을 수행하는 연산부; 상기 연산부의 출력값을 이용하여 출력 픽셀값을 출력하는 출력부; 및 다수의 먹스 및 하나의 스위치를 제어하기 위한 제어신호를 생성하는 제어부;를 포함하는 영상의 역변환 장치가 제공된다.
본 발명에 따른 영상의 역변환 장치는 HEVC 및 VP9과 같이 서로 다른 다수의 영상의 역변환을 통합하여 구현하여, 칩의 면적을 줄일 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 영상의 역변환 장치의 개략적인 구성을 도시한 도면이다.
도 2는 종래의 HEVC 4×4 IDCT의 개념을 설명하기 위한 도면이다.
도 3는 종래의 HEVC 4×4 IDST의 개념을 설명하기 위한 도면이다.
도 4는 종래의 VP9 4×4 IDCT의 개념을 설명하기 위한 도면이다.
도 5는 종래의 VP9 4×4 IADCT의 개념을 설명하기 위한 도면이다.
도 6는 종래의 VP9 4×4 IWHT의 개념을 설명하기 위한 도면이다.
도 7는 본 발명의 일 실시예에 따른 역변환 유닛의 상세한 구성을 도시한 도면이다.
도 8 내지 도 12에서는 역변환 유닛의 동작 과정을 도시한 도면이다.
도 13 내지 도 17은 본 발명의 일 실시예에 따른 곱셈기들의 상세한 구조를 도시한 도면이다.
도 18은 본 발명의 일 실시예에 따라서, HEVC IDCT를 수행하는 곱셈기들의 동작을 도시한 도면이다.
도 19는 본 발명의 시뮬레이션 결과를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
"제1", "제2" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 영상의 역변환 장치의 개략적인 구성을 도시한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 영상의 역변환 장치(100)는 레지스터부(110) 및 역변환부(120)를 포함한다.
레지스터부(110)는 역변환의 대상이 되는 입력 픽셀값들(변환 픽셀값들), 역변환 과정에서 생성되는 중간 픽셀값들 및 역변환 수행의 완료에 따라 생성되는 출력 픽셀값들 등과 같은 픽셀값들을 저장한다. 이를 위해, 레지스터부(110)는 픽셀값들을 저장하기 위한 다수의 레지스터(111)로 구성될 수 있다. 여기서, 다수의 레지스터(111) 각각은 물리적으로 구분된 것일 수도 있고 논리적으로 구분된 것일 수도 있다.
역변환부(120)는 소정 크기의 블록 단위로 영상의 역변환을 수행한다. 즉, 역변환부(120)는 입력 픽셀값들에 대한 역변환을 수행하여 출력 픽셀값을 생성한다. 역변환부(120)는 입력 픽셀값들을 대상으로 하여 소정 크기의 블록 단위로 영상의 역변환을 수행하여 역변환된 픽셀값들을 출력하며, 이를 위해 다수의 역변환 유닛(121)을 구비한다. 여기서, 다수의 역변환 유닛(121)의 구조는 동일하다.
본 발명의 일 실시예에 따르면, 역변환부(120)에 의해 역변환되는 영상은 HEVC(High Efficiency Video Coding) 표준에 따라 변환된 영상 또는 구글의 VP9에 따라 변환된 영상일 수 있으며, 역변환의 단위인 블록의 크기는 4×4 일 수 있다.
이하, 도 2 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 영상 역변환 장치(100)를 통해 수행하고자 하는 영상 역변환의 종류를 상세하게 설명한다.
1. HEVC 주파수 변환
HEVC에서는 주파수 변환 시 4×4, 8×8, 16×16, 32×32의 다양한 크기를 사용한다. 기본적으로, 코사인 기저(cosine basis)를 갖는 DCT(Discrete Cosine Transform)를 사용하나, 4×4 크기의 화면 내 예측 모드(intra prediction mode)로 선택되었을 경우에는 사인 기저(sine basis)를 갖는 DST(Discrete Sine Transform)을 사용한다.
도 2는 종래의 HEVC 4×4 IDCT의 개념을 설명하기 위한 도면이다.
HEVC에서 사용되는 변환은 메모리 효율성을 높이고 고속의 변환을 수행하기 위해 변환 기저를 정수로 근사화한 정수 변환을 사용한다. 아래의 수학식 1은 HEVC에서 사용하는 4×4 크기의 IDCT에 대한 계수 행렬을 표시하고 있다.
Figure 112015093856056-pat00001
수학식 1을 참조하면, HEVC IDCT는 총 16번의 곱셈과 12번의 덧셈을 수행함으로써 역변환이 이루어진다. 하지만, 계수 행렬의 배열을 보면 부호를 제외하고 상하 대칭 구조이므로, 도 2와 같이 버터플라이 구조를 사용한다면 총 8번의 곱셈과 8번의 덧셈만으로 동일한 변환 결과를 얻을 수 있다.
도 3는 종래의 HEVC 4×4 IDST의 개념을 설명하기 위한 도면이다.
도 3를 참조하면, HEVC에서 4×4 크기의 화면 내 예측 모드인 경우, 차분 신호의 특성에 따라 보다 더 효율적인 DST을 사용한다. DST는 DCT와 마찬가지로 정수 변환을 사용한다. 아래의 수학식 2는 4×4 크기의 IDST에 대한 계수 행렬을 표시하고 있다.
Figure 112015093856056-pat00002
수학식 2를 참조하면, IDST는 총 16번의 곱셈과 12번의 덧셈을 수행함으로써 이루어진다. IDST의 경우 계수 행렬의 배열을 살펴보면 배열의 대칭적인 특징은 없지만 아래의 수학식 3에 나타낸 것처럼 4번 계수는 1번 계수와 2번 계수의 합과 같다는 특징이 있다.
Figure 112015093856056-pat00003
이러한 특징을 이용하여 도 3과 같이 총 5번의 곱셈과 11번의 덧셈 연산으로 동일한 결과를 얻는 것이 가능하다.
2. VP9 주파수 변환
VP9에서는 DCT, ADST(Asymmetric Discrete Sine Transform), WHT (Walsh-Hadamard Transform)의 세 가지 타입의 주파수 변환을 사용한다. DCT의 경우 4×4, 8×8, 16×16, 32×32 크기의 2D-DCT가 모든 화면 간 예측 모드에서 사용된다. 화면 내 예측 모드에서는 추가적으로 4×4, 8×8, 16×16 크기의 ADST가 사용될 수 있는데, 같은 크기의 1-D DCT와 결합이 되어 2-D 하이브리드 변환을 수행할 수 있다. 화면 내 예측 모드에서 가능한 변환 조합은 4×4, 8×8, 16×16 크기에서, 수직, 수평 방향으로 (ADST, ADST), (ADST, DCT), (DCT, ADST), (DCT, DCT)이다. 마지막으로 WHT는 4×4의 무손실 압축인 경우에만 사용된다.
도 4는 종래의 VP9 4×4 IDCT의 개념을 설명하기 위한 도면이다.
VP9의 DCT는 HEVC와 마찬가지로 DCT II를 사용하나 HEVC와는 달리 보다 큰 스케일의 계수(16364 ~ 804)를 사용한다. 아래의 수학식 4는 VP9에서 사용하는 4×4 크기의 IDCT에 대한 계수 행렬을 표시하고 있다.
Figure 112015093856056-pat00004
수학식 4를 참조하면, HEVC IDCT와 계수 값의 크기만 다를 뿐 같은 구조의 배열로 이루어져 있으므로, 도 4과 같이 HEVC IDCT의 경우와 동일한 버터플라이 구조를 사용할 수 있으며, 마찬가지로 총 8번의 곱셈과 8번의 덧셈을 수행하여 변환할 수 있다.
도 5는 종래의 VP9 4×4 IADCT의 개념을 설명하기 위한 도면이다.
VP9의 4×4 ADST는 HEVC의 4×4 DST와 같이 DST VI을 사용하나 HEVC와는 달리 보다 큰 스케일의 계수(5283 ~ 15212)를 사용한다. 아래의 수학식 5는 VP9에서 사용하는 4×4 크기의 IADST에 대한 계수 행렬을 보여준다.
Figure 112015093856056-pat00005
수학식 5를 참조하면, HEVC IDST의 계수 행렬과 마찬가지로 대칭적인 특징은 없으나, 아래의 수학식 6과 같이 1번 계수와 2번 계수의 합이 4번 계수 값과 같다는 특징이 있으며, 결과적으로 도 5와 같이 총 5번의 곱셈과 11번의 덧셈 연산으로 표현이 가능하다.
Figure 112015093856056-pat00006
도 6는 종래의 VP9 4×4 IWHT의 개념을 설명하기 위한 도면이다.
VP9의 4×4 WHT는 무손실 압축인 경우에만 사용하는 압축 방식으로서, 행렬이 아래의 수학식 7과 같이 덧셈과 뺄셈으로만 이루어져 있다.
Figure 112015093856056-pat00007
수학식 7를 참조하면, 첫 번째 행과 세 번째 행의 계수 배열이 동일하고, 두 번째 행과 네 번째 행의 계수 배열이 동일하다. 그러므로 도 6와 같이 총 4개의 덧셈기로 표현이 가능하며, 행렬 앞에 곱해지는 1/4의 연산은 쉬프터로 구현이 가능하다.
이하, 도 2 내지 도 6에서 설명한 내용을 참조하여, 역변환부(120) 내의 역변환 유닛(121)의 구조에 대해 상세하게 설명하기로 한다.
도 7는 본 발명의 일 실시예에 따른 역변환 유닛(121)의 상세한 구성을 도시한 도면이다.
도 7를 참조하면, 본 발명의 일 실시예에 따른 역변환 유닛(121)은 입력부(710), 연산부(720), 출력부(730) 및 제어부(미도시)를 포함한다. 이하, 각 구성 요소 별 기능을 상세하게 설명한다.
입력부(710)는 입력 픽셀값, 즉 변환된 픽셀값을 입력받는다. 본 발명에 따른 역변환 유닛(121)는 4×4 블록 단위로 영상의 역변환을 수행하므로, 입력 픽셀값은 제0 입력 픽셀값(I0), 제1 입력 픽셀값(I1), 제2 입력 픽셀값(I2) 및 제3 입력 픽셀값(I3)을 포함한다.
연산부(720)는 다수의 덧셈기, 다수의 뺄셈기, 다수의 먹스(멀티플랙서) 및 하나의 스위치를 포함하며, 입력 픽셀값에 기초하여 서로 다른 다수의 역변환을 대상으로 역변환을 위한 덧셈, 뺄셈 및 곱셈을 수행한다.
여기서, 서로 다른 다수의 역변환은 HEVC IDCT, HEVC IDST, VP9 IDCT, VP9 IADST 및 VP9 IWHT 중 어느 하나일 수 있다. 이 때, 곱셈 수행 시, HEVC IDCT의 곱셈 연산에 대한 계수는 A1(=36), A2(=64), A3(=83)이고, HEVC IDST의 곱셈 연산에 대한 계수는 B1(=29), B2(=55), B3(=74), B4(=84)이고, VP9 IDCT의 곱셈 연산에 대한 계수는 C1(=6270), C2(=11585), C3(=15137)이고, VP9 IADST의 곱셈 연산에 대한 계수는 D1(=5283), D2(=9929), D3(=13377), D4(=15212)일 수 있다.
출력부(730)은 연산부(720)의 출력값을 이용하여 출력 픽셀값을 출력한다. 본 발명에 따른 역변환 유닛(121)는 4×4 블록 단위로 영상의 역변환을 수행하므로, 출력 픽셀값은 제0 출력 픽셀값(O0), 제1 출력 픽셀값(O1), 제2 출력 픽셀값(O2) 및 제3 출력 픽셀값(O3)을 포함한다.
제어부(미도시)는 연산부(720) 내의 다수의 먹스 및 하나의 스위치를 제어하기 위한 제어신호를 생성한다. 이 때, 제어신호는 제0 제어신호(M0), 제1 제어신호(M1), 제2 제어신호(M2)를 포함하며, 이는 연속된 비트 형태로 표현될 수 있다(M2M1M0).
제0 제어신호(M0)는 IDCT 및 IDST(IADST)의 수행 여부를 제어하는 신호로서, 제0 제어신호(M0)가 로우값(=0)인 경우 IDCT로 동작하도록 제어하고, 제0 제어신호(M0)가 하이값(=1)인 경우 IDST(IADST)로 동작하도록 제어한다. 제1 제어신호(M1)는 HEVC 및 VP9의 수행 여부를 제어하는 신호로서, 제1 제어신호(M1)가 로우값(=0)인 경우 HEVC로 동작하도록 제어하고, 제1 제어신호(M1)가 하이값(=1)인 경우 VP9로 동작하도록 제어한다. 제2 제어신호(M2)는 IWHT의 수행 여부를 제어하는 신호로서, 제2 제어신호(M1)가 로우값(=0)인 경우 IWHT를 수행하지 않고, 제2 제어신호(M2)가 하이값(=1)인 경우 IWHT를 수행한다.
아래의 표 1은 제어신호의 실시예들을 정리하고 있다.
제어신호 000 001 010 011 100
동작 HEVC
IDCT		 VP9
IDCT		 HEVC
IDST		 VP9
IADCT		 IWHT
한편, 연산부(720)의 구성을 보다 상세하게 살펴보면, 연산부(720)는 곱셈부(721), 제1 경로부(722) 및 제2 경로부(723)를 포함한다.
곱셈부(721)는 입력 픽셀값에 기초하여, 서로 다른 다수의 역변환을 대상으로 역변환을 위한 곱셈 연산을 수행한다.
여기서, 곱셈부(721)는 적어도 하나의 먹스가 구비되어 있는 다수의 곱셈기를 포함한다. 즉, 다수의 곱셈기는 곱셈기 a(7211), 곱셈기 b(7212), 곱셈기 c(7213), 곱셈기 d(7214), 곱셈기 e(7215) 및 곱셈기 f(7216)를 포함한다. 그리고, 곱셈기 a(7211), 곱셈기 e(7215) 및 곱셈기 f(7216)는 제1 제어신호(M1) 및 제2 제어신호(M2)에 의해 동작이 제어되고, 곱셈기 b(7212), 곱셈기 c(7213), 곱셈기 d(7214)는 제1 제어신호(M1)에 의해 동작이 제어된다.
곱셈기 a(7211)는 입력신호에 A2(=64), B2(=55), C2(=11585), D2(=9929) 중 어느 한 계수를 곱하거나 바이패스하여 출력신호를 생성하고, 곱셈기 b(7212)는 입력신호에 B4(=84), D4(=15212) 중 어느 한 계수를 곱하여 출력신호를 생성한다. 또한, 곱셈기 c(7213)는 입력신호에 A2(=64), C2(=11585) 중 어느 한 계수를 곱하여 출력신호를 생성하고, 곱셈기 d(7214)는 입력신호에 B1(=29), D1(=5283) 중 어느 한 계수를 곱하여 출력신호를 생성한다. 또한, 곱셈기 e(7215) 및 곱셈기 f(7216)는 입력신호에 A1(=36), C1(=6270), A3(=83), C3(=15137), B3(=74), D3(=13377) 중 어느 한 계수를 곱하거나 바이패스하여 출력신호를 생성한다.
이 때, 곱셈기 a(7211)는 A2(=64), C2(=11585) 및 바이패스 중 하나와 대응되는 출력신호를 출력하는 제1 출력단과, B2(=55), D2(=9929) 중 하나와 대응되는 출력신호를 출력하는 제2 출력단을 포함한다. 곱셈기 e(7215)는 B3(=74) 및 D3(=13377) 중 하나와 대응되는 출력신호를 출력하는 제1 출력단과, A3(=83) 및 C3(=15137) 중 하나와 대응되는 출력신호를 출력하는 제2 출력단과, A1(=36), C1(=6270) 및 바이패스 중 하나와 대응되는 출력신호를 출력하는 제3 출력단을 포함한다. 곱셈기 f(7216)는 A1(=36) 및 C1(=6270) 중 하나와 대응되는 출력신호를 출력하는 제1 출력단과, A3(=83), C3(=15137) 및 바이패스 중 하나와 대응되는 출력신호를 출력하는 제2 출력단과, B3(=74) 및 D3(=13377) 중 하나와 대응되는 출력신호를 출력하는 제3 출력단을 포함한다.
보다 상세하게, 곱셈기 a(7211)의 경우, 제2 제어신호가 로우값(=0)을 가지고 제1 제어신호가 로우값(=0)을 가지는 경우 제1 출력단/제2 출력단에서는 입력신호에 A2(=64)/B2(=55)가 곱한 값이 출력되고, 제2 제어신호가 로우값(=0)을 가지고 제1 제어신호가 하이값(=1)을 가지는 경우 제1 출력단/제2 출력단에서는 입력신호에 C2(=11585)/D2(=9929)가 곱한 값이 출력되며, 제2 제어신호가 하이값(=1)을 가지고 제1 제어신호가 로우값(=0)을 가지는 경우 제1 출력단/제2 출력단에서는 바이패스(즉, 입력신호)/입력신호에 B2(=55)가 곱한 값이 출력된다.
곱셈기 b(7212)의 경우, 제1 제어신호가 로우값(=0)을 가지는 경우 출력단에서는 입력신호에 B4(=84)가 곱한 값이 출력되고, 제1 제어신호가 하이값(=1)을 가지는 경우 출력단에서 D4(=15212)가 출력된다.
곱셈기 c(7213)의 경우, 제1 제어신호가 로우값(=0)을 가지는 경우 출력단에서는 입력신호에 A2(=64)가 곱한 값이 출력되고, 제1 제어신호가 하이값(=1)을 가지는 경우 출력단에서는 입력신호에 C2(=11585)가 곱한 값이 출력된다.
곱셈기 d(7214)의 경우, 제1 제어신호가 로우값(=0)을 가지는 경우 출력단에서는 입력신호에 B1(=29)가 곱한 값이 출력되고, 제1 제어신호가 하이값(=1)을 가지는 경우 출력단에서는 입력신호에 D1(=5283)가 곱한 값이 출력된다.
또한, 곱셈기 e(7215)의 경우, 제2 제어신호가 로우값(=0)을 가지고 제1 제어신호가 로우값(=0)을 가지는 경우 제1 출력단/제2 출력단/제3 출력단에서는 입력신호에 B3(=74)/A3(=83)/A1(=36)가 곱한 값이 출력되고, 제2 제어신호가 로우값(=0)을 가지고 제1 제어신호가 하이값(=1)을 가지는 경우 제1 출력단/제2 출력단/제3 출력단에서는 입력신호에 D3(=13377)/C3(=15137)/C1(=6270)가 곱한 값이 출력되며, 제2 제어신호가 하이값(=1)을 가지고 제1 제어신호가 로우값(=0)을 가지는 경우 제1 출력단/제2 출력단/제3 출력단에서는 입력신호에 B3(=74)가 곱한 값/입력신호에 A3(=83)가 곱한 값/바이패스(입력신호)가 출력된다.
또한, 곱셈기 f(7216)의 경우, 제2 제어신호가 로우값(=0)을 가지고 제1 제어신호가 로우값(=0)을 가지는 경우 제1 출력단/제2 출력단/제3 출력단에서는 입력신호에 A1(=36)/A3(=83)/B3(=74)가 곱한 값이 출력되고, 제2 제어신호가 로우값(=0)을 가지고 제1 제어신호가 하이값(=1)을 가지는 경우 제1 출력단/제2 출력단/제3 출력단에서는 입력신호에 C1(=6270)/C3(=15137)/D3(=13377)가 곱한 값이 출력되며, 제2 제어신호가 하이값(=1)을 가지고 제1 제어신호가 로우값(=0)을 가지는 경우 제1 출력단/제2 출력단/제3 출력단에서는 입력신호에 A1(=36)가 곱한 값/바이패스(입력신호)/입력신호에 B3(=74)가 곱한 값이 출력된다.
다수의 곱셈기에 대한 상세한 구조는 후술하기로 한다.
제1 경로부(722)는 다수의 제1 덧셈기, 다수의 제1 뺄셈기 및 하나의 스위치(7221)를 포함하며, 입력 픽셀값을 다수의 곱셈기로 전달한다.
보다 상세하게, 다수의 제1 덧셈기는 제1-1 덧셈기(722-A1), 제1-2 덧셈기(722-A2) 및 제1-3 덧셈기(722-A3)를 포함하고, 다수의 제2 뺄셈기는 제1-1 뺄셈기(722-S1) 및 제1-2 뺄셈기(722-S2)를 포함한다.
제1-1 덧셈기(722-A1)는 제0 입력 픽셀값(I0)과 제2 입력 픽셀값(I2) 사이의 덧셈 연산을 수행하여 곱셈기 a(7211)로 전달하고, 제1-2 덧셈기(722-A2)는 제2 입력 픽셀값(I2)과 제3 입력 픽셀값(I3) 사이의 덧셈 연산을 수행하여 곱셈기 b(7212)로 전달한다. 제1-1 뺄셈기(722-S1)는 제0 입력 픽셀값(I0)과 제2 입력 픽셀값(I2) 사이의 뺄셈 연산을 수행하여 곱셈기 c(7213)로 전달하고, 제1-2 뺄셈기(722-S2)는 제0 입력 픽셀값(I0)과 제3 입력 픽셀값(I3) 사이의 뺄셈 연산을 수행하여 곱셈기 d(7214)로 전달한다. 제1 입력 픽셀값(I1)은 곱셈기 f(7216)로 직접 입력된다.
그리고, 제1-3 덧셈기(722-A3)는 스위치(7221)의 온/오프의 상태에 따라 제1-2 뺄셈기(722-S2)의 출력신호와 제3 입력 픽셀값(I3) 사이의 덧셈 연산을 수행하거나 제3 입력 픽셀값(I3)을 바이패스하여 곱셈기 e(7215)로 전달한다. 이 때, 스위치(7221)는 제0 제어신호(M0)에 의해 제어될 수 있다. 즉, 제0 제어신호(M0)가 로우값(=0)을 가지는 경우, 스위치(7221)는 오프되고, 제1-3 덧셈기(722-A3)는 제3 입력 픽셀값(I3)을 바이패스하고, 제0 제어신호(M0)가 하이값(=1)을 가지는 경우, 스위치(7221)는 온되고, 제1-3 덧셈기(722-A3)는 제1-2 뺄셈기(722-S2)의 출력신호와 제3 입력 픽셀값(I3) 사이의 덧셈 연산을 수행한다.
제2 경로부(723)은 다수의 제2 덧셈기, 다수의 제2 뺄셈기 및 다수의 제2 먹스를 포함하며, 곱셈부(721) 즉, 다수의 곱셈기의 출력신호를 출력부(730)로 전달한다.
보다 상세하게, 다수의 제2 덧셈기는 제2-1 덧셈기(723-A1), 제2-2 덧셈기(723-A2), 제2-3 덧셈기(723-A3), 제2-4 덧셈기(723-A4) 및 제2-5 덧셈기(723-A5)를 포함하고, 다수의 제2 뺄셈기는 제2-1 뺄셈기(723-S1), 제2-2 뺄셈기(723-S2), 제2-3 뺄셈기(723-S3), 제2-4 뺄셈기(723-S4) 및 제2-5 뺄셈기(723-S5)를 포함하고, 제2 먹스는 제2-1 먹스(723-M1), 제2-2 먹스(723-M2), 제2-3 먹스(723-M3), 제2-4 먹스(723-M4), 제2-5 먹스(723-M5), 제2-6 먹스(723-M6), 제2-7 먹스(723-M7), 제2-8 먹스(723-M8), 제2-9 먹스(723-M9) 및 제2-10 먹스(723-M10)를 포함한다.
제2-1 덧셈기(723-A1)는 곱셈기 b(7212)의 출력신호와 곱셈기 d(7214)의 출력신호 사이의 덧셈 연산을 수행하고, 제2-1 뺄셈기(723-M1)는 곱셈기 f(7216)의 제1 출력단의 출력신호와 곱셈기 e(7215)의 제2 출력단의 출력신호 사이의 뺄셈 연산을 수행하고, 제2-2 덧셈기(723-A2)는 곱셈기 e(7215)의 제3 출력단의 출력신호와 곱셈기 f(7216)의 제2 출력단의 출력신호 사이의 덧셈 연산을 수행한다.
그리고, 제2-1 먹스(723-M1)의 제0 입력단/제1 입력단에는 곱셈기 a(7211)의 제1 출력단의 출력신호/제2-1 덧셈기(723-A1)의 출력신호가 입력되고, 제2-2 먹스(723-M2)의 제0 입력단/제1 입력단에는 곱셈기 c(7213)의 출력신호/곱셈기 a(7211)의 제2 출력단의 출력신호가 입력되고, 제2-3 먹스(723-M3)의 제0 입력단/제1 입력단에는 제2-1 뺄셈기(723-M1)의 출력신호/곱셈기 f(7216)의 제3 출력단의 출력신호가 입력된다. 제2-4 먹스(723-M4)의 제0 입력단/제1 입력단에는 제2-2 덧셈기(723-A2)의 출력신호/곱셈기 f(7216)의 제3 출력단의 출력신호가 입력된다.
또한, 제2-2 뺄셈기(723-M2)는 제2-4 먹스(723-M4)의 출력신호와 제2-1 먹스(723-M1)의 출력신호 사이의 뺄셈 연산을 수행하고, 제2-3 덧셈기(723-A3)는 제2-1 먹스(723-M1)의 출력신호와 제2-4 먹스(723-M4)의 출력신호 사이의 덧셈 연산을 수행하고, 제2-4 덧셈기(723-A4)는 제2-2 먹스(723-M2)의 출력신호와 제2-3 먹스(723-M3)의 출력신호 사이의 덧셈 연산을 수행한다. 제2-3 뺄셈기(723-M3)는 제2-2 먹스(723-M2)의 출력신호와 제2-3 먹스(723-M3)의 출력신호 사이의 뺄셈 연산을 수행하고, 제2-4 뺄셈기(723-M4)는 제2-1 먹스(723-M1)의 출력신호와 제2-4 먹스(723-M4)의 출력신호 사이의 뺄셈 연산을 수행하고, 제2-5 뺄셈기(723-S5)는 제2-4 덧셈기(723-A4)의 출력신호와 곱셈기 b(7212)의 출력신호 사이의 뺄셈 연산을 수행한다. 제2-5 덧셈기(723-A5)는 곱셈기 d(7214)의 출력신호와 제2-3 뺄셈기(723-S3)의 출력신호 사이의 뺄셈 연산을 수행한다.
그리고, 제2-5 먹스(723-M5)의 제0 입력단/제1 입력단에는 제2-4 덧셈기(723-A4)의 출력신호/제2-5 뺄셈기(723-S5)의 출력신호가 입력되고, 제2-6 먹스(723-M6)의 제0 입력단/제1 입력단에는 제2-3 뺄셈기(723-S3)의 출력신호/곱셈기 e(7215)의 제1 출력단의 출력신호가 입력되고, 제2-7 먹스(723-M7)의 제0 입력단/제1 입력단에는 제2-4 뺄셈기(723-S4)의 출력신호/제2-5 덧셈기(723-A5)의 출력신호가 입력된다.
또한, 제2-8 먹스(723-M8)의 제0 입력단/제1 입력단에는 제2-3 덧셈기(723-A3)의 출력신호/제2-7 먹스(723-M7)의 출력신호가 입력되고, 제2-9 먹스(723-M9)의 제0 입력단/제1 입력단에는 제2-5 먹스(723-M5)의 출력신호/제2-2 뺄셈기(723-S2)의 출력신호가 입력되고, 제2-10 먹스(723-M10)의 제0 입력단/제1 입력단에는 제2-6 먹스(723-M6)의 출력신호/제2-2 뺄셈기(723-S2)의 출력신호가 입력된다.
그리고, 제2-1 먹스(723-M1), 제2-2 먹스(723-M2), 제2-3 먹스(723-M3), 제2-4 먹스(723-M4), 제2-5 먹스(723-M5), 제2-6 먹스(723-M6) 및 제2-7 먹스(723-M7)는 제0 제어신호(M0)에 의해 동작이 제어되며, 제2-8 먹스(723-M8), 제2-9 먹스(723-M9) 및 제2-10 먹스(723-M10)는 제2 제어신호에 의해 동작이 제어된다.
이 때, 제0 제어신호(M0)가 로우값(=0)을 갖는 경우, 제2-1 먹스(723-M1), 제2-2 먹스(723-M2), 제2-3 먹스(723-M3), 제2-4 먹스(723-M4), 제2-5 먹스(723-M5), 제2-6 먹스(723-M6) 및 제2-7 먹스(723-M7) 각각은 제0 입력단으로 입력된 신호가 출력된다. 또한, 제0 제어신호(M0)가 하이값(=1)을 갖는 경우, 제2-1 먹스(723-M1), 제2-2 먹스(723-M2), 제2-3 먹스(723-M3), 제2-4 먹스(723-M4), 제2-5 먹스(723-M5), 제2-6 먹스(723-M6) 및 제2-7 먹스(723-M7) 각각은 제1 입력단으로 입력된 신호가 출력된다. 그리고, 제2 제어신호(M2)가 로우값(=0)을 갖는 경우, 제2-8 먹스(723-M8), 제2-9 먹스(723-M9) 및 제2-10 먹스(723-M10) 각각은 제0 입력단으로 입력된 신호가 출력되고, 제2 제어신호(M2)가 하이값(=1)을 갖는 경우, 제2-8 먹스(723-M8), 제2-9 먹스(723-M9) 및 제2-10 먹스(723-M10) 각각은 제1 입력단으로 입력된 신호가 출력된다.
또한, 출력 픽셀값은 제0 출력 픽셀값(O0), 제1 출력 픽셀값(O1), 제2 출력 픽셀값(O2) 및 제3 출력 픽셀값(O3)을 포함하되, 제2-8 먹스(723-M8)의 출력신호가 제0 출력 픽셀값(O0)이고, 제2-9 먹스(723-M9)의 출력신호가 제1 출력 픽셀값(O1)이고, 제2-10 먹스(723-M10)의 출력신호가 제2 출력 픽셀값(O2)이고, 제2-7 먹스(723-M7)의 출력신호가 제3 출력 픽셀값(O3)이 된다.
도 8 내지 도 12에서는 역변환 유닛(121)의 동작 과정을 도시하고 있다.
도 8은 HEVC IDCT의 동작 과정을 도시하고 있으며, 제어신호는 "000"이 된다.
즉, 스위치(7221)는 오프되고, 제1-3 덧셈기(722-A3)는 제3 입력 픽셀값(I3)을 바이패스한다. 그리고, 제2 먹스들은 제0 입력단으로 입력된 신호를 출력하며, 이에 따라 사용되는 곱셈기들의 출력신호는, 계수를 기준으로, 곱셈기 a(7211)의 제1 출력단의 A2(=64)/곱셈기 c(7213)의 출력단의 A2(=64)/곱셈기 e(7215)의 제2 출력단의 A3(=83) 및 제3 출력단의 A1(=36)/곱셈기 f(7216)의 제1 출력단의 A1(=36) 및 제2 출력단의 A3(=83)가 된다.
도 9은 HEVC IDST의 동작 과정을 도시하고 있으며, 제어신호는 "001"이 된다.
즉, 스위치(7221)는 온되고, 제1-3 덧셈기(722-A3)는 1-3 덧셈기(722-A3)는 제1-2 뺄셈기(722-S2)의 출력신호와 제3 입력 픽셀값(I3) 사이의 덧셈 연산을 수행한다. 그리고, 제2-1 먹스(723-M1) 내지 제2-7 먹스(723-M7)는 제1 입력단으로 입력된 신호를 출력하며, 제2-8 먹스(723-M8) 내지 제2-10 먹스(723-M10)는 제0 입력단으로 입력된 신호를 출력하며, 이에 따라 사용되는 곱셈기들의 출력신호는, 계수를 기준으로, 곱셈기 a(7211)의 제2 출력단의 B2(=55)/곱셈기 b(7212)의 출력단의 B4(=84)/곱셈기 d(7214)의 출력단의 B1(=29)/곱셈기 e(7215)의 제1 출력단의 B3(=74)/곱셈기 f(7216)의 제3 출력단의 B3(=74)가 된다.
도 10은 VP9 IDCT의 동작 과정을 도시하고 있으며, 제어신호는 "010"이 된다.
즉, 스위치(7221)는 오프되고, 제1-3 덧셈기(722-A3)는 제3 입력 픽셀값(I3)을 바이패스한다. 그리고, 제2 먹스들은 제0 입력단으로 입력된 신호를 출력하며, 이에 따라 사용되는 곱셈기들의 출력신호는, 계수를 기준으로, 곱셈기 a(7211)의 제1 출력단의 C2(=11585)/곱셈기 c(7213)의 출력단의 C2(=11585)/곱셈기 e(7215)의 제2 출력단의 C3(=15137) 및 제3 출력단의 C1(=6270)/곱셈기 f(7216)의 제1 출력단의 C1(=6270) 및 제2 출력단의 C3(=15137)가 된다.
도 11은 HEVC IADST의 동작 과정을 도시하고 있으며, 제어신호는 "011"이 된다.
즉, 스위치(7221)는 온되고, 제1-3 덧셈기(722-A3)는 1-3 덧셈기(722-A3)는 제1-2 뺄셈기(722-S2)의 출력신호와 제3 입력 픽셀값(I3) 사이의 덧셈 연산을 수행한다. 그리고, 제2-1 먹스(723-M1) 내지 제2-7 먹스(723-M7)는 제1 입력단으로 입력된 신호를 출력하며, 제2-8 먹스(723-M8) 내지 제2-10 먹스(723-M10)는 제0 입력단으로 입력된 신호를 출력하며, 이에 따라 사용되는 곱셈기들의 출력신호는, 계수를 기준으로, 곱셈기 a(7211)의 제2 출력단의 D2(=9929)/곱셈기 b(7212)의 출력단의 D4(=15212)/곱셈기 d(7214)의 출력단의 D1(=5283)/곱셈기 e(7215)의 제1 출력단의 D3(=13377)/곱셈기 f(7216)의 제3 출력단의 D3(=13377)가 된다.
도 12은 VP9 IWHT의 동작 과정을 도시하고 있으며, 제어신호는 "100"이 된다.
즉, 스위치(7221)는 오프되고, 제1-3 덧셈기(722-A3)는 제3 입력 픽셀값(I3)을 바이패스한다. 그리고, 제2-1 먹스(723-M1) 내지 제2-7 먹스(723-M7)는 제0 입력단으로 입력된 신호를 출력하며, 제2-8 먹스(723-M8) 내지 제2-10 먹스(723-M10)는 제1 입력단으로 입력된 신호를 출력하며, 이에 따라 사용되는 곱셈기들의 출력신호는 곱셈기 a(7211)의 제1 출력단의 바이패스 신호/곱셈기 e(7215)의 제3 출력단의 바이패스 신호/곱셈기 f(7216)의 제2 출력단의 바이패스 신호가 된다.
정리하면, 본 발명의 일 실시예에 따른 영상의 역변환 장치(100)은 4×4 블록 단위로 영상의 역변환을 수행하는 다수의 역변환 유닛(121)를 구비하고, 각각의 역변환 유닛(121)은 연산부(720)의 다수의 먹스 및 스위치의 동작을 제어하여 HEVC IDCT, HEVC IDST, VP9 IDCT, VP9 IADST 및 VP9 IWHT 중 어느 하나를 수행할 수 있다
한편, HEVC 및 VP9의 역변환기는 사용되는 계수가 고정되어 있다. 따라서, 본 발명의 일 실시예에 따르면, 다수의 곱셈기 각각은 다수의 덧셈기, 다수의 뺄셈기, 다수의 쉬프터 및 적어도 하나의 먹스로 구현될 수 있다. 이를 통해 칩의 면적을 줄일 수 있게 된다.
아래의 표 2은 계수의 곱셈을 쉬프터 연산으로 표시한 식을 정리하고 있다.
Transform Coefficients Addition/Subtraction and Shift Operations
HEVC IDCT 36 (((I<<3)+(I<<0))<<2)
64 (I<<6)
83 (I<<6)+(I<<0)+(((I<<3)+(I<<0))<<1)
IDST 29 (I<<5)-(I<<1)-(I<<0)
55 (I<<6)-(I<<3)-(I<<0)
74 (I<<6)+(I<<0)+((I<<3)+(I<<0)
84 (I<<6)+(I<<4)+(I<<2)
VVP9 IDCT 6270 (I<<13)-(I<<11)+(I<<7)-(I<<1)
11585 (I<<13)+(I<<11)+(I<<10)+(I<<8)+(I<<6)+(I<<0)
15137 (I<<14)-(I<<10)-(I<<8)+(I<<5)+(I<<0)
IADST 5283 (I<<12)+(I<<10)+(I<<7)+(I<<5)+(I<<1)+(I<<0)
9929 (I<<13)+(I<<11)-(I<<8)-(I<<6)+(I<<3)+(I<<0)
13377 (I<<14)-(I<<11)-(I<<10)+(I<<6)+(I<<0)
15212 (I<<14)-(I<<10)-(I<<7)-(I<<4)-(I<<2)
하기 표 2와, 도 13 내지 도 18를 참조하여, 본 발명의 일 실시예에 따른 곱셈기들의 구조를 상세하게 설명한다.
도 13은 본 발명의 일 실시예에 따른 곱셈기 a(7211)의 상세한 구조를 도시한 도면이다.
도 13을 참조하면, 곱셈기 a(7211)는 쉬프터부 a(1310), 5개의 덧셈기, 4개의 뺄셈기 및 2개의 먹스를 포함한다.
쉬프터부 a(1310)는 곱셈기 a(7211)의 입력신호가 인가된 노드 a와 연결되어 곱셈기 a(7211)의 입력신호를 쉬프트한다. 이 때, 쉬프터부 a(1310)는 6개의 쉬프터, 즉, 노드 a와 병렬로 각각 연결된 13비트 쉬프터(1310-a1), 11비트 쉬프터(1310-a2), 10비트 쉬프터(1310-a3), 8비트 쉬프터(1310-a4), 6비트 쉬프터(1310-a5) 및 3비트 쉬프터(1310-a6)를 포함한다.
덧셈기 a1(1320-a1)는 13비트 쉬프터(1310-a1)의 출력신호와 11비트 쉬프터(1310-a2)의 출력신호 사이의 덧셈 연산을 수행하고, 덧셈기 a2(1320-a2)는 10비트 쉬프터(1310-a3)의 출력신호와 8비트 쉬프터(1310-a4)의 출력신호 사이의 덧셈 연산을 수행하고, 덧셈기 a3(1320-a3)는 6비트 쉬프터(1310-a5)의 출력신호와 곱셈기 a(7211)의 입력신호 사이의 덧셈 연산을 수행하고, 덧셈기 a4(1320-a4)는 덧셈기 a1(1320-a1)의 출력신호와 덧셈기 a2(1320-a2)의 출력신호 사이의 덧셈 연산을 수행하고, 덧셈기 a5(1320-a5)는 덧셈기 a3(1320-a3)의 출력신호와 덧셈기 a4(1320-a4)의 출력신호 사이의 덧셈 연산을 수행한다.
뺄셈기 a1(1330-a1)는 덧셈기 a1(1320-a1)의 출력신호와 8비트 쉬프터(1310-a4)의 출력신호 사이의 뺄셈 연산을 수행하고, 뺄셈기 a2(1330-a2)는 3비트 쉬프터(1310-a6)의 출력신호와 곱셈기 a(7211)의 입력신호 사이의 뺄셈 연산을 수행하고, 뺄셈기 a3(1330-a3)는 6비트 쉬프터(1310-a5)의 출력신호와 뺄셈기 a2(1330-a2)의 출력신호 사이의 뺄셈 연산을 수행하고, 뺄셈기 a4(1330-a4)는 뺄셈기 a1(1330-a1)의 출력신호와 뺄셈기 a3(1330-a3)의 출력신호 사이의 뺄셈 연산을 수행한다.
먹스 a1(1340-a1)의 제0 입력단/제1 입력단/제2 입력단에는 6비트 쉬프터(1310-a5)의 출력신호/덧셈기 a5(1320-a5)의 출력신호/곱셈기 a(7211)의 입력신호가 입력되고, 먹스 a2(1340-a2)의 제0 입력단/제1 입력단에는 뺄셈기 a3(1330-a3)의 출력신호/뺄셈기 a4(1330-a4)의 출력신호가 입력된다.
이 때, 곱셈기 a(7211)는 제1 제어신호(M1) 및 제2 제어신호(M2)에 의해 제어되되, 제2 제어신호(M2)가 하이값(=1)을 가지고 제1 제어신호(M1)가 로우값(=0)을 가지는 경우 먹스 a1(1340-a1)는 제2 입력단에 입력된 신호가 출력되고, 제2 제어신호(M2)가 로우값(=0)을 가지고 제1 제어신호(M1)가 하이값(=1)을 가지는 경우 먹스 a1(1340-a1) 및 먹스 a2(1340-a2) 각각은 제1 입력단에 입력된 신호가 출력되고, 제2 제어신호(M2)가 로우값(=0)을 가지고 제1 제어신호(M1)가 로우값(=0)을 가지는 경우 먹스 a1(1340-a1) 및 먹스 a2(1340-a2) 각각은 제0 입력단에 입력된 신호가 출력된다.
도 14은 본 발명의 일 실시예에 따른 곱셈기 b(7212)의 상세한 구조를 도시한 도면이다.
도 14을 참조하면, 곱셈기 b(7212)는 쉬프터부 b(1410), 2개의 덧셈기, 3개의 뺄셈기 및 하나의 먹스(1430)를 포함한다.
쉬프터부 b(1410)는 곱셈기 b(7212)의 입력신호가 인가된 노드 b와 연결되어 곱셈기 b(7212)의 입력신호를 쉬프트한다. 이 때, 쉬프터부 b(1410)는 노드 b와 병렬로 각각 연결된 14비트 쉬프터(1410-b1), 6비트 쉬프터(1410-b2), 4비트 쉬프터 A(1410-b3), 2비트 쉬프터(1410-b4)와, 6비트 쉬프터(1410-b2)와 연결된 4비트 쉬프터 B(1410-b5)와, 4비트 쉬프터 A(1410-b3)와 연결된 3비트 쉬프터(1410-b6)를 포함한다.
뺄셈기 b1(1430-b1)는 14비트 쉬프터(1410-b1)의 출력신호와 4비트 쉬프터 B(1410-b5)의 출력신호 사이의 뺄셈 연산을 수행하고, 뺄셈기 b2(1430-b2)는 뺄셈기 b1(1430-b1)의 출력신호와 3비트 쉬프터(1410-b6)의 출력신호 사이의 뺄셈 연산을 수행하고, 덧셈기 b1(1420-b1)는 4비트 쉬프터 A(1410-b3)의 출력신호와 2비트 쉬프터(1410-b4)의 출력신호 사이의 덧셈 연산을 수행한다. 덧셈기 b2(1420-b2)는 6비트 쉬프터(1410-b2)의 출력신호와 덧셈기 b1(1420-b1)의 출력신호 사이의 덧셈 연산을 수행하고, 뺄셈기 b3(1430-b3)는 뺄셈기 b2(1430-b2)의 출력신호와 덧셈기 b1(1420-b1)의 출력신호 사이의 뺄셈 연산을 수행한다.
먹스 b(1440)의 제0 입력단/제1 입력단에는 덧셈기 b2(1420-b2)의 출력신호/뺄셈기 b3(1430-b3)의 출력신호가 입력된다.
곱셈기 b(7212)는 제1 제어신호(M1)에 의해 제어되되, 제1 제어신호(M1)가 로우값(=0)을 가지고 경우 먹스 b(1440)의 제0 입력단에 입력된 신호가 출력되고, 제1 제어신호(M1)가 하이값(=1)을 가지고 경우 먹스 b(1440)의 제1 입력단에 입력된 신호가 출력된다.
도 15은 본 발명의 일 실시예에 따른 곱셈기 c(7213)의 상세한 구조를 도시한 도면이다.
도 15을 참조하면, 곱셈기 c(7213)는 쉬프터부 c(1510), 5개의 덧셈기 및 하나의 먹스(1530)를 포함한다.
쉬프터부 c(1510)는 곱셈기 c(7213)의 입력신호가 인가된 노드 c와 연결되어 곱셈기 c(7213)의 입력신호를 쉬프트한다. 이 때, 쉬프터부 c(7213)는 노드 c와 병렬로 각각 연결된 13비트 쉬프터(1510-c1), 11비트 쉬프터(1510-c2), 10비트 쉬프터(1510-c3), 8비트 쉬프터(1510-c4) 및 6비트 쉬프터(1510-c5)를 포함한다.
덧셈기 c1(1520-c1)는 13비트 쉬프터(1510-c1)의 출력신호와 11비트 쉬프터(1510-c2)의 출력신호 사이의 덧셈 연산을 수행하고, 덧셈기 c2(1520-c2)는 10비트 쉬프터(1510-c3)의 출력신호와 8비트 쉬프터(1510-c4)의 출력신호 사이의 덧셈 연산을 수행하고, 덧셈기 c3(1520-c3)는 6비트 쉬프터(1510-c5)의 출력신호와 곱셈기 c(7213)의 입력신호 사이의 덧셈 연산을 수행한다. 덧셈기 c4(1520-c4)는 덧셈기 c1(1520-c1)의 출력신호와 덧셈기 c2(1520-c2)의 출력신호 사이의 덧셈 연산을 수행하고, 덧셈기 c5(1520-c5)는 덧셈기 c3(1520-c3)의 출력신호와 덧셈기 c4(1520-c4)의 출력신호 사이의 덧셈 연산을 수행한다.
먹스 c(1530)의 제0 입력단/제1 입력단에는 6비트 쉬프터(1510-c5)의 출력신호/덧셈기 c5(1520-c5)의 출력신호가 입력된다.
곱셈기 c(7213)는 제1 제어신호(M1)에 의해 제어되되, 제1 제어신호(M1)가 로우값(=0)을 가지고 경우 먹스 c(7213)의 제0 입력단에 입력된 신호가 출력되고, 제1 제어신호(M1)가 하이값(=1)을 가지고 경우 먹스 c(7213)의 제1 입력단에 입력된 신호가 출력된다.
도 16은 본 발명의 일 실시예에 따른 곱셈기 d(7214)의 상세한 구조를 도시한 도면이다.
도 16을 참조하면, 곱셈기 d(7214)는 쉬프터부 d(1610), 5개의 덧셈기, 하나의 뺄셈기 및 하나의 먹스(1630)를 포함한다.
쉬프터부 d(1610)는 곱셈기 d(7214)의 입력신호가 인가된 노드 d와 연결되어 곱셈기 d(7214)의 입력신호를 쉬프트한다. 이 때, 쉬프터부 d(1610)는 노드 d와 병렬로 각각 연결된 12비트 쉬프터(1610-d1), 10비트 쉬프터(1610-d2), 7비트 쉬프터(1610-d3), 5비트 쉬프터(1610-d4) 및 1비트 쉬프터(1610-d5)를 포함한다.
덧셈기 d1(1710-d1)는 12비트 쉬프터(1610-d1)의 출력신호와 10비트 쉬프터(1610-d2)의 출력신호 사이의 덧셈 연산을 수행하고, 덧셈기 d2(1710-d2)는 7비트 쉬프터(1610-d3)의 출력신호와 5비트 쉬프터(1610-d4)의 출력신호 사이의 덧셈 연산을 수행하고, 덧셈기 d3(1710-d3)는 1비트 쉬프터(1610-d5)의 출력신호와 곱셈기 d(7214)의 입력신호 사이의 덧셈 연산을 수행한다. 덧셈기 d4(1710-d4)는 덧셈기 d1(1710-d1)의 출력신호와 덧셈기 d2(1710-d2)의 출력신호 사이의 덧셈 연산을 수행하고, 덧셈기 d5(1710-d5)는 덧셈기 d3(1710-d3)의 출력신호와 덧셈기 d4(1710-d4)의 출력신호 사이의 덧셈 연산을 수행하고, 뺄셈기 d(1620)는 5비트 쉬프터(1610-d4)의 출력신호와 덧셈기 d3(1710-d3)의 출력신호 사이의 뺄셈 연산을 수행한다.
먹스 d(1630)의 제0 입력단/제1 입력단에는 뺄셈기 d(1620)의 출력신호/덧셈기 d5(1710-d5)의 출력신호가 입력된다.
곱셈기 d(7214)는 제1 제어신호(M1)에 의해 제어되되, 제1 제어신호(M1)가 로우값(=0)을 가지고 경우 먹스 d(1630)의 제0 입력단에 입력된 신호가 출력되고, 제1 제어신호(M1)가 하이값(=1)을 가지고 경우 먹스 d(1630)의 제1 입력단에 입력된 신호가 출력된다.
한편, 곱셈기 e(7215) 및 곱셈기 f(7216)는 동일한 구조를 가지므로, 곱셈기 e(7215)를 기준으로 구조를 설명하기로 한다.
도 17은 본 발명의 일 실시예에 따른 곱셈기 e(7215)의 상세한 구조를 도시한 도면이다.
도 17을 참조하면, 곱셈기 e(7215)는 2개의 쉬프터부 e, 8개의 덧셈기, 8개의 뺄셈기 및 3개의 먹스를 포함한다.
쉬프터부 e1(1711)는 곱셈기 e(7215)의 입력신호가 인가된 노드 e1와 연결되어 곱셈기 e(7215)의 입력신호를 쉬프트한다. 이 때, 쉬프터부 e1(1711)는 노드 e1와 병렬로 각각 연결된 14비트 쉬프터(1711-e1), 13비트 쉬프터(1711-e2), 11비트 쉬프터(1711-e3), 10비트 쉬프터(1711-e4), 8비트 쉬프터(1711-e5), 7비트 쉬프터(1711-e6), 6비트 쉬프터 A(1711-e7), 5비트 쉬프터(1711-e8) 및 1비트 쉬프터 A(1711-e9)를 포함한다.
뺄셈기 e1(1730-e1)는 14비트 쉬프터(1711-e1)의 출력신호와 10비트 쉬프터(1711-e4)의 출력신호 사이의 뺄셈 연산을 수행하고, 덧셈기 e1(1720-e1)는 뺄셈기 e1(1730-e1)의 출력신호와 곱셈기 e(7215)의 입력신호 사이의 덧셈 연산을 수행하고, 뺄셈기 e2(1730-e2)는 덧셈기 e1(1720-e1)의 출력신호와 11비트 쉬프터(1711-e3)의 출력신호 사이의 뺄셈 연산을 수행한다. 뺄셈기 e3(1730-e3)는 13비트 쉬프터(1711-e2)의 출력신호와 11비트 쉬프터(1711-e3)의 출력신호 사이의 뺄셈 연산을 수행하고, 뺄셈기 e4(1730-e4)는 5비트 쉬프터(1711-e8)의 출력신호와 8비트 쉬프터(1711-e5)의 출력신호 사이의 뺄셈 연산을 수행하고, 덧셈기 e2(1720-e2)는 덧셈기 e1(1720-e1)의 출력신호와 뺄셈기 e4(1730-e4)의 출력신호 사이의 덧셈 연산을 수행한다.
덧셈기 e3(1720-e3)는 뺄셈기 e2(1730-e2)의 출력신호와 6비트 쉬프터 A(1711-e7)의 출력신호 사이의 덧셈 연산을 수행하고, 뺄셈기 e5(1730-e5)는 7비트 쉬프터(1711-e6)의 출력신호와 1비트 쉬프터 A(1711-e9) 사이의 뺄셈 연산을 수행하고, 덧셈기 e4(1720-e4)는 뺄셈기 e3(1730-e3)의 출력신호와 뺄셈기 e5(1730-e5)의 출력신호 사이의 덧셈 연산을 수행한다.
쉬프터부 e2(1712)는 곱셈기 e(7215)의 입력신호가 인가된 노드 e2와 연결되어 곱셈기 e(7215)의 입력신호를 쉬프트한다. 이 때, 쉬프터부 e2(1712)는 노드 e2와 병렬로 각각 연결된 6비트 쉬프터 B(1712-e1), 3비트 쉬프터(1712-e2)와, 1비트 쉬프터 B(1712-e3)와 1비트 쉬프터 C(1712-e4)를 포함한다.
덧셈기 e5(1720-e5)는 6비트 쉬프터 B(1712-e1)의 출력신호와 곱셈기 e(7215)의 입력신호 사이에 덧셈 연산을 수행하고, 덧셈기 e6(1720-e6)는 3비트 쉬프터(1712-e2)의 출력신호와 곱셈기 e(7215)의 입력신호 사이에 덧셈 연산을 수행하고, 덧셈기 e7(1720-e7)는 덧셈기 e5(1720-e5)의 출력신호와 덧셈기 e6(1720-e6)의 출력신호 사이의 덧셈 연산을 수행한다. 1비트 쉬프터 B(1712-e3)는 덧셈기 e6(1720-e6)의 출력신호를 1비트 쉬프트하여 출력하고, 덧셈기 e8(1720-e8)는 덧셈기 e7(1720-e7)의 출력신호와 1비트 쉬프터 B(1712-e3)의 출력신호 사이의 덧셈 연산을 수행한다.
먹스 e1(1740-e1)의 제0 입력단/제1 입력단/제2 입력단에는 1비트 쉬프터 B(1712-e3)의 출력신호를 1비트 쉬프트하여 출력하는 1비트 쉬프터 C(1712-e4)의 출력신호/덧셈기 e4(1720-e4)의 출력신호/곱셈기 e(7215)의 입력신호가 입력되고, 먹스 e2(1740-e2)는 제0 입력단/제1 입력단/제2 입력단에는 덧셈기 e8(1720-e8)의 출력신호/덧셈기 e2(1720-e2)의 출력신호/곱셈기 e(7215)의 입력신호가 입력되고, 먹스 e3(1740-e3)의 제0 입력단/제1 입력단에는 덧셈기 e7(1720-e7)의 출력신호/덧셈기 e3(1720-e3)의 출력신호가 입력된다.
이 때, 곱셈기 e(7215)는 제1 제어신호(M1) 및 제2 제어신호(M2)에 의해 제어되되, 제2 제어신호(M2)가 하이값(=1)을 가지고 제1 제어신호(M1)가 로우값(=0)을 가지는 경우 먹스 e1(1740-e1) 및 먹스 e2(1740-e2)는 제2 입력단에 입력된 신호가 출력되고, 제2 제어신호(M2)가 로우값(=0)을 가지고 제1 제어신호(M1)가 하이값(=1)을 가지는 경우 먹스 e1(1740-e1), 먹스 e2(1740-e2) 및 먹스 e3(1740-e3)는 제1 입력단에 입력된 신호가 출력되고, 제2 제어신호(M2)가 로우값(=0)을 가지고 제1 제어신호(M1)가 로우값(=0)을 가지는 경우 먹스 e1(1740-e1), 먹스 e2(1740-e2) 및 먹스 e3(1740-e3)는 제0 입력단에 입력된 신호가 출력된다.
도 18은 HEVC IDCT를 수행하는 곱셈기들의 동작을 도시하고 있다. 즉, 도 18은 HEVC IDCT에서는 곱셈기 a(7211), 곱셈기 c(7213), 곱셈기 e(7215) 및 곱셈기 f(7216)가 동작하며, 도 18의 (a)는 곱셈기 a(7211)의 동작, 도 18의 (b)는 곱셈기 c(7213)의 동작, 도 18의 (c)는 곱셈기 e(7215)/곱셈기 f(7216)의 동작을 각각 도시하고 있다. 이 때, 사용되지 않는 계수들의 동작은 생략하였다.
정리하면, 본 발명의 실시예에 따른 역변환 장치(100)는 서로 다른 다수의 영상의 역변환을 통합하여 구현하여, 칩의 면적을 줄일 수 있는 장점이 있다.
이하, 도 19를 참조하여, 본 발명의 시뮬레이션 결과를 설명하기로 한다.
본 시뮬레이션에서는 IDEC의 CAD Tool을 지원받아 구현하였으며 Verilog HDL을 이용하여 RTL을 완성한 후 동작을 검증하였고, 도 19과 같은 시뮬레이션 결과를 얻었다. 각 입력 값에 따른 결과 값이 정상적으로 출력되고 있는 것을 확인하였다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (17)

  1. 4×4 블록 단위로 영상의 역변환을 수행하기 위한 다수의 역변환 유닛을 구비한 역변환부;를 포함하되, 상기 역변환 유닛 각각은,
    입력 픽셀값을 입력받는 입력부;
    상기 입력 픽셀값에 기초하여, 서로 다른 다수의 역변환을 대상으로 역변환을 위한 곱셈 연산을 수행하되, 적어도 하나의 먹스가 구비되어 있는 다수의 곱셈기를 포함하는 곱셈부;
    상기 다수의 곱셈기의 출력값을 이용하여 출력 픽셀값을 출력하는 출력부;
    다수의 제1 덧셈기, 다수의 제1 뺄셈기 및 스위치를 포함하며, 상기 입력 픽셀값을 상기 다수의 곱셈기로 전달하는 제1 경로부; 및
    다수의 제2 덧셈기, 다수의 제2 뺄셈기 및 다수의 제2 먹스를 포함하며, 상기 다수의 곱셈기의 출력신호를 상기 출력부로 전달하는 제2 경로부;를 포함하되,
    상기 스위치, 상기 다수의 곱셈기 내의 적어도 하나의 먹스 및 상기 다수의 제2 먹스는 제어신호에 기초하여 상기 서로 다른 다수의 역변환 중 어느 하나를 수행하도록 동작하는 영상의 역변환 장치.
  2. 제1항에 있어서,
    상기 서로 다른 다수의 역변환은 HEVC IDCT, HEVC IDST, VP9 IDCT, VP9 IADST 및 VP9 IWHT을 포함하되,
    상기 HEVC IDCT의 곱셈 연산에 대한 계수는 A1, A2, A3이고, 상기 HEVC IDST의 곱셈 연산에 대한 계수는 B1, B2, B3, B4이고, 상기 VP9 IDCT의 곱셈 연산에 대한 계수는 C1, C2, C3이고, 상기 VP9 IADST의 곱셈 연산에 대한 계수는 D1, D2, D3, D4인 것을 특징으로 하는 영상의 역변환 장치.
  3. 제2항에 있어서,
    상기 다수의 곱셈기는 곱셈기 a, 곱셈기 b, 곱셈기 c, 곱셈기 d, 곱셈기 e 및 곱셈기 f를 포함하되,
    상기 곱셈기 a는 입력신호에 A2, B2, C2, D2 중 어느 한 계수를 곱하거나 바이패스하여 출력신호를 생성하고, 상기 곱셈기 b는 입력신호에 B4, D4 중 어느 한 계수를 곱하여 출력신호를 생성하고, 상기 곱셈기 c는 입력신호에 A2, C2 중 어느 한 계수를 곱하여 출력신호를 생성하고, 상기 곱셈기 d는 입력신호에 B1, D1 중 어느 한 계수를 곱하여 출력신호를 생성하고, 상기 곱셈기 e 및 상기 곱셈기 f는 입력신호에 A1, C1, A3, C3, B3, D3 중 어느 한 계수를 곱하거나 바이패스하여 출력신호를 생성하는 것을 특징으로 하는 영상의 역변환 장치.
  4. 제3항에 있어서,
    상기 입력 픽셀값은 제0 입력 픽셀값, 제1 입력 픽셀값, 제2 입력 픽셀값 및 제3 입력 픽셀값을 포함하고, 상기 다수의 제1 덧셈기는 제1-1 덧셈기, 제1-2 덧셈기 및 제1-3 덧셈기를 포함하고, 상기 다수의 제2 뺄셈기는 제1-1 뺄셈기 및 제1-2 뺄셈기를 포함하되,
    상기 제1-1 덧셈기는 상기 제0 입력 픽셀값과 상기 제2 입력 픽셀값 사이의 덧셈 연산을 수행하여 상기 곱셈기 a로 전달하고,
    상기 제1-2 덧셈기는 상기 제2 입력 픽셀값과 상기 제3 입력 픽셀값 사이의 덧셈 연산을 수행하여 상기 곱셈기 b로 전달하고,
    상기 제1-1 뺄셈기는 상기 제0 입력 픽셀값과 상기 제2 입력 픽셀값 사이의 뺄셈 연산을 수행하여 상기 곱셈기 c로 전달하고,
    상기 제1-2 뺄셈기는 상기 제0 입력 픽셀값과 상기 제3 입력 픽셀값 사이의 뺄셈 연산을 수행하여 상기 곱셈기 d로 전달하고,
    상기 제1-3 덧셈기는 상기 스위치의 온/오프의 상태에 따라 상기 제1-2 뺄셈기의 출력신호와 상기 제3 입력 픽셀값 사이의 덧셈 연산을 수행하거나 상기 제3 입력 픽셀값을 바이패스하여 상기 곱셈기 e로 전달하고,
    상기 제1 입력 픽셀값은 상기 곱셈기 f로 직접 입력되는 것을 특징으로 하는 영상의 역변환 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 제어신호는 제0 제어신호를 포함하되,
    상기 제0 제어신호가 로우값을 가지는 경우, 상기 스위치는 오프되고, 상기 제1-3 덧셈기는 상기 제3 입력 픽셀값을 바이패스하고,
    상기 제0 제어신호가 하이값을 가지는 경우, 상기 스위치는 온되고, 상기 제1-3 덧셈기는 상기 제1-2 뺄셈기의 출력신호와 상기 제3 입력 픽셀값 사이의 덧셈 연산을 수행하는 것을 특징으로 하는 영상의 역변환 장치.
  6. 제3항에 있어서,
    상기 곱셈기 a는 A2, C2 및 바이패스 중 하나와 대응되는 출력신호를 출력하는 제1 출력단과, B2 및 D2 중 하나와 대응되는 출력신호를 출력하는 제2 출력단을 포함하고, 상기 곱셈기 e는 B3 및 D3 중 하나와 대응되는 출력신호를 출력하는 제1 출력단과, A3 및 C3 중 하나와 대응되는 출력신호를 출력하는 제2 출력단과, A1, C1 및 바이패스 중 하나와 대응되는 출력신호를 출력하는 제3 출력단을 포함하고, 상기 곱셈기 f는 A1 및 C1 중 하나와 대응되는 출력신호를 출력하는 제1 출력단과, A3, C3 및 바이패스 중 하나와 대응되는 출력신호를 출력하는 제2 출력단과, B3 및 D3 중 하나와 대응되는 출력신호를 출력하는 제3 출력단을 포함하고,
    상기 다수의 제2 덧셈기는 제2-1 덧셈기, 제2-2 덧셈기, 제2-3 덧셈기, 제2-4 덧셈기 및 제2-5 덧셈기를 포함하고, 상기 다수의 제2 뺄셈기는 제2-1 뺄셈기, 제2-2 뺄셈기, 제2-3 뺄셈기, 제2-4 뺄셈기 및 제2-5 뺄셈기를 포함하고, 상기 제2 먹스는 제2-1 먹스, 제2-2 먹스, 제2-3 먹스, 제2-4 먹스, 제2-5 먹스, 제2-6 먹스, 제2-7 먹스, 제2-8 먹스, 제2-9 먹스 및 제2-10 먹스를 포함하는 것을 특징으로 하는 영상의 역변환 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제2-1 덧셈기는 상기 곱셈기 b의 출력신호와 상기 곱셈기 d의 출력신호 사이의 덧셈 연산을 수행하고, 상기 제2-1 뺄셈기는 상기 곱셈기 f의 제1 출력단의 출력신호와 상기 곱셈기 e의 제2 출력단의 출력신호 사이의 뺄셈 연산을 수행하고, 상기 제2-2 덧셈기는 상기 곱셈기 e의 제3 출력단의 출력신호와 상기 곱셈기 f의 제2 출력단의 출력신호 사이의 덧셈 연산을 수행하고,
    상기 제2-1 먹스의 제0 입력단/제1 입력단에는 상기 곱셈기 a의 제1 출력단의 출력신호/상기 제2-1 덧셈기의 출력신호가 입력되고, 상기 제2-2 먹스의 제0 입력단/제1 입력단에는 상기 곱셈기 c의 출력신호/상기 곱셈기 a의 제2 출력단의 출력신호가 입력되고, 상기 제2-3 먹스의 제0 입력단/제1 입력단에는 상기 제2-1 뺄셈기의 출력신호/상기 곱셈기 f의 제3 출력단의 출력신호가 입력되고, 상기 제2-4 먹스의 제0 입력단/제1 입력단에는 상기 제2-2 덧셈기의 출력신호/상기 곱셈기 f의 제3 출력단의 출력신호가 입력되는 것을 특징으로 하는 영상의 역변환 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제2-2 뺄셈기는 상기 제2-4 먹스의 출력신호와 상기 제2-1 먹스의 출력신호 사이의 뺄셈 연산을 수행하고, 상기 제2-3 덧셈기는 상기 제2-1 먹스의 출력신호와 상기 제2-4 먹스의 출력신호 사이의 덧셈 연산을 수행하고, 상기 제2-4 덧셈기는 상기 제2-2 먹스의 출력신호와 상기 제2-3 먹스의 출력신호 사이의 덧셈 연산을 수행하고, 상기 제2-3 뺄셈기는 상기 제2-2 먹스의 출력신호와 상기 제2-3 먹스의 출력신호 사이의 뺄셈 연산을 수행하고, 상기 제2-4 뺄셈기는 상기 제2-1 먹스의 출력신호와 상기 제2-4 먹스의 출력신호 사이의 뺄셈 연산을 수행하고, 상기 제2-5 뺄셈기는 상기 제2-4 덧셈기의 출력신호와 상기 곱셈기 b의 출력신호 사이의 뺄셈 연산을 수행하고 제2-5 덧셈기는 상기 곱셈기 d의 출력신호와 상기 제2-3 뺄셈기의 출력신호 사이의 뺄셈 연산을 수행하고,
    상기 제2-5 먹스의 제0 입력단/제1 입력단에는 상기 제2-4 덧셈기의 출력신호/상기 제2-5 뺄셈기의 출력신호가 입력되고, 상기 제2-6 먹스의 제0 입력단/제1 입력단에는 상기 제2-3 뺄셈기의 출력신호/상기 곱셈기 e의 제1 출력단의 출력신호가 입력되고, 상기 제2-7 먹스의 제0 입력단/제1 입력단에는 상기 제2-4 뺄셈기의 출력신호/상기 제2-5 덧셈기의 출력신호가 입력되는 것을 특징으로 하는 영상의 역변환 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제2-8 먹스의 제0 입력단/제1 입력단에는 상기 제2-3 덧셈기의 출력신호/상기 제2-7 먹스의 출력신호가 입력되고, 상기 제2-9 먹스의 제0 입력단/제1 입력단에는 상기 제2-5 먹스의 출력신호/상기 제2-2 뺄셈기의 출력신호가 입력되고, 상기 제2-10 먹스의 제0 입력단/제1 입력단에는 상기 제2-6 먹스의 출력신호/상기 제2-2 뺄셈기의 출력신호가 입력되고,
    상기 출력 픽셀값은 제0 출력 픽셀값, 제1 출력 픽셀값, 제2 출력 픽셀값 및 제3 출력 픽셀값을 포함하되, 상기 제2-8 먹스의 출력신호가 상기 제0 출력 픽셀값이고, 상기 제2-9 먹스의 출력신호가 상기 제1 출력 픽셀값이고, 상기 제2-10 먹스의 출력신호가 상기 제2 출력 픽셀값이고, 상기 제2-7 먹스의 출력신호가 상기 제3 출력 픽셀값인 것을 특징으로 하는 영상의 역변환 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 제어신호는 제0 제어신호 및 제2 제어신호를 포함하되,
    상기 제2-1 먹스, 상기 제2-2 먹스, 상기 제2-3 먹스, 상기 제2-4 먹스, 상기 제2-5 먹스, 상기 제2-6 먹스 및 상기 제2-7 먹스는 상기 제0, 제어신호에 의해 동작이 제어되며, 상기 제2-8 먹스, 상기 제2-9 먹스 및 상기 제2-10 먹스는 상기 제2 제어신호에 의해 동작이 제어되고,
    상기 제0 제어신호가 로우값을 갖는 경우, 상기 제2-1 먹스, 상기 제2-2 먹스, 상기 제2-3 먹스, 상기 제2-4 먹스, 상기 제2-5 먹스, 상기 제2-6 먹스 및 상기 제2-7 먹스 각각의 상기 제0 입력단으로 입력된 신호가 출력되고, 상기 제0 제어신호가 하이값을 갖는 경우, 상기 제2-1 먹스, 상기 제2-2 먹스, 상기 제2-3 먹스, 상기 제2-4 먹스, 상기 제2-5 먹스, 상기 제2-6 먹스 및 상기 제2-7 먹스 각각의 상기 제1 입력단으로 입력된 신호가 출력되고,
    상기 제2 제어신호가 로우값을 갖는 경우, 상기 제2-8 먹스, 상기 제2-9 먹스 및 상기 제2-10 먹스 각각의 상기 제0 입력단으로 입력된 신호가 출력되고, 상기 제2 제어신호가 하이값을 갖는 경우, 상기 제2-8 먹스, 상기 제2-9 먹스 및 상기 제2-10 먹스 각각의 상기 제1 입력단으로 입력된 신호가 출력되는 것을 특징으로 하는 영상의 역변환 장치.
  11. 제3항에 있어서,
    상기 A1은 36이고, 상기 A2은 64이고, 상기 A3은 83이고,
    상기 B1은 29이고, 상기 B2은 55이고, 상기 B3은 74이고, 상기 B4은 84이고,
    상기 C1은 6270이고, 상기 C2은 11585이고, 상기 C3은 15137이고,
    상기 D1은 5283이고, 상기 D2은 9929이고, 상기 D3은 13377이고, 상기 D4은 15212인 것을 특징으로 하는 영상의 역변환 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 곱셈기 a는,
    상기 곱셈기 a의 입력신호가 인가된 노드 a와 연결되어 상기 곱셈기 a의 입력신호를 쉬프트하는 쉬프터부 a - 상기 쉬프터부 a는 상기 노드 a와 병렬로 각각 연결된 13비트 쉬프터, 11비트 쉬프터, 10비트 쉬프터, 8비트 쉬프터, 6비트 쉬프터 및 3비트 쉬프터를 포함함 -, 상기 13비트 쉬프터의 출력신호와 상기 11비트 쉬프터의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 a1, 상기 10비트 쉬프터의 출력신호와 상기 8비트 쉬프터의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 a2, 상기 6비트 쉬프터의 출력신호와 상기 곱셈기 a의 입력신호 사이의 덧셈 연산을 수행하는 덧셈기 a3, 상기 덧셈기 a1의 출력신호와 상기 덧셈기 a2의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 a4, 상기 덧셈기 a3의 출력신호와 상기 덧셈기 a4의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 a5, 상기 덧셈기 a1의 출력신호와 상기 8비트 쉬프터의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 a1, 상기 3비트 쉬프터의 출력신호와 상기 곱셈기 a의 입력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 a2, 상기 6비트 쉬프터의 출력신호와 상기 뺄셈기 a2의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 a3, 상기 뺄셈기 a1의 출력신호와 상기 뺄셈기 a3의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 a4, 제0 입력단/제1 입력단/제2 입력단에 상기 6비트 쉬프터의 출력신호/상기 덧셈기 a5의 출력신호/상기 곱셈기 a의 입력신호가 입력되는 먹스 a1, 제0 입력단/제1 입력단에 상기 뺄셈기 a3의 출력신호/상기 뺄셈기 a4의 출력신호가 입력되는 먹스 a2를 포함하고,
    상기 제어신호는 제1 제어신호 및 제2 제어신호를 포함하고, 상기 제2 제어신호가 하이값을 가지고 상기 제1 제어신호가 로우값을 가지는 경우 상기 먹스 a1는 상기 제2 입력단에 입력된 신호가 출력되고, 상기 제2 제어신호가 로우값을 가지고 상기 제1 제어신호가 하이값을 가지는 경우 상기 먹스 a1 및 상기 먹스 a2 각각은 상기 제1 입력단에 입력된 신호가 출력되고, 상기 제2 제어신호가 로우값을 가지고 상기 제1 제어신호가 로우값을 가지는 경우 상기 먹스 a1 및 상기 먹스 a2 각각은 상기 제0 입력단에 입력된 신호가 출력되는 것을 특징으로 하는 영상의 역변환 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 곱셈기 b는,
    상기 곱셈기 b의 입력신호가 인가된 노드 b와 연결되어 상기 곱셈기 b의 입력신호를 쉬프트하는 쉬프터부 b - 상기 쉬프터부 b는 상기 노드 b와 병렬로 각각 연결된 14비트 쉬프터, 6비트 쉬프터, 4비트 쉬프터 A, 2비트 쉬프터와, 상기 6비트 쉬프터와 연결된 4비트 쉬프터 B와, 상기 4비트 쉬프터 A와 연결된 3비트 쉬프터를 포함함 -, 상기 14비트 쉬프터의 출력신호와 상기 4비트 쉬프터 B의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 b1, 상기 뺄셈기 b1의 출력신호와 상기 3비트 쉬프터의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 b2, 상기 4비트 쉬프터 A의 출력신호와 상기 2비트 쉬프터의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 b1, 상기 6비트 쉬프터의 출력신호와 상기 덧셈기 b1의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 b2, 상기 뺄셈기 b2의 출력신호와 상기 덧셈기 b1의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 b3, 제0 입력단/제1 입력단에 상기 덧셈기 b2의 출력신호/상기 뺄셈기 b3의 출력신호가 입력되는 먹스 b를 포함하고,
    상기 제어신호는 제1 제어신호를 포함하고, 상기 제1 제어신호가 로우값을 가지고 경우 상기 먹스 b의 상기 제0 입력단에 입력된 신호가 출력되고, 상기 제1 제어신호가 하이값을 가지고 경우 상기 먹스 b의 상기 제1 입력단에 입력된 신호가 출력되는 것을 특징으로 하는 영상의 역변환 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 곱셈기 c는,
    상기 곱셈기 c의 입력신호가 인가된 노드 c와 연결되어 상기 곱셈기 c의 입력신호를 쉬프트하는 쉬프터부 c - 상기 쉬프터부 c는 상기 노드 c와 병렬로 각각 연결된 13비트 쉬프터, 11비트 쉬프터, 10비트 쉬프터, 8비트 쉬프터 및 6비트 쉬프터를 포함함 -, 상기 13비트 쉬프터의 출력신호와 상기 11비트 쉬프터의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 c1, 상기 10비트 쉬프터의 출력신호와 상기 8비트 쉬프터의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 c2, 상기 6비트 쉬프터의 출력신호와 상기 곱셈기 c의 입력신호 사이의 덧셈 연산을 수행하는 덧셈기 c3, 상기 덧셈기 c1의 출력신호와 상기 덧셈기 c2의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 c4, 상기 덧셈기 c3의 출력신호와 상기 덧셈기 c4의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 c5, 제0 입력단/제1 입력단에 상기 6비트 쉬프터의 출력신호/상기 덧셈기 c5의 출력신호가 입력되는 먹스 c를 포함하고,
    상기 제어신호는 제1 제어신호를 포함하고, 상기 제1 제어신호가 로우값을 가지고 경우 상기 먹스 c의 상기 제0 입력단에 입력된 신호가 출력되고, 상기 제1 제어신호가 하이값을 가지고 경우 상기 먹스 c의 상기 제1 입력단에 입력된 신호가 출력되는 것을 특징으로 하는 영상의 역변환 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 곱셈기 d는,
    상기 곱셈기 d의 입력신호가 인가된 노드 d와 연결되어 상기 곱셈기 d의 입력신호를 쉬프트하는 쉬프터부 d - 상기 쉬프터부 d는 상기 노드 d와 병렬로 각각 연결된 12비트 쉬프터, 10비트 쉬프터, 7비트 쉬프터, 5비트 쉬프터 및 1비트 쉬프터를 포함함 -, 상기 12비트 쉬프터의 출력신호와 상기 10비트 쉬프터의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 d1, 상기 7비트 쉬프터의 출력신호와 상기 5비트 쉬프터의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 d2, 상기 1비트 쉬프터의 출력신호와 상기 곱셈기 d의 입력신호 사이의 덧셈 연산을 수행하는 덧셈기 d3, 상기 덧셈기 d1의 출력신호와 상기 덧셈기 d2의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 d4, 상기 덧셈기 d3의 출력신호와 상기 덧셈기 d4의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 d5, 상기 5비트 쉬프터의 출력신호와 상기 덧셈기 d3의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 d, 제0 입력단/제1 입력단에 상기 뺄셈기 d의 출력신호/상기 덧셈기 d5의 출력신호가 입력되는 먹스 d를 포함하고,
    상기 제어신호는 제1 제어신호를 포함하고, 상기 제1 제어신호가 로우값을 가지고 경우 상기 먹스 d의 상기 제0 입력단에 입력된 신호가 출력되고, 상기 제1 제어신호가 하이값을 가지고 경우 상기 먹스 d의 상기 제1 입력단에 입력된 신호가 출력되는 것을 특징으로 하는 영상의 역변환 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 곱셈기 e 및 상기 곱셈기 f는 동일한 구조를 가지되,
    상기 곱셈기 e는,
    상기 곱셈기 e의 입력신호가 인가된 노드 e1와 연결되어 상기 곱셈기 e의 입력신호를 쉬프트하는 쉬프터부 e1 - 상기 쉬프터부 e1는 상기 노드 e1와 병렬로 각각 연결된 14비트 쉬프터, 13비트 쉬프터, 11비트 쉬프터, 10비트 쉬프터, 8비트 쉬프터, 7비트 쉬프터, 6비트 쉬프터 A, 5비트 쉬프터 및 1비트 쉬프터 A를 포함함 -, 상기 14비트 쉬프터의 출력신호와 상기 10비트 쉬프터의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 e1, 상기 뺄셈기 e1의 출력신호와 상기 곱셈기 e의 입력신호 사이의 덧셈 연산을 수행하는 덧셈기 e1, 상기 덧셈기 e1의 출력신호와 상기 11비트 쉬프터의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 e2, 상기 13비트 쉬프터의 출력신호와 상기 11비트 쉬프터의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 e3, 상기 5비트 쉬프터의 출력신호와 상기 8비트 쉬프터의 출력신호 사이의 뺄셈 연산을 수행하는 뺄셈기 e4, 상기 덧셈기 e1의 출력신호와 상기 뺄셈기 e4의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 e2, 상기 뺄셈기 e2의 출력신호와 상기 6비트 쉬프터 A의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 e3, 상기 7비트 쉬프터의 출력신호와 상기 1비트 쉬프터 A 사이의 뺄셈 연산을 수행하는 뺄셈기 e5, 상기 뺄셈기 e3의 출력신호와 상기 뺄셈기 e5의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 e4, 상기 곱셈기 e의 입력신호가 인가된 노드 e2와 연결되어 상기 곱셈기 e의 입력신호를 쉬프트하는 쉬프터부 e2 - 상기 쉬프터부 e2는 상기 노드 e2와 병렬로 각각 연결된 6비트 쉬프터 B, 3비트 쉬프터와, 1비트 쉬프터 B와 1비트 쉬프터 C를 포함함 -, 상기 6비트 쉬프터 B의 출력신호와 상기 곱셈기 e의 입력신호 사이에 덧셈 연산을 수행하는 덧셈기 e5, 상기 3비트 쉬프터의 출력신호와 상기 곱셈기 e의 입력신호 사이에 덧셈 연산을 수행하는 덧셈기 e6, 상기 덧셈기 e5의 출력신호와 상기 덧셈기 e6의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 e7, 상기 덧셈기 e7의 출력신호와 상기 덧셈기 e6의 출력신호를 1비트 쉬프트하여 출력하는 상기 1비트 쉬프터 B의 출력신호 사이의 덧셈 연산을 수행하는 덧셈기 e8, 제0 입력단/제1 입력단/제2 입력단에 상기 1비트 쉬프터 B의 출력신호를 1비트 쉬프트하여 출력하는 상기 1비트 쉬프터 C의 출력신호/상기 덧셈기 e4의 출력신호/상기 곱셈기 e의 입력신호가 입력되는 먹스 e1, 제0 입력단/제1 입력단/제2 입력단에 상기 덧셈기 e8의 출력신호/상기 덧셈기 e2의 출력신호/상기 곱셈기 e의 입력신호가 입력되는 먹스 e2, 제0 입력단/제1 입력단에 상기 덧셈기 e7의 출력신호/상기 덧셈기 e3의 출력신호가 입력되는 먹스 e3를 포함하고,
    상기 제어신호는 제1 제어신호 및 제2 제어신호를 포함하고, 상기 제2 제어신호가 하이값을 가지고 상기 제1 제어신호가 로우값을 가지는 경우 상기 먹스 e1 및 상기 먹스 e2는 상기 제2 입력단에 입력된 신호가 출력되고, 상기 제2 제어신호가 로우값을 가지고 상기 제1 제어신호가 하이값을 가지는 경우 상기 먹스 e1, 상기 먹스 e2 및 상기 먹스 e3는 상기 제1 입력단에 입력된 신호가 출력되고, 상기 제2 제어신호가 로우값을 가지고 상기 제1 제어신호가 로우값을 가지는 경우 상기 먹스 e1, 상기 먹스 e2 및 상기 먹스 e3는 상기 제0 입력단에 입력된 신호가 출력되는 것을 특징으로 하는 영상의 역변환 장치.
  17. 4×4 블록 단위로 영상의 역변환을 수행하기 위한 다수의 역변환 유닛을 구비한 역변환부;를 포함하되, 상기 역변환 유닛 각각은,
    입력 픽셀값을 입력받는 입력부;
    다수의 덧셈기, 다수의 뺄셈기, 다수의 먹스 및 하나의 스위치를 포함하며, 상기 입력 픽셀값에 기초하여 HEVC IDCT, HEVC IDST, VP9 IDCT, VP9 IADST 및 VP9 IWHT 중 어느 하나를 수행하기 위한 덧셈, 뺄셈 및 곱셈을 수행하는 연산부;
    상기 연산부의 출력값을 이용하여 출력 픽셀값을 출력하는 출력부; 및
    다수의 먹스 및 하나의 스위치를 제어하기 위한 제어신호를 생성하는 제어부;를 포함하는 영상의 역변환 장치.
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