JP2000137703A - 離散コサイン変換装置及び逆離散コサイン変換装置 - Google Patents
離散コサイン変換装置及び逆離散コサイン変換装置Info
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- JP2000137703A JP2000137703A JP31169598A JP31169598A JP2000137703A JP 2000137703 A JP2000137703 A JP 2000137703A JP 31169598 A JP31169598 A JP 31169598A JP 31169598 A JP31169598 A JP 31169598A JP 2000137703 A JP2000137703 A JP 2000137703A
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Abstract
(57)【要約】 （修正有）
【課題】回路規模を小さくでき、低消費電力化にも有効
な離散コサイン変換及び逆離散コサイン変換装置を提供
する。 【解決手段】本発明の離散コサイン変換装置は、Ｎ個の
入力データに対して加減算を実行する第１の加減算手段
とその出力に対して加減算を実行する第２の加減算手段
から構成される第１の演算手段と、これから出力される
Ｎ個の演算結果をＮ／４行１列の行列データの組として
４組に分け、各組の行列データに対してＮ／４行Ｎ／４
列の係数行列を乗じる行列演算手段から構成される第２
の演算手段と、これから出力されるＮ個の演算結果の内
のＮ／２個の演算結果に対して加減算処理を実行する第
３の加減算手段と、これから出力される演算結果に対し
て乗算を実行する第１の乗算手段とから構成される第３
の演算手段からなる。ほぼ同様な構成で逆離散コサイン
変換装置も作成することができる。
な離散コサイン変換及び逆離散コサイン変換装置を提供
する。 【解決手段】本発明の離散コサイン変換装置は、Ｎ個の
入力データに対して加減算を実行する第１の加減算手段
とその出力に対して加減算を実行する第２の加減算手段
から構成される第１の演算手段と、これから出力される
Ｎ個の演算結果をＮ／４行１列の行列データの組として
４組に分け、各組の行列データに対してＮ／４行Ｎ／４
列の係数行列を乗じる行列演算手段から構成される第２
の演算手段と、これから出力されるＮ個の演算結果の内
のＮ／２個の演算結果に対して加減算処理を実行する第
３の加減算手段と、これから出力される演算結果に対し
て乗算を実行する第１の乗算手段とから構成される第３
の演算手段からなる。ほぼ同様な構成で逆離散コサイン
変換装置も作成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、画像信号の符号化
やフィルタ処理などに使用される離散コサイン変換（Ｄ
ＣＴ）装置および逆離散コサイン変換（ＩＤＣＴ）装置
に関するものである。
やフィルタ処理などに使用される離散コサイン変換（Ｄ
ＣＴ）装置および逆離散コサイン変換（ＩＤＣＴ）装置
に関するものである。
【０００２】
【従来の技術】画像信号の圧縮処理や拡大縮小処理およ
びフィルタ処理などにおいて下記の（１）式および
（２）式に示すようなＮ点の離散コサイン変換や逆離散
コサイン変換の演算が用いられる。１次元Ｎ点ＤＣＴ演
算は、Ｎ個の入力データをｘk（ｋ＝０，１，２，・・
・，Ｎ−１）、Ｎ個の出力データをＸn（ｎ＝０，１，
２，・・・，Ｎ−１）とすると、Ｎ点１次元ＤＣＴの定
義式：
びフィルタ処理などにおいて下記の（１）式および
（２）式に示すようなＮ点の離散コサイン変換や逆離散
コサイン変換の演算が用いられる。１次元Ｎ点ＤＣＴ演
算は、Ｎ個の入力データをｘk（ｋ＝０，１，２，・・
・，Ｎ−１）、Ｎ個の出力データをＸn（ｎ＝０，１，
２，・・・，Ｎ−１）とすると、Ｎ点１次元ＤＣＴの定
義式：
【０００３】
【数１】
【０００４】で表される。また、１次元Ｎ点ＩＤＣＴ
は、Ｎ個の入力データをＸn（ｎ＝０，１，２，・・
・，Ｎ−１）、Ｎ個の出力データをｘk（ｋ＝０，１，
２，・・・，Ｎ−１）とすると、Ｎ点１次元ＩＤＣＴの
定義式：
は、Ｎ個の入力データをＸn（ｎ＝０，１，２，・・
・，Ｎ−１）、Ｎ個の出力データをｘk（ｋ＝０，１，
２，・・・，Ｎ−１）とすると、Ｎ点１次元ＩＤＣＴの
定義式：
【０００５】
【数２】
【０００６】で表される。このようなＮ点のＤＣＴおよ
びＩＤＣＴの演算を前述の（１）式および（２）式のま
まで計算するとＮ行Ｎ列の係数行列とＮ行１列の入力行
列との乗算が必要になる。そのため、その演算回数を削
減する方法として、次に示すように偶数行と奇数行とに
分割する方法が広く用いられている。（１）式をｎ＝２
ｌ（ｌ＝０，１，２，・・・，（Ｎ／２）−１）である
偶数行とｎ＝２ｌ＋１（ｌ＝０，１，２，・・・，（Ｎ
／２）−１）である奇数行とに分割すると、Ｎ点１次元
ＤＣＴの偶数ｎ行：
びＩＤＣＴの演算を前述の（１）式および（２）式のま
まで計算するとＮ行Ｎ列の係数行列とＮ行１列の入力行
列との乗算が必要になる。そのため、その演算回数を削
減する方法として、次に示すように偶数行と奇数行とに
分割する方法が広く用いられている。（１）式をｎ＝２
ｌ（ｌ＝０，１，２，・・・，（Ｎ／２）−１）である
偶数行とｎ＝２ｌ＋１（ｌ＝０，１，２，・・・，（Ｎ
／２）−１）である奇数行とに分割すると、Ｎ点１次元
ＤＣＴの偶数ｎ行：
【０００７】
【数３】
【０００８】Ｎ点１次元ＤＣＴの奇数ｎ行：
【０００９】
【数４】
【００１０】となる。同様に、（２）式をｎ＝２ｌ（ｌ
＝０，１，２，・・・，（Ｎ／２）−１）である偶数行
とｎ＝２ｌ＋１（ｌ＝０，１，２，・・・，（Ｎ／２）
−１）である奇数行とに分割すると、ＩＤＣＴの偶数ｎ
行：
＝０，１，２，・・・，（Ｎ／２）−１）である偶数行
とｎ＝２ｌ＋１（ｌ＝０，１，２，・・・，（Ｎ／２）
−１）である奇数行とに分割すると、ＩＤＣＴの偶数ｎ
行：
【００１１】
【数５】
【００１２】ＩＤＣＴの奇数ｎ行：
【００１３】
【数６】
【００１４】となる。（３）式，（４）式，（５）式，
（６）式に従えば、Ｎ点の１次元ＤＣＴおよび１次元Ｉ
ＤＣＴはともにＮ／２行Ｎ／２列の係数行列とＮ／２行
１列の入力行列との乗算を、偶数行と奇数行とについて
実行すればよいことになる。ＤＣＴについては演算回数
をさらに削減する方法として、Yeonsik Jeong,et.al.,E
lectronics Letters,vol.34,No8,pp723-724,April 1998
に示された方法がある。
（６）式に従えば、Ｎ点の１次元ＤＣＴおよび１次元Ｉ
ＤＣＴはともにＮ／２行Ｎ／２列の係数行列とＮ／２行
１列の入力行列との乗算を、偶数行と奇数行とについて
実行すればよいことになる。ＤＣＴについては演算回数
をさらに削減する方法として、Yeonsik Jeong,et.al.,E
lectronics Letters,vol.34,No8,pp723-724,April 1998
に示された方法がある。
【００１５】このＪｅｏｎｇの方法について、以下に説
明する。上述の方法と同様に、ＤＣＴ変換式を偶数行と
奇数行に分割する。さらに、ＤＣＴの奇数行の変換式
（４）式について、三角関数の積和公式：
明する。上述の方法と同様に、ＤＣＴ変換式を偶数行と
奇数行に分割する。さらに、ＤＣＴの奇数行の変換式
（４）式について、三角関数の積和公式：
【００１６】
【数７】
【００１７】を用いると、ＤＣＴの奇数ｎ行（Ｊｅｏｎ
ｇ）：
ｇ）：
【００１８】
【数８】
【００１９】となる。このようにして、ＤＣＴの変換式
として（３）式と（８）式を用いる。ＤＣＴの偶数ｎ行
の（３）式は（Ｎ／２）点ＤＣＴの式ｙkからＹlへのＮ
／２点ＤＣＴの定義式：
として（３）式と（８）式を用いる。ＤＣＴの偶数ｎ行
の（３）式は（Ｎ／２）点ＤＣＴの式ｙkからＹlへのＮ
／２点ＤＣＴの定義式：
【００２０】
【数９】
【００２１】と比べると、
【００２２】
【数１０】
【００２３】であるから、（３）式と（８）式において
Ｎ→Ｎ／２と置き換えるとｌが偶数の行とｌが奇数の行
とに分解することができる。さらに、ｌが偶数の行につ
いては（３）式と（８）式においてＮ→Ｎ／４と置き換
えて分解することができるので、偶数行は再帰的に分解
を行うことができる。
Ｎ→Ｎ／２と置き換えるとｌが偶数の行とｌが奇数の行
とに分解することができる。さらに、ｌが偶数の行につ
いては（３）式と（８）式においてＮ→Ｎ／４と置き換
えて分解することができるので、偶数行は再帰的に分解
を行うことができる。
【００２４】一般に画像データを符号化する場合には、
画像データを８行８列のブロックごとに分割し、２次元
離散コサイン変換を行うことが行われている。ここで
は、Ｎ＝８の場合について具体的に説明する。
画像データを８行８列のブロックごとに分割し、２次元
離散コサイン変換を行うことが行われている。ここで
は、Ｎ＝８の場合について具体的に説明する。
【００２５】すなわち、８点１次元ＤＣＴは８点１次元
ＤＣＴの偶数ｎ行：
ＤＣＴの偶数ｎ行：
【００２６】
【数１１】
【００２７】８点１次元ＤＣＴの奇数ｎ行：
【００２８】
【数１２】
【００２９】と分解し、更に、４点１次元ＤＣＴの偶数
ｌ行（ｌ＝２ｊ）：
ｌ行（ｌ＝２ｊ）：
【００３０】
【数１３】
【００３１】４点１次元ＤＣＴの奇数ｌ行（ｌ＝２ｊ＋
１）：
１）：
【００３２】
【数１４】
【００３３】から、ｎが偶数の行（１１）式は４点１次
元ＤＣＴの（１３）式、（１４）式で表現できる。係数
をまとめて式を整理すると、
元ＤＣＴの（１３）式、（１４）式で表現できる。係数
をまとめて式を整理すると、
【００３４】
【数１５】
【００３５】
【数１６】
【００３６】
【数１７】
【００３７】
【数１８】
【００３８】（３）式と（８）式を用いた従来の方法に
よる演算フロー図を図５に示す。（１２）式と（１５）
〜（１８）式に従えば、８点１次元ＤＣＴは加減算が２
８回、乗算が１３回で行える。汎用の計算機を用いて計
算する場合、一般に乗算は加減算に比べて計算に大幅に
時間がかかるので、この計算方法を用いると全体の計算
回数が少ないだけでなく、各変換結果Ｘnを得るために
必要な乗算回数が最大でも２回しか必要でないので、計
算結果を得るまでの手順が少なくてすむという特徴を有
する。
よる演算フロー図を図５に示す。（１２）式と（１５）
〜（１８）式に従えば、８点１次元ＤＣＴは加減算が２
８回、乗算が１３回で行える。汎用の計算機を用いて計
算する場合、一般に乗算は加減算に比べて計算に大幅に
時間がかかるので、この計算方法を用いると全体の計算
回数が少ないだけでなく、各変換結果Ｘnを得るために
必要な乗算回数が最大でも２回しか必要でないので、計
算結果を得るまでの手順が少なくてすむという特徴を有
する。
【００３９】
【発明が解決しようとする課題】しかしながら、離散コ
サイン変換および逆離散コサイン変換はそれだけで計算
量が多いため、携帯機器等の小型情報処理装置において
は、汎用演算装置で処理されることは少なく、集積回路
内部の専用回路ブロックとして実現される場合が多い。
集積回路内部の専用回路として実現しようとした場合に
は、計算量そのものよりも回路規模が問題となる。
サイン変換および逆離散コサイン変換はそれだけで計算
量が多いため、携帯機器等の小型情報処理装置において
は、汎用演算装置で処理されることは少なく、集積回路
内部の専用回路ブロックとして実現される場合が多い。
集積回路内部の専用回路として実現しようとした場合に
は、計算量そのものよりも回路規模が問題となる。
【００４０】上述したような従来（Ｊｅｏｎｇ）の方法
では、上記の（１２）式と（１５）〜（１８）式に従う
ことにより、計算手順そのものは少ない計算結果を得る
までの手順が少なくてすむという特徴をもつが、乗算及
び加減算の回数に着目した手順としてしか与えられてお
らず、規則性が少なく、また逆離散コサイン変換につい
ては何ら考慮されていないため、専用回路としては回路
規模を小さくできないという問題点があった。つまり、
集積回路においてはできるだけ同一回路の繰り返し構造
で実現されるような規則性を持つ方法の方が回路の共通
化によって回路規模を小さくできるので、低消費電力化
にも有効である。また、設計・検証の容易さという観点
からも望ましい。
では、上記の（１２）式と（１５）〜（１８）式に従う
ことにより、計算手順そのものは少ない計算結果を得る
までの手順が少なくてすむという特徴をもつが、乗算及
び加減算の回数に着目した手順としてしか与えられてお
らず、規則性が少なく、また逆離散コサイン変換につい
ては何ら考慮されていないため、専用回路としては回路
規模を小さくできないという問題点があった。つまり、
集積回路においてはできるだけ同一回路の繰り返し構造
で実現されるような規則性を持つ方法の方が回路の共通
化によって回路規模を小さくできるので、低消費電力化
にも有効である。また、設計・検証の容易さという観点
からも望ましい。
【００４１】従って、本発明の目的は、演算手順を変更
することによって、離散コサイン変換と逆離散コサイン
変換のすべての係数行列の大きさをＮ／４行Ｎ／４列と
し、演算回路の構造を小規模な行列演算回路の繰り返し
構造で実現することによって離散コサイン変換及び逆離
散コサイン変換装置の回路規模を小型化することを目的
とする。
することによって、離散コサイン変換と逆離散コサイン
変換のすべての係数行列の大きさをＮ／４行Ｎ／４列と
し、演算回路の構造を小規模な行列演算回路の繰り返し
構造で実現することによって離散コサイン変換及び逆離
散コサイン変換装置の回路規模を小型化することを目的
とする。
【００４２】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、まずＮ点１次元ＤＣＴおよびＮ点
１次元ＩＤＣＴの定義式の変形を行う。Ｎ個の入力数列
ｘk（ｋ＝０，１，２，・・・，Ｎ−１）からＮ個の出
力数列Ｘn（ｎ＝０，１，２，・・・，Ｎ−１）へのＮ
点１次元ＤＣＴの（１）式において、Ｎはｒを３以上の
自然数としてＮ＝２rとする。
に本発明においては、まずＮ点１次元ＤＣＴおよびＮ点
１次元ＩＤＣＴの定義式の変形を行う。Ｎ個の入力数列
ｘk（ｋ＝０，１，２，・・・，Ｎ−１）からＮ個の出
力数列Ｘn（ｎ＝０，１，２，・・・，Ｎ−１）へのＮ
点１次元ＤＣＴの（１）式において、Ｎはｒを３以上の
自然数としてＮ＝２rとする。
【００４３】（ＤＣＴの変形１（従来と同じ））従来の
方法と同様に、ｎが偶数行（ｎ＝２ｌとする）と奇数行
（ｎ＝２ｌ＋１とする）に分割し、（３）式と（４）式
を得る。
方法と同様に、ｎが偶数行（ｎ＝２ｌとする）と奇数行
（ｎ＝２ｌ＋１とする）に分割し、（３）式と（４）式
を得る。
【００４４】（ＤＣＴの変形２（偶数ｎ行の分割））偶
数ｎ行の（３）式はさらにｌの偶数行（ｌ＝２ｍとす
る）と奇数行（ｌ＝２ｍ＋１とする）に分割して（ｍ＝
０，１，２，・・・（Ｎ／４）＋１），：ＤＣＴの偶数
ｎ行の分割：
数ｎ行の（３）式はさらにｌの偶数行（ｌ＝２ｍとす
る）と奇数行（ｌ＝２ｍ＋１とする）に分割して（ｍ＝
０，１，２，・・・（Ｎ／４）＋１），：ＤＣＴの偶数
ｎ行の分割：
【００４５】
【数１９】
【００４６】
【数２０】
【００４７】を得る。（１９）式と（２０）式を行列表
示すると、
示すると、
【００４８】
【数２１】
【００４９】
【数２２】
【００５０】と分解できる。
【００５１】（ＤＣＴの変形３（奇数ｎ行の分割））奇
数ｎ行の変換式（４）はζk≡ｘk−ｘN-1-kと置きなお
し、Ｊｅｏｎｇの方法と同様に三角関数の積和公式を用
いて、
数ｎ行の変換式（４）はζk≡ｘk−ｘN-1-kと置きなお
し、Ｊｅｏｎｇの方法と同様に三角関数の積和公式を用
いて、
【００５２】
【数２３】
【００５３】と変形できる。（２３）式において、ζ
k-1とζkの係数を考えて同じｃｏｓ係数で括り、ｃｏｓ
関数の性質を考慮すると、
k-1とζkの係数を考えて同じｃｏｓ係数で括り、ｃｏｓ
関数の性質を考慮すると、
【００５４】
【数２４】
【００５５】と書ける。（２４）式の右辺のｃｏｓ関数
をｋが偶数の場合（ｋ＝２ｊとする）と奇数の場合（ｋ
＝２ｊ＋１とする）に分割する（ｊ＝０，１，２，・・
・，（Ｎ／４）−１）。
をｋが偶数の場合（ｋ＝２ｊとする）と奇数の場合（ｋ
＝２ｊ＋１とする）に分割する（ｊ＝０，１，２，・・
・，（Ｎ／４）−１）。
【００５６】
【数２５】
【００５７】（２５）式から、変換式の第（Ｎ／２）−
１−ｌ行は
１−ｌ行は
【００５８】
【数２６】
【００５９】（２５）式と（２６）式から次の２式を得
る。
る。
【００６０】
【数２７】
【００６１】
【数２８】
【００６２】（２７）式と（２８）式を行列表記する
と、
と、
【００６３】
【数２９】
【００６４】
【数３０】
【００６５】（２９）式と（３０）式の演算結果（即ち
左辺）から、
左辺）から、
【００６６】
【数３１】
【００６７】を得ることができる。
【００６８】以上の手順によって、Ｎ点１次元ＤＣＴの
すべての係数行列をＮ／４行Ｎ／４列の行列に分解でき
る。さらに、以上の手順をｒ−１回繰り返して適用する
と、Ｎ点１次元ＤＣＴのすべての係数行列を２行２列の
行列に分解できる。
すべての係数行列をＮ／４行Ｎ／４列の行列に分解でき
る。さらに、以上の手順をｒ−１回繰り返して適用する
と、Ｎ点１次元ＤＣＴのすべての係数行列を２行２列の
行列に分解できる。
【００６９】次に、逆離散コサイン変換装置に用いる分
解方法について説明する。Ｎ個の入力数列Ｘn（ｎ＝
０，１，２，・・・，Ｎ−１）からＮ個の出力数列ｘk
（ｋ＝０，１，２，・・・，Ｎ−１）へのＮ点１次元Ｉ
ＤＣＴの（２）式においても同様に、Ｎはｒを３以上の
自然数としてＮ＝２rとする。
解方法について説明する。Ｎ個の入力数列Ｘn（ｎ＝
０，１，２，・・・，Ｎ−１）からＮ個の出力数列ｘk
（ｋ＝０，１，２，・・・，Ｎ−１）へのＮ点１次元Ｉ
ＤＣＴの（２）式においても同様に、Ｎはｒを３以上の
自然数としてＮ＝２rとする。
【００７０】（ＩＤＣＴの変形１（従来と同じ））従来
の方法と同様に、ｎが偶数のとき（ｎ＝２ｌとする）と
奇数の時（ｎ＝２ｌ＋１とする）に分割し、（５）式と
（６）式を得る。
の方法と同様に、ｎが偶数のとき（ｎ＝２ｌとする）と
奇数の時（ｎ＝２ｌ＋１とする）に分割し、（５）式と
（６）式を得る。
【００７１】（ＩＤＣＴの変形２（偶数ｎ項の分割））
ＩＤＣＴの偶数ｎ項の（５）式においてはＤＣＴの場合
と同様にして、ｙk≡ｘk＋ｘN-1-kを使うと、
ＩＤＣＴの偶数ｎ項の（５）式においてはＤＣＴの場合
と同様にして、ｙk≡ｘk＋ｘN-1-kを使うと、
【００７２】
【数３２】
【００７３】
【数３３】
【００７４】を得ることができる。（３２）式，（３
３）式を行列表示すると、
３）式を行列表示すると、
【００７５】
【数３４】
【００７６】
【数３５】
【００７７】以上で、ＩＤＣＴの偶数項の係数行列は
（Ｎ／４）×（Ｎ／４）の行列２個に分解できた。
（Ｎ／４）×（Ｎ／４）の行列２個に分解できた。
【００７８】（ＩＤＣＴの変形３（奇数ｎ項の分割））
ＩＤＣＴの奇数項の（６）式において、ＤＣＴの奇数行
の変換と同様に、
ＩＤＣＴの奇数項の（６）式において、ＤＣＴの奇数行
の変換と同様に、
【００７９】
【数３６】
【００８０】と書き直すと、（６）式は、
【００８１】
【数３７】
【００８２】（３７）式から、
【００８３】
【数３８】
【００８４】を得る。ここで、三角関数の積和公式を用
いると、
いると、
【００８５】
【数３９】
【００８６】となる。（３９）式において、２項めのｃ
ｏｓ関数はｋを含まないのでＸ2l+1とまとめて扱うこと
にする。Ｘ2l+1Ｃ2l+1のｃｏｓ係数はｃｏｓ｛２ｋ（２
ｌ＋１）π／２Ｎ｝であり、Ｘ2{(N/2-1)-(2l-1)}Ｃ
2{(N/2-1)-(2l-1)}のｃｏｓ係数を考えると、式（３
９）はｋが偶数の時（ｋ＝２ｊとする）とｋが奇数の時
（ｋ＝２ｊ＋１とする）に分割できて、
ｏｓ関数はｋを含まないのでＸ2l+1とまとめて扱うこと
にする。Ｘ2l+1Ｃ2l+1のｃｏｓ係数はｃｏｓ｛２ｋ（２
ｌ＋１）π／２Ｎ｝であり、Ｘ2{(N/2-1)-(2l-1)}Ｃ
2{(N/2-1)-(2l-1)}のｃｏｓ係数を考えると、式（３
９）はｋが偶数の時（ｋ＝２ｊとする）とｋが奇数の時
（ｋ＝２ｊ＋１とする）に分割できて、
【００８７】
【数４０】
【００８８】
【数４１】
【００８９】となる。式（４０）と（４１）を行列表示
すると、
すると、
【００９０】
【数４２】
【００９１】
【数４３】
【００９２】以上で、ＩＤＣＴの奇数項の係数行列もＮ
／４行Ｎ／４列の行列に分解できた。
／４行Ｎ／４列の行列に分解できた。
【００９３】以上のような手順によって導き出された関
係から、本発明の第１の発明は、Ｎ個の入力データに対
して所定の演算を実行する第１の演算手段と、第１の演
算手段から出力される演算結果に対して所定の演算を実
行する第２の演算手段と、第２の演算手段から出力され
る演算結果に対して所定の演算を実行する第３の演算手
段とを備えた離散コサイン変換装置であって、前記第１
の演算手段が、入力データに対して加減算を実行する第
１の加減算手段と第１の加減算手段から出力される演算
結果に対して加減算を実行する第２の加減算手段から構
成され、前記第２の演算手段が、前記第１の演算手段か
ら出力されるＮ個の演算結果をＮ／４行１列の行列デー
タの組として４組に分け、前記４組の行列データに対し
て各々、Ｎ／４行Ｎ／４列の係数行列を乗じる行列演算
手段から構成され、前記第３の演算手段が、前記第２の
演算手段から出力されるＮ個の演算結果の内のＮ／２個
の演算結果に対して加減算処理を実行する第３の加減算
手段と、第３の加減算手段から出力される演算結果に対
して乗算を実行する第１の乗算手段とから構成されてい
ることを特徴とする離散コサイン変換装置。
係から、本発明の第１の発明は、Ｎ個の入力データに対
して所定の演算を実行する第１の演算手段と、第１の演
算手段から出力される演算結果に対して所定の演算を実
行する第２の演算手段と、第２の演算手段から出力され
る演算結果に対して所定の演算を実行する第３の演算手
段とを備えた離散コサイン変換装置であって、前記第１
の演算手段が、入力データに対して加減算を実行する第
１の加減算手段と第１の加減算手段から出力される演算
結果に対して加減算を実行する第２の加減算手段から構
成され、前記第２の演算手段が、前記第１の演算手段か
ら出力されるＮ個の演算結果をＮ／４行１列の行列デー
タの組として４組に分け、前記４組の行列データに対し
て各々、Ｎ／４行Ｎ／４列の係数行列を乗じる行列演算
手段から構成され、前記第３の演算手段が、前記第２の
演算手段から出力されるＮ個の演算結果の内のＮ／２個
の演算結果に対して加減算処理を実行する第３の加減算
手段と、第３の加減算手段から出力される演算結果に対
して乗算を実行する第１の乗算手段とから構成されてい
ることを特徴とする離散コサイン変換装置。
【００９４】本発明の第２の発明は、Ｎ個の入力データ
に対して所定の演算を実行する第１の演算手段と、第１
の演算手段から出力される演算結果に対して所定の演算
を実行する第２の演算手段と、第２の演算手段から出力
される演算結果に対して所定の演算を実行する第３の演
算手段とを備えた離散コサイン変換装置であって、前記
第１の演算手段が、入力データに対して加減算を実行す
る第１の加減算手段と第１の加減算手段から出力される
演算結果に対して加減算を実行する第２の加減算手段か
ら構成され、前記第２の演算手段が、前記第１の演算手
段から出力されるＮ個の演算結果をＮ／４行１列の行列
データの組として４組に分け、前記４組の行列データに
対して各々、Ｎ／４行Ｎ／４列の係数行列を乗じる第１
の行列演算手段から構成され、前記第３の演算手段が、
前記第２の演算手段から出力されるＮ個の演算結果の内
のＮ／２個の演算結果をＮ／４行１列の行列データの組
として２組に分け、２組の行列データに対して各々、Ｎ
／４行Ｎ／４列の係数行列を乗じる第２の行列演算手段
から構成されていることを特徴とする離散コサイン変換
装置。
に対して所定の演算を実行する第１の演算手段と、第１
の演算手段から出力される演算結果に対して所定の演算
を実行する第２の演算手段と、第２の演算手段から出力
される演算結果に対して所定の演算を実行する第３の演
算手段とを備えた離散コサイン変換装置であって、前記
第１の演算手段が、入力データに対して加減算を実行す
る第１の加減算手段と第１の加減算手段から出力される
演算結果に対して加減算を実行する第２の加減算手段か
ら構成され、前記第２の演算手段が、前記第１の演算手
段から出力されるＮ個の演算結果をＮ／４行１列の行列
データの組として４組に分け、前記４組の行列データに
対して各々、Ｎ／４行Ｎ／４列の係数行列を乗じる第１
の行列演算手段から構成され、前記第３の演算手段が、
前記第２の演算手段から出力されるＮ個の演算結果の内
のＮ／２個の演算結果をＮ／４行１列の行列データの組
として２組に分け、２組の行列データに対して各々、Ｎ
／４行Ｎ／４列の係数行列を乗じる第２の行列演算手段
から構成されていることを特徴とする離散コサイン変換
装置。
【００９５】本発明の第３の発明は、Ｎ個の入力データ
に対して所定の演算を実行する第１の演算手段と、第１
の演算手段から出力される演算結果に対して所定の演算
を実行する第２の演算手段と、第２の演算手段から出力
される演算結果に対して所定の演算を実行する第３の演
算手段とを備えた逆離散コサイン変換装置であって、前
記第１の演算手段が、Ｎ個の入力データの内のＮ／２個
の入力データに対して乗算を実行する第１の乗算手段と
第１の乗算手段から出力される演算結果に対して加減算
を実行する第１の加減算手段とから構成され、前記第２
の演算手段が、前記第１の演算手段から出力される演算
結果及びＮ個の入力データの内第１の演算手段で用いら
れていないＮ／２個の入力データとをＮ／４行１列の行
列データの組として４組に分け、４組の行列データに対
して各々、Ｎ／４行Ｎ／４列の係数行列を乗じる第１の
行列演算手段から構成され、前記第３の演算手段が、前
記第２の演算手段から出力される演算結果に対して加減
算を実行する第２の加減算手段と、第２の加減算手段か
ら出力される演算結果に対して加減算を実行する第３の
加減算手段とから構成されていることを特徴とする逆離
散コサイン変換装置。
に対して所定の演算を実行する第１の演算手段と、第１
の演算手段から出力される演算結果に対して所定の演算
を実行する第２の演算手段と、第２の演算手段から出力
される演算結果に対して所定の演算を実行する第３の演
算手段とを備えた逆離散コサイン変換装置であって、前
記第１の演算手段が、Ｎ個の入力データの内のＮ／２個
の入力データに対して乗算を実行する第１の乗算手段と
第１の乗算手段から出力される演算結果に対して加減算
を実行する第１の加減算手段とから構成され、前記第２
の演算手段が、前記第１の演算手段から出力される演算
結果及びＮ個の入力データの内第１の演算手段で用いら
れていないＮ／２個の入力データとをＮ／４行１列の行
列データの組として４組に分け、４組の行列データに対
して各々、Ｎ／４行Ｎ／４列の係数行列を乗じる第１の
行列演算手段から構成され、前記第３の演算手段が、前
記第２の演算手段から出力される演算結果に対して加減
算を実行する第２の加減算手段と、第２の加減算手段か
ら出力される演算結果に対して加減算を実行する第３の
加減算手段とから構成されていることを特徴とする逆離
散コサイン変換装置。
【００９６】本発明の第４の発明は、Ｎ個の入力データ
に対して所定の演算を実行する第１の演算手段と、第１
の演算手段から出力される演算結果に対して所定の演算
を実行する第２の演算手段と、第２の演算手段から出力
される演算結果に対して所定の演算を実行する第３の演
算手段とを備えた逆離散コサイン変換装置であって、前
記第１の演算手段が、Ｎ個の入力データの内のＮ／２個
の入力データをＮ／４行１列の行列データの組として２
組に分け、２組の行列データに対して各々、Ｎ／４行Ｎ
／４列の係数行列を乗じる第１の行列演算手段から構成
され、前記第２の演算手段が、前記第１の演算手段から
出力される演算結果及びＮ個の入力データの内第１の演
算手段で用いられていないＮ／２個の入力データとをＮ
／４行１列の行列データの組として４組に分け、４組の
行列データに対して各々、Ｎ／４行Ｎ／４列の係数行列
を乗じる第２の行列演算手段から構成され、前記第３の
演算手段が、前記第２の演算手段から出力される演算結
果に対して加減算を実行する第１の加減算手段と、第１
の加減算手段から出力される演算結果に対して加減算を
実行する第２の加減算手段とから構成されていることを
特徴とする逆離散コサイン変換装置。
に対して所定の演算を実行する第１の演算手段と、第１
の演算手段から出力される演算結果に対して所定の演算
を実行する第２の演算手段と、第２の演算手段から出力
される演算結果に対して所定の演算を実行する第３の演
算手段とを備えた逆離散コサイン変換装置であって、前
記第１の演算手段が、Ｎ個の入力データの内のＮ／２個
の入力データをＮ／４行１列の行列データの組として２
組に分け、２組の行列データに対して各々、Ｎ／４行Ｎ
／４列の係数行列を乗じる第１の行列演算手段から構成
され、前記第２の演算手段が、前記第１の演算手段から
出力される演算結果及びＮ個の入力データの内第１の演
算手段で用いられていないＮ／２個の入力データとをＮ
／４行１列の行列データの組として４組に分け、４組の
行列データに対して各々、Ｎ／４行Ｎ／４列の係数行列
を乗じる第２の行列演算手段から構成され、前記第３の
演算手段が、前記第２の演算手段から出力される演算結
果に対して加減算を実行する第１の加減算手段と、第１
の加減算手段から出力される演算結果に対して加減算を
実行する第２の加減算手段とから構成されていることを
特徴とする逆離散コサイン変換装置。
【００９７】本発明の第５の発明は、選択信号が離散コ
サイン変換を指示した場合には、Ｎ個の入力データに対
して所定の演算を実行する第１の演算手段と、第１の演
算手段から出力される演算結果に対して所定の演算を実
行する第２の演算手段と、第２の演算手段から出力され
る演算結果に対して所定の演算を実行する第３の演算手
段とを備えた離散コサイン変換装置として動作し、前記
選択信号が逆離散コサイン変換を指示した場合には、Ｎ
個の入力データに対して所定の演算を実行する第４の演
算手段と、第４の演算手段から出力される演算結果に対
して所定の演算を実行する第５の演算手段と、第５の演
算手段から出力される演算結果に対して所定の演算を実
行する第６の演算手段とを備えた逆離散コサイン変換装
置として動作する、離散コサイン／逆離散コサイン変換
装置において、前記第１の演算手段が、入力データに対
して加減算を実行する第１の加減算手段と第１の加減算
手段から出力される演算結果に対して加減算を実行する
第２の加減算手段から構成され、前記第２の演算手段
が、前記第１の演算手段から出力される演算結果をＮ／
４行１列の行列データの組として４組に分け、４組の行
列データに対して各々、所定のＮ／４行Ｎ／４列の係数
行列を乗じる前記第１の行列演算手段から構成され、前
記第３の演算手段が、前記第２の演算手段から出力され
るＮ個の演算結果の内のＮ／２個の演算結果に対して加
減算処理を実行する第３の加減算手段と、第３の加減算
手段から出力される演算結果に対して所定の乗算を実行
する第１の乗算手段とから構成されており、前記第４の
演算手段が、Ｎ個の入力データの内のＮ／２個の入力デ
ータに対して所定の乗算を実行する第２の乗算手段と第
２の乗算手段から出力される演算結果及びＮ個の入力デ
ータの内第１の演算手段で用いられていないＮ／２個の
入力データとに対して所定の加減算を実行する第４の加
減算手段とから構成され、前記第５の演算手段が、前記
第４の演算手段から出力される演算結果をＮ／４行１列
の行列データの組として４組に分け、前記４組の行列デ
ータに対して各々、所定のＮ／４行Ｎ／４列の係数行列
を乗じる前記第１の行列演算手段から構成され、前記第
６の演算手段が、前記第５の演算手段から出力される演
算結果に対して所定の加減算を実行する第５の加減算手
段と、第５の加減算手段から出力される演算結果に対し
て所定の加減算を実行する第６の加減算手段とから構成
されていることを特徴とする離散コサイン／逆離散コサ
イン変換装置。
サイン変換を指示した場合には、Ｎ個の入力データに対
して所定の演算を実行する第１の演算手段と、第１の演
算手段から出力される演算結果に対して所定の演算を実
行する第２の演算手段と、第２の演算手段から出力され
る演算結果に対して所定の演算を実行する第３の演算手
段とを備えた離散コサイン変換装置として動作し、前記
選択信号が逆離散コサイン変換を指示した場合には、Ｎ
個の入力データに対して所定の演算を実行する第４の演
算手段と、第４の演算手段から出力される演算結果に対
して所定の演算を実行する第５の演算手段と、第５の演
算手段から出力される演算結果に対して所定の演算を実
行する第６の演算手段とを備えた逆離散コサイン変換装
置として動作する、離散コサイン／逆離散コサイン変換
装置において、前記第１の演算手段が、入力データに対
して加減算を実行する第１の加減算手段と第１の加減算
手段から出力される演算結果に対して加減算を実行する
第２の加減算手段から構成され、前記第２の演算手段
が、前記第１の演算手段から出力される演算結果をＮ／
４行１列の行列データの組として４組に分け、４組の行
列データに対して各々、所定のＮ／４行Ｎ／４列の係数
行列を乗じる前記第１の行列演算手段から構成され、前
記第３の演算手段が、前記第２の演算手段から出力され
るＮ個の演算結果の内のＮ／２個の演算結果に対して加
減算処理を実行する第３の加減算手段と、第３の加減算
手段から出力される演算結果に対して所定の乗算を実行
する第１の乗算手段とから構成されており、前記第４の
演算手段が、Ｎ個の入力データの内のＮ／２個の入力デ
ータに対して所定の乗算を実行する第２の乗算手段と第
２の乗算手段から出力される演算結果及びＮ個の入力デ
ータの内第１の演算手段で用いられていないＮ／２個の
入力データとに対して所定の加減算を実行する第４の加
減算手段とから構成され、前記第５の演算手段が、前記
第４の演算手段から出力される演算結果をＮ／４行１列
の行列データの組として４組に分け、前記４組の行列デ
ータに対して各々、所定のＮ／４行Ｎ／４列の係数行列
を乗じる前記第１の行列演算手段から構成され、前記第
６の演算手段が、前記第５の演算手段から出力される演
算結果に対して所定の加減算を実行する第５の加減算手
段と、第５の加減算手段から出力される演算結果に対し
て所定の加減算を実行する第６の加減算手段とから構成
されていることを特徴とする離散コサイン／逆離散コサ
イン変換装置。
【００９８】本発明の第６の発明は、選択信号が離散コ
サイン変換を指示している場合には、Ｎ個の入力データ
に対して所定の演算を実行する第１の演算手段と、第１
の演算手段から出力される演算結果に対して所定の演算
を実行する第２の演算手段と、第２の演算手段から出力
される演算結果に対して所定の演算を実行する第３の演
算手段とを備えた離散コサイン変換装置として動作し、
前記選択信号が逆離散コサイン変換を指示している場合
には、Ｎ個の入力データに対して所定の演算を実行する
第４の演算手段と、第４の演算手段から出力される演算
結果に対して所定の演算を実行する第５の演算手段と、
第５の演算手段から出力される演算結果に対して所定の
演算を実行する第６の演算手段とを備えた逆離散コサイ
ン変換装置として動作する、離散コサイン／逆離散コサ
イン変換装置であって、前記第１の演算手段が、入力デ
ータに対して加減算を実行する第１の加減算手段と第１
の加減算手段から出力される演算結果に対して加減算を
実行する第２の加減算手段から構成され、前記第２の演
算手段が、前記第１の演算手段から出力される演算結果
をＮ／４行１列の行列データの組として４組に分け、４
組の行列データに対して各々、所定のＮ／４行Ｎ／４列
の係数行列を乗じる前記第１の行列演算手段から構成さ
れ、前記第３の演算手段が、前記第２の演算手段から出
力されるＮ個の演算結果の内のＮ／２個の演算結果に対
して加減算処理を実行する第３の加減算手段と、第３の
加減算手段から出力される演算結果に対して所定の乗算
を実行する第１の乗算手段とから構成されており、前記
第４の演算手段が、Ｎ個の入力データの内のＮ／２個の
入力データに対して所定の乗算を実行する第２の乗算手
段と第２の乗算手段から出力される演算結果及びＮ個の
入力データの内第１の演算手段で用いられていないＮ／
２個の入力データとに対して所定の加減算を実行する第
４の加減算手段とから構成され、前記第５の演算手段
が、前記第４の演算手段から出力される演算結果をＮ／
４行１列の行列データの組として４組に分け、前記４組
の行列データに対して各々、所定のＮ／４行Ｎ／４列の
係数行列を乗じる前記第１の行列演算手段から構成さ
れ、前記第６の演算手段が、前記第２の演算手段から出
力される演算結果に対して所定の加減算を実行する第３
の加減算手段と、第３の加減算手段から出力される演算
結果に対して所定の加減算を実行する第４の加減算手段
とから構成されていることを特徴とする離散コサイン／
逆離散コサイン変換装置である。
サイン変換を指示している場合には、Ｎ個の入力データ
に対して所定の演算を実行する第１の演算手段と、第１
の演算手段から出力される演算結果に対して所定の演算
を実行する第２の演算手段と、第２の演算手段から出力
される演算結果に対して所定の演算を実行する第３の演
算手段とを備えた離散コサイン変換装置として動作し、
前記選択信号が逆離散コサイン変換を指示している場合
には、Ｎ個の入力データに対して所定の演算を実行する
第４の演算手段と、第４の演算手段から出力される演算
結果に対して所定の演算を実行する第５の演算手段と、
第５の演算手段から出力される演算結果に対して所定の
演算を実行する第６の演算手段とを備えた逆離散コサイ
ン変換装置として動作する、離散コサイン／逆離散コサ
イン変換装置であって、前記第１の演算手段が、入力デ
ータに対して加減算を実行する第１の加減算手段と第１
の加減算手段から出力される演算結果に対して加減算を
実行する第２の加減算手段から構成され、前記第２の演
算手段が、前記第１の演算手段から出力される演算結果
をＮ／４行１列の行列データの組として４組に分け、４
組の行列データに対して各々、所定のＮ／４行Ｎ／４列
の係数行列を乗じる前記第１の行列演算手段から構成さ
れ、前記第３の演算手段が、前記第２の演算手段から出
力されるＮ個の演算結果の内のＮ／２個の演算結果に対
して加減算処理を実行する第３の加減算手段と、第３の
加減算手段から出力される演算結果に対して所定の乗算
を実行する第１の乗算手段とから構成されており、前記
第４の演算手段が、Ｎ個の入力データの内のＮ／２個の
入力データに対して所定の乗算を実行する第２の乗算手
段と第２の乗算手段から出力される演算結果及びＮ個の
入力データの内第１の演算手段で用いられていないＮ／
２個の入力データとに対して所定の加減算を実行する第
４の加減算手段とから構成され、前記第５の演算手段
が、前記第４の演算手段から出力される演算結果をＮ／
４行１列の行列データの組として４組に分け、前記４組
の行列データに対して各々、所定のＮ／４行Ｎ／４列の
係数行列を乗じる前記第１の行列演算手段から構成さ
れ、前記第６の演算手段が、前記第２の演算手段から出
力される演算結果に対して所定の加減算を実行する第３
の加減算手段と、第３の加減算手段から出力される演算
結果に対して所定の加減算を実行する第４の加減算手段
とから構成されていることを特徴とする離散コサイン／
逆離散コサイン変換装置である。
【００９９】
【発明の実施の形態】以下、本発明を実施例に従って詳
細な説明を行う。近年、急速に普及しつつあるＭＰＥＧ
方式やディジタルＶＣＲ方式など、映像信号のディジタ
ル画像処理ではＮ＝８のＤＣＴおよびＩＤＣＴが使用さ
れることが多いので、以下の実施例ではＮ＝８の場合に
ついて説明する。Ｎ＝８の場合の１次元ＤＣＴは上記手
段の結果、（２１），（２２），（２９），（３０）式
から
細な説明を行う。近年、急速に普及しつつあるＭＰＥＧ
方式やディジタルＶＣＲ方式など、映像信号のディジタ
ル画像処理ではＮ＝８のＤＣＴおよびＩＤＣＴが使用さ
れることが多いので、以下の実施例ではＮ＝８の場合に
ついて説明する。Ｎ＝８の場合の１次元ＤＣＴは上記手
段の結果、（２１），（２２），（２９），（３０）式
から
【０１００】
【数４４】
【０１０１】
【数４５】
【０１０２】
【数４６】
【０１０３】
【数４７】
【０１０４】と表される。
【０１０５】また、Ｎ＝８の場合の１次元ＩＤＣＴは、
（３４），（３５），（４２），（４３）式から
（３４），（３５），（４２），（４３）式から
【０１０６】
【数４８】
【０１０７】
【数４９】
【０１０８】
【数５０】
【０１０９】
【数５１】
【０１１０】である。
【０１１１】（第１の実施例）図１は本発明の第１実施
例である１次元離散コサイン変換器の演算フロー図であ
って、この回路は入力されたｘk（ｋ＝０〜７）に対し
て、第１の演算手段においては、前処理として、
例である１次元離散コサイン変換器の演算フロー図であ
って、この回路は入力されたｘk（ｋ＝０〜７）に対し
て、第１の演算手段においては、前処理として、
【０１１２】
【数５２】
【０１１３】
【数５３】
【０１１４】
【数５４】
【０１１５】
【数５５】
【０１１６】
【数５６】
【０１１７】
【数５７】
【０１１８】
【数５８】
【０１１９】
【数５９】
【０１２０】の演算を行い、第２の演算手段において
は、（４４）〜（４７）式に示した行列演算を行う。最
後に、第３の演算手段においては後処理として、
は、（４４）〜（４７）式に示した行列演算を行う。最
後に、第３の演算手段においては後処理として、
【０１２１】
【数６０】
【０１２２】
【数６１】
【０１２３】
【数６２】
【０１２４】
【数６３】
【０１２５】の演算を行う。
【０１２６】図６は本発明の第１実施例の基本回路構成
を示すブロック図である。以下に、この回路の動作につ
いて説明する。第１の演算手段６２２は第１の加減算手
段６２３と第２の加減算手段６２４とからなり、入力端
子６０１から第１の演算手段６２２に入力された８個の
データｘ0〜ｘ7は入力順に第１の加減算手段６２３の中
のレジスタ６０２〜６０９へ順次転送され、それぞれレ
ジスタ６０９〜６０２に保持される。レジスタ６０９〜
６０２のそれぞれの出力ｘ0〜ｘ7は加算器／減算器６１
０で加算あるいは減算されて加算結果ｙ0≡ｘ0＋ｘ7，
ｙ1ｘ1＋ｘ6，ｙ2≡ｘ2＋ｘ5，ｙ3≡ｘ3＋ｘ4がそれぞ
れレジスタ６１１〜６１４に保持され、減算結果ζ0≡
ｘ0−ｘ7，ζ1≡ｘ1−ｘ6，ζ2≡ｘ2−ｘ5，ζ3≡ｘ3−
ｘ4がそれぞれレジスタ６１５〜６１８に保持される。
次にレジスタ６１１〜６１８のそれぞれの出力ｙ0，
ｙ1，ｙ2，ｙ3，ζ0，ζ1，ζ2，ζ3は加算器／減算器
６１９で加算あるいは減算されて，加算結果ｚ0≡ｙ0＋
ｙ3，ｚ2≡ｙ1＋ｙ2，ｚ5≡ζ0＋ζ1，ｚ3≡ζ1＋ζ2，
ｚ7≡ζ2＋ζ3，とｚ1≡ζ0および減算結果ｚ4≡ｙ0−
ｙ3，ｚ6≡ｙ1−ｙ2が第２の演算手段６２０へ出力され
る。
を示すブロック図である。以下に、この回路の動作につ
いて説明する。第１の演算手段６２２は第１の加減算手
段６２３と第２の加減算手段６２４とからなり、入力端
子６０１から第１の演算手段６２２に入力された８個の
データｘ0〜ｘ7は入力順に第１の加減算手段６２３の中
のレジスタ６０２〜６０９へ順次転送され、それぞれレ
ジスタ６０９〜６０２に保持される。レジスタ６０９〜
６０２のそれぞれの出力ｘ0〜ｘ7は加算器／減算器６１
０で加算あるいは減算されて加算結果ｙ0≡ｘ0＋ｘ7，
ｙ1ｘ1＋ｘ6，ｙ2≡ｘ2＋ｘ5，ｙ3≡ｘ3＋ｘ4がそれぞ
れレジスタ６１１〜６１４に保持され、減算結果ζ0≡
ｘ0−ｘ7，ζ1≡ｘ1−ｘ6，ζ2≡ｘ2−ｘ5，ζ3≡ｘ3−
ｘ4がそれぞれレジスタ６１５〜６１８に保持される。
次にレジスタ６１１〜６１８のそれぞれの出力ｙ0，
ｙ1，ｙ2，ｙ3，ζ0，ζ1，ζ2，ζ3は加算器／減算器
６１９で加算あるいは減算されて，加算結果ｚ0≡ｙ0＋
ｙ3，ｚ2≡ｙ1＋ｙ2，ｚ5≡ζ0＋ζ1，ｚ3≡ζ1＋ζ2，
ｚ7≡ζ2＋ζ3，とｚ1≡ζ0および減算結果ｚ4≡ｙ0−
ｙ3，ｚ6≡ｙ1−ｙ2が第２の演算手段６２０へ出力され
る。
【０１２７】次に、図７に第２の演算手段６２０の回路
構成を示すブロック図を示す。第２の演算手段６２０で
は図６に示した第１の演算手段６２２からの出力ｚ0〜
ｚ7がそれぞれレジスタ７００〜７０７に保持され、ビ
ット分配器７０８において各ビット位置ごとに分解され
て読み出し専用メモリ（ＲＯＭ）７１０〜７２０へ入力
される。ＲＯＭ７１０〜７２０にはあらかじめ式（４
４）〜（４７）に示した行列演算の係数行列と任意の２
ビット数との乗算結果が記憶されており、ビット分配器
７０８の出力と行列選択回路７０９の出力の組み合わせ
によってＲＯＭ７１０〜７２０の出力が決まる。ＲＯＭ
７１０〜７２０の出力は各桁の積和演算結果になってお
り、桁位置を考慮したうえでこれらを加算すると式（４
４）〜（４７）に示した行列演算の結果が得られるよう
になっている。この図では出力ｚ0〜ｚ7がそれぞれ１１
ビットの数値の場合を示しているが、ビット長が異なる
場合にも基本的には同じ方法で演算できる。
構成を示すブロック図を示す。第２の演算手段６２０で
は図６に示した第１の演算手段６２２からの出力ｚ0〜
ｚ7がそれぞれレジスタ７００〜７０７に保持され、ビ
ット分配器７０８において各ビット位置ごとに分解され
て読み出し専用メモリ（ＲＯＭ）７１０〜７２０へ入力
される。ＲＯＭ７１０〜７２０にはあらかじめ式（４
４）〜（４７）に示した行列演算の係数行列と任意の２
ビット数との乗算結果が記憶されており、ビット分配器
７０８の出力と行列選択回路７０９の出力の組み合わせ
によってＲＯＭ７１０〜７２０の出力が決まる。ＲＯＭ
７１０〜７２０の出力は各桁の積和演算結果になってお
り、桁位置を考慮したうえでこれらを加算すると式（４
４）〜（４７）に示した行列演算の結果が得られるよう
になっている。この図では出力ｚ0〜ｚ7がそれぞれ１１
ビットの数値の場合を示しているが、ビット長が異なる
場合にも基本的には同じ方法で演算できる。
【０１２８】次に、レジスタ７００〜７０７のそれぞれ
の出力ｚ0〜ｚ7を入力するビット分配器７０８の動作に
ついて、この構成を示す図８を用いて説明する。ビット
分配器７０８において、レジスタ７００と７０２のそれ
ぞれの出力は、ビット操作部８００により、それぞれ最
上位ビットから最下位ビットまでの１１本の信号線（最
上位［１０］〜最下位［０］）に分けられ、同一ビット
位置の２本の信号線が組み合わされた２ビットの信号線
が１１組構成されて、信号線［１０］の２ビットの信号
線はセレクタ８０４に、信号線［９］の２ビットの信号
線はセレクタ８０５に、・・・、信号線［０］の２ビッ
トの信号線はセレクタ８１４にというようにそれぞれセ
レクタ８０４〜８１４に入力される。
の出力ｚ0〜ｚ7を入力するビット分配器７０８の動作に
ついて、この構成を示す図８を用いて説明する。ビット
分配器７０８において、レジスタ７００と７０２のそれ
ぞれの出力は、ビット操作部８００により、それぞれ最
上位ビットから最下位ビットまでの１１本の信号線（最
上位［１０］〜最下位［０］）に分けられ、同一ビット
位置の２本の信号線が組み合わされた２ビットの信号線
が１１組構成されて、信号線［１０］の２ビットの信号
線はセレクタ８０４に、信号線［９］の２ビットの信号
線はセレクタ８０５に、・・・、信号線［０］の２ビッ
トの信号線はセレクタ８１４にというようにそれぞれセ
レクタ８０４〜８１４に入力される。
【０１２９】同様に、レジスタ７０４と７０６のそれぞ
れの出力は、ビット操作部８０１により、それぞれ最上
位ビットから最下位ビットまでの１１本の信号線（最上
位［１０］〜最下位［０］）に分けられ、同一ビット位
置の２本の信号線が組み合わされた２ビットの信号線が
１１組構成されて、信号線［１０］の２ビットの信号線
はセレクタ８０４に、信号線［９］の２ビットの信号線
はセレクタ８０５に、・・・、信号線［０］の２ビット
の信号線はセレクタ８１４にというようにそれぞれセレ
クタ８０４〜８１４に入力される。
れの出力は、ビット操作部８０１により、それぞれ最上
位ビットから最下位ビットまでの１１本の信号線（最上
位［１０］〜最下位［０］）に分けられ、同一ビット位
置の２本の信号線が組み合わされた２ビットの信号線が
１１組構成されて、信号線［１０］の２ビットの信号線
はセレクタ８０４に、信号線［９］の２ビットの信号線
はセレクタ８０５に、・・・、信号線［０］の２ビット
の信号線はセレクタ８１４にというようにそれぞれセレ
クタ８０４〜８１４に入力される。
【０１３０】同様に、レジスタ７０１と７０３のそれぞ
れの出力は、ビット操作部８０２により、それぞれ最上
位ビットから最下位ビットまでの１１本の信号線（最上
位［１０］〜最下位［０］）に分けられ、同一ビット位
置の２本の信号線が組み合わされた２ビットの信号線が
１１組構成されて、信号線［１０］の２ビットの信号線
はセレクタ８０４に、信号線［９］の２ビットの信号線
はセレクタ８０５に、・・・、信号線［０］の２ビット
の信号線はセレクタ８１４にというようにそれぞれセレ
クタ８０４〜８１４に入力される。
れの出力は、ビット操作部８０２により、それぞれ最上
位ビットから最下位ビットまでの１１本の信号線（最上
位［１０］〜最下位［０］）に分けられ、同一ビット位
置の２本の信号線が組み合わされた２ビットの信号線が
１１組構成されて、信号線［１０］の２ビットの信号線
はセレクタ８０４に、信号線［９］の２ビットの信号線
はセレクタ８０５に、・・・、信号線［０］の２ビット
の信号線はセレクタ８１４にというようにそれぞれセレ
クタ８０４〜８１４に入力される。
【０１３１】同様に、レジスタ７０５と７０７のそれぞ
れの出力は、ビット操作部８０３により、それぞれ最上
位ビットから最下位ビットまでの１１本の信号線（最上
位［１０］〜最下位［０］）に分けられ、同一ビット位
置の２本の信号線が組み合わされた２ビットの信号線が
１１組構成されて、信号線［１０］の２ビットの信号線
はセレクタ８０４に、信号線［９］の２ビットの信号線
はセレクタ８０５に、・・・、信号線［０］の２ビット
の信号線はセレクタ８１４にというようにそれぞれセレ
クタ８０４〜８１４に入力される。
れの出力は、ビット操作部８０３により、それぞれ最上
位ビットから最下位ビットまでの１１本の信号線（最上
位［１０］〜最下位［０］）に分けられ、同一ビット位
置の２本の信号線が組み合わされた２ビットの信号線が
１１組構成されて、信号線［１０］の２ビットの信号線
はセレクタ８０４に、信号線［９］の２ビットの信号線
はセレクタ８０５に、・・・、信号線［０］の２ビット
の信号線はセレクタ８１４にというようにそれぞれセレ
クタ８０４〜８１４に入力される。
【０１３２】このようにセレクタ８０４〜８１４は
Ｘ0、Ｘ4を算出する場合にはｚ0、ｚ2の同一ビット位置
のビットからなる２ビット列をＲＯＭ７１０〜７２０に
出力し、Ｘ2，Ｘ6を算出する場合にはｚ4，ｚ6の同一ビ
ット位置のビットからなる２ビット列をＲＯＭ７１０〜
７２０に出力し、ζ1，ζ3を算出する場合にはｚ1，ｚ3
の同一ビット位置のビットからなる２ビット列をＲＯＭ
７１０〜７２０に出力し、ζ5，ζ7を算出する場合には
ｚ5，ｚ7の同一ビット位置のビットからなる２ビット列
をＲＯＭ７１０〜７２０に出力するようになっている。
以上が、ビット分配器７０８の動作である。
Ｘ0、Ｘ4を算出する場合にはｚ0、ｚ2の同一ビット位置
のビットからなる２ビット列をＲＯＭ７１０〜７２０に
出力し、Ｘ2，Ｘ6を算出する場合にはｚ4，ｚ6の同一ビ
ット位置のビットからなる２ビット列をＲＯＭ７１０〜
７２０に出力し、ζ1，ζ3を算出する場合にはｚ1，ｚ3
の同一ビット位置のビットからなる２ビット列をＲＯＭ
７１０〜７２０に出力し、ζ5，ζ7を算出する場合には
ｚ5，ｚ7の同一ビット位置のビットからなる２ビット列
をＲＯＭ７１０〜７２０に出力するようになっている。
以上が、ビット分配器７０８の動作である。
【０１３３】次に、積和演算ブロック７２１の動作につ
いて図７を用いて説明する。積和演算ブロック７２１は
ビット分配器７０８から１１組の２ビット列を同時に入
力して、式（４４）、（４５）および式（４６），（４
７）に示した行列演算を構成する８個の積和演算を所定
の順に行い、Ｘ0，Ｘ4，Ｘ2，Ｘ6，ζ1，ζ3，ζ5，ζ7
を順次計算する。積和演算ブロック７２１に設けられた
ＲＯＭ７１０〜７２０は，行選択回路７０９からの３ビ
ットの行選択番号と、この行選択番号とは別に２ビット
列を入力し、行選択信号が（０００）であれば、２ビッ
ト列が、（００）であるときは０を、（０１）であると
きはＣ4を、（１０）であるときはＣ4を、（１１）であ
るときは２Ｃ4を、それぞれ出力し、また行選択信号が
（００１）であれば、２ビット列が、（００）であると
きは０を、（０１）であるときは−Ｃ4を、（１０）で
あるときはＣ4を、（１１）であるときは０を、それぞ
れ出力し、・・・また行選択信号が（１１１）であれ
ば、２ビット列が、（００）であるときは０を、（０
１）であるときは−Ｃ2を、（１０）であるときはＣ
6を、（１１）であるときはＣ6−Ｃ2を、それぞれ出力
するようになっている。これにより、式（４４）、（４
５）および式（４６）、（４７）からして、入力する行
選択信号が（０００）で２ビット列がｚ0、ｚ2の同一ビ
ット位置のビットからなるものであれば、Ｘ0の部分和
を出力することになり、入力する行選択信号が（００
１）で２ビット列がｚ0、ｚ2の同一ビット位置のビット
からなるものであれば、Ｘ4の部分和を出力することに
なり、・・・・、入力する行選択信号が（１１１）で２
ビット列がｚ5、ｚ7の同一ビット位置のビットからなる
ものであればζ7の部分和を出力することになる。
いて図７を用いて説明する。積和演算ブロック７２１は
ビット分配器７０８から１１組の２ビット列を同時に入
力して、式（４４）、（４５）および式（４６），（４
７）に示した行列演算を構成する８個の積和演算を所定
の順に行い、Ｘ0，Ｘ4，Ｘ2，Ｘ6，ζ1，ζ3，ζ5，ζ7
を順次計算する。積和演算ブロック７２１に設けられた
ＲＯＭ７１０〜７２０は，行選択回路７０９からの３ビ
ットの行選択番号と、この行選択番号とは別に２ビット
列を入力し、行選択信号が（０００）であれば、２ビッ
ト列が、（００）であるときは０を、（０１）であると
きはＣ4を、（１０）であるときはＣ4を、（１１）であ
るときは２Ｃ4を、それぞれ出力し、また行選択信号が
（００１）であれば、２ビット列が、（００）であると
きは０を、（０１）であるときは−Ｃ4を、（１０）で
あるときはＣ4を、（１１）であるときは０を、それぞ
れ出力し、・・・また行選択信号が（１１１）であれ
ば、２ビット列が、（００）であるときは０を、（０
１）であるときは−Ｃ2を、（１０）であるときはＣ
6を、（１１）であるときはＣ6−Ｃ2を、それぞれ出力
するようになっている。これにより、式（４４）、（４
５）および式（４６）、（４７）からして、入力する行
選択信号が（０００）で２ビット列がｚ0、ｚ2の同一ビ
ット位置のビットからなるものであれば、Ｘ0の部分和
を出力することになり、入力する行選択信号が（００
１）で２ビット列がｚ0、ｚ2の同一ビット位置のビット
からなるものであれば、Ｘ4の部分和を出力することに
なり、・・・・、入力する行選択信号が（１１１）で２
ビット列がｚ5、ｚ7の同一ビット位置のビットからなる
ものであればζ7の部分和を出力することになる。
【０１３４】以下、式（４４）に示した第１行目の演
算、つまり、Ｘ0を計算する動作を例にとって説明を行
う。まず、行選択回路７０９から行選択信号として（０
００）がＲＯＭ７１０〜７２０に入力されるとともに、
ビット分配器７０８からｚ0、ｚ2の、最上位ビットから
なる２ビット列がＲＯＭ７１０に、ビット位置１のビッ
トからなる２ビット列がＲＯＭ７１１に、・・・、最下
位ビット（ビット位置１０のビット）からなる２ビット
列がＲＯＭ７２０に、それぞれ入力され、これにより、
ＲＯＭ７１０からは最上位ビットからなる２ビット列を
構成要素とするＸ0の部分和が、ＲＯＭ７１１からはビ
ット位置１のビットからなる２ビット列を構成要素とす
るＸ0の部分和が、・・・、ＲＯＭ７２０からは最下位
ビットからなる２ビット列を構成要素とするＸ0の部分
和が、それぞれ出力されることになる。
算、つまり、Ｘ0を計算する動作を例にとって説明を行
う。まず、行選択回路７０９から行選択信号として（０
００）がＲＯＭ７１０〜７２０に入力されるとともに、
ビット分配器７０８からｚ0、ｚ2の、最上位ビットから
なる２ビット列がＲＯＭ７１０に、ビット位置１のビッ
トからなる２ビット列がＲＯＭ７１１に、・・・、最下
位ビット（ビット位置１０のビット）からなる２ビット
列がＲＯＭ７２０に、それぞれ入力され、これにより、
ＲＯＭ７１０からは最上位ビットからなる２ビット列を
構成要素とするＸ0の部分和が、ＲＯＭ７１１からはビ
ット位置１のビットからなる２ビット列を構成要素とす
るＸ0の部分和が、・・・、ＲＯＭ７２０からは最下位
ビットからなる２ビット列を構成要素とするＸ0の部分
和が、それぞれ出力されることになる。
【０１３５】次に、ＲＯＭ７１１、７１３、７１５、７
１７、７１９の出力は、それぞれ、シフタ７２２、７２
３、７２４、７２５、７２６にて１ビット上にシフトさ
れた後、加算器７２７、７２８、７２９、７３０、７３
１において、ＲＯＭ７１２、７１４、７１６、７１８、
７２０の出力と加算される。従って、加算器７２７、７
２８、７２９、７３０、７３１の出力は、それぞれ、ビ
ット位置１のビットからなる２ビット列を構成要素とす
るＸ0の部分和（１ビット上にシフトされている）とビ
ット位置２のビットからなる２ビット列を構成要素とす
るＸ0の部分和との加算結果、ビット位置３のビットか
らなる２ビット列を構成要素とするＸ0の部分和（１ビ
ット上にシフトされている）とビット位置４のビットか
らなる２ビット列を構成要素とするＸ0の部分和との加
算結果、・・・ビット位置９のビットからなる２ビット
列を構成要素とするＸ0の部分和（１ビット上にシフト
されている）と最下位ビット（ビット位置１０）のビッ
トからなる２ビット列を構成要素とするＸ0の部分和と
の加算結果となる。
１７、７１９の出力は、それぞれ、シフタ７２２、７２
３、７２４、７２５、７２６にて１ビット上にシフトさ
れた後、加算器７２７、７２８、７２９、７３０、７３
１において、ＲＯＭ７１２、７１４、７１６、７１８、
７２０の出力と加算される。従って、加算器７２７、７
２８、７２９、７３０、７３１の出力は、それぞれ、ビ
ット位置１のビットからなる２ビット列を構成要素とす
るＸ0の部分和（１ビット上にシフトされている）とビ
ット位置２のビットからなる２ビット列を構成要素とす
るＸ0の部分和との加算結果、ビット位置３のビットか
らなる２ビット列を構成要素とするＸ0の部分和（１ビ
ット上にシフトされている）とビット位置４のビットか
らなる２ビット列を構成要素とするＸ0の部分和との加
算結果、・・・ビット位置９のビットからなる２ビット
列を構成要素とするＸ0の部分和（１ビット上にシフト
されている）と最下位ビット（ビット位置１０）のビッ
トからなる２ビット列を構成要素とするＸ0の部分和と
の加算結果となる。
【０１３６】次に、ＲＯＭ７１０および加算器７２８、
７３０の出力はそれぞれ、シフタ７３２、７３３、７３
４にて２ビット上にシフトされた後、加算器７３５、７
３６、７３７において、加算器７２７、７２９、７３１
の出力と加算される。従って、加算器７３５の出力はビ
ット位置０のビットからなる２ビット列を構成要素とす
るＸ0の部分和（２ビット上にシフトされている）と、
ビット位置１のビットからなる２ビット列を構成要素と
するＸ0の部分和（１ビット上にシフトされている）
と、ビット位置２のビットからなる２ビット列を構成要
素とするＸ0の部分和との加算結果となり、加算器７３
６の出力はビット位置３のビットからなる２ビット列を
構成要素とするＸ0の部分和（３ビット上にシフトされ
ている）と、ビット位置４のビットからなる２ビット列
を構成要素とするＸ0の部分和（２ビット上にシフトさ
れている）と、ビット位置５のビットからなる２ビット
列を構成要素とするＸ0の部分和（１ビット上にシフト
されている）と、ビット位置６のビットからなる２ビッ
ト列を構成要素とするＸ0の部分和との加算結果とな
り、更に、加算器７３７の出力は、ビット位置７のビッ
トからなる２ビット列を構成要素とするＸ0の部分和
（３ビット上にシフトされている）と、ビット位置８の
ビットからなる２ビット列を構成要素とするＸ0の部分
和（２ビット上にシフトされている）と、ビット位置９
のビットからなる２ビット列を構成要素とするＸ0の部
分和（１ビット上にシフトされている）と、最下位ビッ
トからなる２ビット列を構成要素とするＸ0の部分和と
の加算結果となる。同様にして、加算器７３６の出力
は、シフタ７３８で４ビット上にシフトされた後、加算
器７３９において、加算器７３７の出力と加算される。
７３０の出力はそれぞれ、シフタ７３２、７３３、７３
４にて２ビット上にシフトされた後、加算器７３５、７
３６、７３７において、加算器７２７、７２９、７３１
の出力と加算される。従って、加算器７３５の出力はビ
ット位置０のビットからなる２ビット列を構成要素とす
るＸ0の部分和（２ビット上にシフトされている）と、
ビット位置１のビットからなる２ビット列を構成要素と
するＸ0の部分和（１ビット上にシフトされている）
と、ビット位置２のビットからなる２ビット列を構成要
素とするＸ0の部分和との加算結果となり、加算器７３
６の出力はビット位置３のビットからなる２ビット列を
構成要素とするＸ0の部分和（３ビット上にシフトされ
ている）と、ビット位置４のビットからなる２ビット列
を構成要素とするＸ0の部分和（２ビット上にシフトさ
れている）と、ビット位置５のビットからなる２ビット
列を構成要素とするＸ0の部分和（１ビット上にシフト
されている）と、ビット位置６のビットからなる２ビッ
ト列を構成要素とするＸ0の部分和との加算結果とな
り、更に、加算器７３７の出力は、ビット位置７のビッ
トからなる２ビット列を構成要素とするＸ0の部分和
（３ビット上にシフトされている）と、ビット位置８の
ビットからなる２ビット列を構成要素とするＸ0の部分
和（２ビット上にシフトされている）と、ビット位置９
のビットからなる２ビット列を構成要素とするＸ0の部
分和（１ビット上にシフトされている）と、最下位ビッ
トからなる２ビット列を構成要素とするＸ0の部分和と
の加算結果となる。同様にして、加算器７３６の出力
は、シフタ７３８で４ビット上にシフトされた後、加算
器７３９において、加算器７３７の出力と加算される。
【０１３７】次に、加算器７３５の出力はシフタ７４０
で８ビット上にシフトされた後、加算器７４１におい
て、加算器７３９の出力と加算される。そして、加算器
７４１の出力は丸め、回路７４２で９ビットに丸めら
れ、積和演算ブロック７２１からの出力端子７４３へ出
力される。以上の動作により、ｚ0とｚ2の各同一ビット
位置からなる１１組の２ビット列をそれぞれ構成要素と
するＸ0の１１個の部分和（すべての部分和）が同時に
生成され、これらがビット位置に応じてシフトされて加
算されるのでＸ0が計算されることになる。また、積和
演算ブロック７２１において、ビット分配器７０８から
はｚ0とｚ2の最上位ビットからなる２ビット列〜最下位
ビットからなる２ビット列の１１組の２ビット列がそれ
ぞれＲＯＭ７１０〜７２０に入力され、行選択回路７０
９からＲＯＭ７１０〜７２０に入力される行選択信号が
（００１）である場合はＸ4が計算されることになる。
で８ビット上にシフトされた後、加算器７４１におい
て、加算器７３９の出力と加算される。そして、加算器
７４１の出力は丸め、回路７４２で９ビットに丸めら
れ、積和演算ブロック７２１からの出力端子７４３へ出
力される。以上の動作により、ｚ0とｚ2の各同一ビット
位置からなる１１組の２ビット列をそれぞれ構成要素と
するＸ0の１１個の部分和（すべての部分和）が同時に
生成され、これらがビット位置に応じてシフトされて加
算されるのでＸ0が計算されることになる。また、積和
演算ブロック７２１において、ビット分配器７０８から
はｚ0とｚ2の最上位ビットからなる２ビット列〜最下位
ビットからなる２ビット列の１１組の２ビット列がそれ
ぞれＲＯＭ７１０〜７２０に入力され、行選択回路７０
９からＲＯＭ７１０〜７２０に入力される行選択信号が
（００１）である場合はＸ4が計算されることになる。
【０１３８】また、積和演算ブロック７２１において、
ビット分配器７０８からはｚ4とｚ6の最上位ビットから
なる２ビット列〜最下位ビットからなる２ビット列の１
１組の２ビット列がそれぞれＲＯＭ７１０〜７２０に入
力され、行選択回路７０９からＲＯＭ７１０〜７２０に
入力される行選択信号が（０１０）あるいは（０１１）
である場合はそれぞれＸ2あるいはＸ6が計算されること
になる。また、積和演算ブロック７２１において、ビッ
ト分配器７０８からはｚ1とｚ3の最上位ビットからなる
２ビット列〜最下位ビットからなる２ビット列の１１組
の２ビット列がそれぞれＲＯＭ７１０〜７２０に入力さ
れ、行選択回路７０９からＲＯＭ７１０〜７２０に入力
される行選択信号が（１００）あるいは（１０１）であ
る場合はそれぞれζ1あるいはζ3が計算されることにな
る。
ビット分配器７０８からはｚ4とｚ6の最上位ビットから
なる２ビット列〜最下位ビットからなる２ビット列の１
１組の２ビット列がそれぞれＲＯＭ７１０〜７２０に入
力され、行選択回路７０９からＲＯＭ７１０〜７２０に
入力される行選択信号が（０１０）あるいは（０１１）
である場合はそれぞれＸ2あるいはＸ6が計算されること
になる。また、積和演算ブロック７２１において、ビッ
ト分配器７０８からはｚ1とｚ3の最上位ビットからなる
２ビット列〜最下位ビットからなる２ビット列の１１組
の２ビット列がそれぞれＲＯＭ７１０〜７２０に入力さ
れ、行選択回路７０９からＲＯＭ７１０〜７２０に入力
される行選択信号が（１００）あるいは（１０１）であ
る場合はそれぞれζ1あるいはζ3が計算されることにな
る。
【０１３９】また、積和演算ブロック７２１において、
ビット分配器７０８からはｚ5とｚ7の最上位ビットから
なる２ビット列〜最下位ビットからなる２ビット列の１
１組の２ビット列がそれぞれＲＯＭ７１０〜７２０に入
力され、行選択回路７０９からＲＯＭ７１０〜７２０に
入力される行選択信号が（１１０）あるいは（１１１）
である場合はそれぞれζ5あるいはζ7が計算されること
になる。そして、行選択回路７０９から３ビットの行選
択信号として（０００）、（００１）、・・・、（１１
１）のどれが出力されるか、および、ビット分配器７０
８から１１組の２ビット列として、レジスタ７００、７
０２のそれぞれの出力であるｚ0とｚ2の各同一ビット位
置のビットからなるものが同時に出力されるか、あるい
はレジスタ７０４、７０６のそれぞれの出力であるｚ4
とｚ6の各同一ビット位置のビットからなるものが同時
に出力されるか、あるいはレジスタ７０１、７０３のそ
れぞれの出力であるｚ1とｚ3の各同一ビット位置のビッ
トからなるものが同時に出力されるか、あるいはレジス
タ７０５、７０７のそれぞれの出力であるｚ5とｚ7の各
同一ビット位置のビットからなるものが同時に出力され
るかが、それぞれ適切に切り替わるようになっており、
Ｘ0、Ｘ4、Ｘ2、Ｘ6、ζ1、ζ3、ζ5、ζ7の計算が完了
する。この計算結果は端子７４３から第３の演算手段へ
出力される。
ビット分配器７０８からはｚ5とｚ7の最上位ビットから
なる２ビット列〜最下位ビットからなる２ビット列の１
１組の２ビット列がそれぞれＲＯＭ７１０〜７２０に入
力され、行選択回路７０９からＲＯＭ７１０〜７２０に
入力される行選択信号が（１１０）あるいは（１１１）
である場合はそれぞれζ5あるいはζ7が計算されること
になる。そして、行選択回路７０９から３ビットの行選
択信号として（０００）、（００１）、・・・、（１１
１）のどれが出力されるか、および、ビット分配器７０
８から１１組の２ビット列として、レジスタ７００、７
０２のそれぞれの出力であるｚ0とｚ2の各同一ビット位
置のビットからなるものが同時に出力されるか、あるい
はレジスタ７０４、７０６のそれぞれの出力であるｚ4
とｚ6の各同一ビット位置のビットからなるものが同時
に出力されるか、あるいはレジスタ７０１、７０３のそ
れぞれの出力であるｚ1とｚ3の各同一ビット位置のビッ
トからなるものが同時に出力されるか、あるいはレジス
タ７０５、７０７のそれぞれの出力であるｚ5とｚ7の各
同一ビット位置のビットからなるものが同時に出力され
るかが、それぞれ適切に切り替わるようになっており、
Ｘ0、Ｘ4、Ｘ2、Ｘ6、ζ1、ζ3、ζ5、ζ7の計算が完了
する。この計算結果は端子７４３から第３の演算手段へ
出力される。
【０１４０】第１の実施例の第３の演算手段の構成例を
図９に示す。第２の演算手段における計算結果は端子７
４３からセレクタ９０１を通じてＸ0、Ｘ4、Ｘ2、Ｘ6が
それぞれレジスタ９０２〜９０５へ転送され、ζ1、
ζ3、ζ5、ζ7がそれぞれレジスタ９０６〜９０９へ転
送される。レジスタ９０６〜９０９のデータは加算器／
減算器９１０へ入力され、ζ1＋ζ5すなわち２Ｃ1Ｘ1が
レジスタ９１１へ、ζ1−ζ5すなわち２Ｃ7Ｘ7がレジス
タ９１２へ、ζ3＋ζ7すなわち２Ｃ3Ｘ3がレジスタ９１
３へ、ζ3−ζ7すなわち２Ｃ5Ｘ5がレジスタ９１４へ、
それぞれ転送される。レジスタ９１１〜９１４のデータ
はセレクタ９１５によって２Ｃ1Ｘ1、２Ｃ7Ｘ7、２Ｃ3
Ｘ3、２Ｃ5Ｘ5がひとつずつ、乗算回路９１６へ転送さ
れ、行選択回路９１７の指定によって、それぞれ１／２
Ｃ1倍、１／２Ｃ7倍、１／２Ｃ3倍、１／２Ｃ5倍され
て、順次レジスタ９１８〜９２１へＸ1、Ｘ7、Ｘ3、Ｘ5
が転送される。最後にセレクタ９２２によって、Ｘ0、
Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7が順次、出力端子
９２３から出力されて、８点１次元ＤＣＴ演算が完了す
る。この例では、第２の演算手段６２０における積和演
算ブロック７２１は、１行毎に演算を行う場合を示した
が、積和演算ブロック７２１の構成要素を２個、並列に
設置することによって、２行２列の係数行列演算を同時
に実行するようにも構成できる。その場合、行選択回路
からの出力は２ビットであり、行選択信号として（０
０）、（０１）、（１０）、（１１）のときに、それぞ
れ、Ｘ0とＸ4、Ｘ2とＸ6、ζ1とζ3、ζ5とζ7を計算す
る。
図９に示す。第２の演算手段における計算結果は端子７
４３からセレクタ９０１を通じてＸ0、Ｘ4、Ｘ2、Ｘ6が
それぞれレジスタ９０２〜９０５へ転送され、ζ1、
ζ3、ζ5、ζ7がそれぞれレジスタ９０６〜９０９へ転
送される。レジスタ９０６〜９０９のデータは加算器／
減算器９１０へ入力され、ζ1＋ζ5すなわち２Ｃ1Ｘ1が
レジスタ９１１へ、ζ1−ζ5すなわち２Ｃ7Ｘ7がレジス
タ９１２へ、ζ3＋ζ7すなわち２Ｃ3Ｘ3がレジスタ９１
３へ、ζ3−ζ7すなわち２Ｃ5Ｘ5がレジスタ９１４へ、
それぞれ転送される。レジスタ９１１〜９１４のデータ
はセレクタ９１５によって２Ｃ1Ｘ1、２Ｃ7Ｘ7、２Ｃ3
Ｘ3、２Ｃ5Ｘ5がひとつずつ、乗算回路９１６へ転送さ
れ、行選択回路９１７の指定によって、それぞれ１／２
Ｃ1倍、１／２Ｃ7倍、１／２Ｃ3倍、１／２Ｃ5倍され
て、順次レジスタ９１８〜９２１へＸ1、Ｘ7、Ｘ3、Ｘ5
が転送される。最後にセレクタ９２２によって、Ｘ0、
Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7が順次、出力端子
９２３から出力されて、８点１次元ＤＣＴ演算が完了す
る。この例では、第２の演算手段６２０における積和演
算ブロック７２１は、１行毎に演算を行う場合を示した
が、積和演算ブロック７２１の構成要素を２個、並列に
設置することによって、２行２列の係数行列演算を同時
に実行するようにも構成できる。その場合、行選択回路
からの出力は２ビットであり、行選択信号として（０
０）、（０１）、（１０）、（１１）のときに、それぞ
れ、Ｘ0とＸ4、Ｘ2とＸ6、ζ1とζ3、ζ5とζ7を計算す
る。
【０１４１】（第２の実施例）図２は本発明の第２実施
例である１次元離散コサイン変換器の演算フロー図であ
って、この回路は入力されたｘk（ｋ＝０〜７）に対し
て、第１の演算手段においては、前処理として第１実施
例と同様に、式（５２）〜（５９）の演算を行い、第２
の演算手段においては、式（４４）〜（４７）に示した
行列演算を行う。最後に第３の演算手段においては後処
理として、
例である１次元離散コサイン変換器の演算フロー図であ
って、この回路は入力されたｘk（ｋ＝０〜７）に対し
て、第１の演算手段においては、前処理として第１実施
例と同様に、式（５２）〜（５９）の演算を行い、第２
の演算手段においては、式（４４）〜（４７）に示した
行列演算を行う。最後に第３の演算手段においては後処
理として、
【０１４２】
【数６４】
【０１４３】
【数６５】
【０１４４】の演算を行う。
【０１４５】図６は本発明の第２実施例の基本回路構成
を示すブロック図であって、これは第１実施例と同じで
ある。第１の演算手段６２２および第２の演算手段６２
０の構成は第１実施例と同じである。第３の演算手段の
構成例を図１０に示す。第２の演算手段における計算結
果は端子７４３からＸ0、Ｘ4、Ｘ2、Ｘ6、ζ1、ζ3、ζ
5、ζ7がそれぞれレジスタ１００１〜１００８へ転送さ
れる。レジスタ１００５〜１００８のデータはビット分
配器１００９へ入力される。ビット分配器１００９の構
成は、基本的には第１実施例のビット分配器７０８と同
じで、図１１にその構成を示す。本実施例では、第２の
演算手段６２０の出力７４３は丸め回路７４２において
９ビットに丸められているので、レジスタ１００５〜１
００８の出力は９ビットである。レジスタ１００５とレ
ジスタ１００７の出力はビット操作部１１０１へ入力さ
れ、ビット分配器１００９において、レジスタ１００５
と１００７のそれぞれの出力は、ビット操作部１１０１
により、それぞれ最上位ビットから最下位ビットまでの
９本の信号線（最上位［８］〜最下位［０］）に分けら
れ、同一ビット位置の２本の信号線が組み合わされた２
ビットの信号線が９組構成されて、信号線［８］の２ビ
ットの信号線はセレクタ１１０３に、信号線［７］の２
ビットの信号線はセレクタ１１０４に、・・・、信号線
［０］の２ビットの信号線はセレクタ１１１１にという
ようにそれぞれセレクタ１１０３〜１１１１に入力され
る。このようにしてビット分配器１００９において各ビ
ット位置ごとに分解されて第２の行列演算手段１０１０
の読み出し専用メモリ（ＲＯＭ）１０１１〜１０１９へ
入力される。第２の行列演算手段１０１０では、第２の
演算手段６２０と同様の動作によってＸ1、Ｘ7、Ｘ3、
Ｘ5が計算され、レジスタ１０２１〜１０２４へ順次転
送される。最後にセレクタ１０２５によって、Ｘ0、
Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7が順次、出力端子
１０１６から出力されて、８点１次元ＤＣＴ演算が完了
する。第１実施例での第２の演算手段６２０における積
和演算ブロック７２１と同様に、第２の行列演算手段１
０１０では構成要素を２個、並列に設置することによっ
て、２行２列の係数行列演算を同時に実行するようにも
構成できる。その場合、行選択回路からの出力は１ビッ
トであり、行選択信号として（０）、（１）のときに、
それぞれ、Ｘ1とＸ7、Ｘ3とＸ5を計算する。
を示すブロック図であって、これは第１実施例と同じで
ある。第１の演算手段６２２および第２の演算手段６２
０の構成は第１実施例と同じである。第３の演算手段の
構成例を図１０に示す。第２の演算手段における計算結
果は端子７４３からＸ0、Ｘ4、Ｘ2、Ｘ6、ζ1、ζ3、ζ
5、ζ7がそれぞれレジスタ１００１〜１００８へ転送さ
れる。レジスタ１００５〜１００８のデータはビット分
配器１００９へ入力される。ビット分配器１００９の構
成は、基本的には第１実施例のビット分配器７０８と同
じで、図１１にその構成を示す。本実施例では、第２の
演算手段６２０の出力７４３は丸め回路７４２において
９ビットに丸められているので、レジスタ１００５〜１
００８の出力は９ビットである。レジスタ１００５とレ
ジスタ１００７の出力はビット操作部１１０１へ入力さ
れ、ビット分配器１００９において、レジスタ１００５
と１００７のそれぞれの出力は、ビット操作部１１０１
により、それぞれ最上位ビットから最下位ビットまでの
９本の信号線（最上位［８］〜最下位［０］）に分けら
れ、同一ビット位置の２本の信号線が組み合わされた２
ビットの信号線が９組構成されて、信号線［８］の２ビ
ットの信号線はセレクタ１１０３に、信号線［７］の２
ビットの信号線はセレクタ１１０４に、・・・、信号線
［０］の２ビットの信号線はセレクタ１１１１にという
ようにそれぞれセレクタ１１０３〜１１１１に入力され
る。このようにしてビット分配器１００９において各ビ
ット位置ごとに分解されて第２の行列演算手段１０１０
の読み出し専用メモリ（ＲＯＭ）１０１１〜１０１９へ
入力される。第２の行列演算手段１０１０では、第２の
演算手段６２０と同様の動作によってＸ1、Ｘ7、Ｘ3、
Ｘ5が計算され、レジスタ１０２１〜１０２４へ順次転
送される。最後にセレクタ１０２５によって、Ｘ0、
Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7が順次、出力端子
１０１６から出力されて、８点１次元ＤＣＴ演算が完了
する。第１実施例での第２の演算手段６２０における積
和演算ブロック７２１と同様に、第２の行列演算手段１
０１０では構成要素を２個、並列に設置することによっ
て、２行２列の係数行列演算を同時に実行するようにも
構成できる。その場合、行選択回路からの出力は１ビッ
トであり、行選択信号として（０）、（１）のときに、
それぞれ、Ｘ1とＸ7、Ｘ3とＸ5を計算する。
【０１４６】（第３の実施例）図３は本発明の第３実施
例である１次元逆離散コサイン変換器の演算フロー図で
あって、この回路は入力されたＸn（ｎ＝０〜７）に対
して、第１の演算手段においては、前処理として、
例である１次元逆離散コサイン変換器の演算フロー図で
あって、この回路は入力されたＸn（ｎ＝０〜７）に対
して、第１の演算手段においては、前処理として、
【０１４７】
【数６６】
【０１４８】
【数６７】
【０１４９】
【数６８】
【０１５０】
【数６９】
【０１５１】の演算を行い、第２の演算手段においては
式（４８）〜（５１）に示した行列演算を行う。最後
に、第３の演算手段においては後処理として、
式（４８）〜（５１）に示した行列演算を行う。最後
に、第３の演算手段においては後処理として、
【０１５２】
【数７０】
【０１５３】
【数７１】
【０１５４】
【数７２】
【０１５５】
【数７３】
【０１５６】
【数７４】
【０１５７】
【数７５】
【０１５８】
【数７６】
【０１５９】
【数７７】
【０１６０】を行う。
【０１６１】図１２は本発明の第３実施例の基本回路構
成を示すブロック図である。図１３には第３実施例の第
１の演算手段１２０２の回路構成を、図１４には第３実
施例の第２の演算手段１２０３の回路構成を示す。以下
に、この回路の動作について説明する。入力端子１２０
１から第１の演算手段１２０２に入力された８個のデー
タＸ0〜Ｘ7は入力順に図１３のレジスタ１３０１〜１３
０８へ順次転送され、それぞれレジスタ１３０８〜１３
０１に保持される。レジスタ１３０１、１３０３、１３
０５、１３０７からそれぞれＸ7、Ｘ5、Ｘ3、Ｘ1がセレ
クタ１３１１を通じて、Ｘ1、Ｘ3、Ｘ5、Ｘ7が順次乗算
回路１３１２へ転送され、行選択回路１３１３の指定に
よって、それぞれＣ1倍、Ｃ3倍、Ｃ5倍、Ｃ7倍されて、
順次レジスタ１３１４〜１３１７へＣ1Ｘ1、Ｃ3Ｘ3、Ｃ
5Ｘ5、Ｃ7Ｘ7が転送される。
成を示すブロック図である。図１３には第３実施例の第
１の演算手段１２０２の回路構成を、図１４には第３実
施例の第２の演算手段１２０３の回路構成を示す。以下
に、この回路の動作について説明する。入力端子１２０
１から第１の演算手段１２０２に入力された８個のデー
タＸ0〜Ｘ7は入力順に図１３のレジスタ１３０１〜１３
０８へ順次転送され、それぞれレジスタ１３０８〜１３
０１に保持される。レジスタ１３０１、１３０３、１３
０５、１３０７からそれぞれＸ7、Ｘ5、Ｘ3、Ｘ1がセレ
クタ１３１１を通じて、Ｘ1、Ｘ3、Ｘ5、Ｘ7が順次乗算
回路１３１２へ転送され、行選択回路１３１３の指定に
よって、それぞれＣ1倍、Ｃ3倍、Ｃ5倍、Ｃ7倍されて、
順次レジスタ１３１４〜１３１７へＣ1Ｘ1、Ｃ3Ｘ3、Ｃ
5Ｘ5、Ｃ7Ｘ7が転送される。
【０１６２】レジスタ１３１４〜１３１７のデータは加
算器／減算器１３１８へ入力され、ζ1すなわちＣ1Ｘ1
＋Ｃ7Ｘ7がレジスタ１３１９へ、ζ3すなわちＣ3Ｘ3＋
Ｃ5Ｘ5がレジスタ１３２０へ、ζ7すなわちＣ3Ｘ3−Ｃ5
Ｘ5がレジスタ１３２１へ、ζ5すなわちＣ1Ｘ1−Ｃ7Ｘ7
がレジスタ１３２２へ、それぞれ転送される。レジスタ
１３０２、１３０４、１３０６、１３０８および１３１
９〜１３２２のデータＸ6、Ｘ4、Ｘ2、Ｘ0、ζ1、ζ3、
ζ7、ζ5は第２の演算手段１２０３に転送される。
算器／減算器１３１８へ入力され、ζ1すなわちＣ1Ｘ1
＋Ｃ7Ｘ7がレジスタ１３１９へ、ζ3すなわちＣ3Ｘ3＋
Ｃ5Ｘ5がレジスタ１３２０へ、ζ7すなわちＣ3Ｘ3−Ｃ5
Ｘ5がレジスタ１３２１へ、ζ5すなわちＣ1Ｘ1−Ｃ7Ｘ7
がレジスタ１３２２へ、それぞれ転送される。レジスタ
１３０２、１３０４、１３０６、１３０８および１３１
９〜１３２２のデータＸ6、Ｘ4、Ｘ2、Ｘ0、ζ1、ζ3、
ζ7、ζ5は第２の演算手段１２０３に転送される。
【０１６３】図１４に示した第２の演算手段１２０３は
図７と同様にして行列演算を行い、ｚ0、ｚ2、ｚ4、
ｚ6、ｚ1、ｚ3、ｚ5、ｚ7を順次出力する。
図７と同様にして行列演算を行い、ｚ0、ｚ2、ｚ4、
ｚ6、ｚ1、ｚ3、ｚ5、ｚ7を順次出力する。
【０１６４】次に、第２の演算手段１２０３から第３の
演算手段１２０４に入力された８個のデータｚ0、ｚ2、
ｚ4、ｚ6、ｚ1、ｚ3、ｚ5、ｚ7入力順に第２の加減算手
段１２０５の中のレジスタ１２０７〜１２１４へ順次転
送され、それぞれレジスタ１２１４〜１２０７に保持さ
れる。レジスタ１２１４〜１２０７のそれぞれの出力ｚ
0、ｚ2、ｚ4、ｚ6、ｚ1、ｚ3、ｚ5、ｚ7は加算器／減算
器１２１５で加算あるいは減算されて加算結果ｙ0すな
わちｘ0＋ｘ7、ｙ1すなわちｘ1＋ｘ6、ｙ2すなわちｘ2
＋ｘ5、ｙ3すなわちｘ3＋ｘ4がそれぞれレジスタ１２１
６〜１２１９に保持され、減算結果ζ0すなわちｘ0−ｘ
7、ζ1すなわちｘ1−ｘ6、ζ2すなわちｘ2−ｘ5、ζ3す
なわちｘ3−ｘ4がそれぞれレジスタ１２２０〜１２２３
に保持される。
演算手段１２０４に入力された８個のデータｚ0、ｚ2、
ｚ4、ｚ6、ｚ1、ｚ3、ｚ5、ｚ7入力順に第２の加減算手
段１２０５の中のレジスタ１２０７〜１２１４へ順次転
送され、それぞれレジスタ１２１４〜１２０７に保持さ
れる。レジスタ１２１４〜１２０７のそれぞれの出力ｚ
0、ｚ2、ｚ4、ｚ6、ｚ1、ｚ3、ｚ5、ｚ7は加算器／減算
器１２１５で加算あるいは減算されて加算結果ｙ0すな
わちｘ0＋ｘ7、ｙ1すなわちｘ1＋ｘ6、ｙ2すなわちｘ2
＋ｘ5、ｙ3すなわちｘ3＋ｘ4がそれぞれレジスタ１２１
６〜１２１９に保持され、減算結果ζ0すなわちｘ0−ｘ
7、ζ1すなわちｘ1−ｘ6、ζ2すなわちｘ2−ｘ5、ζ3す
なわちｘ3−ｘ4がそれぞれレジスタ１２２０〜１２２３
に保持される。
【０１６５】次にレジスタ１２１６〜１２２３のそれぞ
れの出力ｙ0、ｙ1、ｙ2、ｙ3、ζ0、ζ1、ζ2、ζ3は加
算器／減算器１２２４で加算あるいは減算されて、加算
結果ｘ0〜ｘ3および減算結果ｘ4〜ｘ7がレジスタ１２２
５〜１２３２へ出力される。最後にｘ0、ｘ1、ｘ2、
ｘ3、ｘ4、ｘ5、ｘ6、ｘ7が順次、出力端子１２３３か
ら出力されて、８点１次元ＩＤＣＴ演算が完了する。
れの出力ｙ0、ｙ1、ｙ2、ｙ3、ζ0、ζ1、ζ2、ζ3は加
算器／減算器１２２４で加算あるいは減算されて、加算
結果ｘ0〜ｘ3および減算結果ｘ4〜ｘ7がレジスタ１２２
５〜１２３２へ出力される。最後にｘ0、ｘ1、ｘ2、
ｘ3、ｘ4、ｘ5、ｘ6、ｘ7が順次、出力端子１２３３か
ら出力されて、８点１次元ＩＤＣＴ演算が完了する。
【０１６６】（第４の実施例）図４は本発明の第４実施
例である１次元逆離散コサイン変換器の演算フロー図で
あって、この回路は入力されたＸn（ｎ＝０〜７）に対
して、第１の演算手段においては、前処理として、
例である１次元逆離散コサイン変換器の演算フロー図で
あって、この回路は入力されたＸn（ｎ＝０〜７）に対
して、第１の演算手段においては、前処理として、
【０１６７】
【数７８】
【０１６８】
【数７９】
【０１６９】の演算を行い、第２の演算手段においては
第３実施例と同じく式（４８）〜（５１）に示した行列
演算を行う。最後に第３の演算手段において第３実施例
と同じく（７０）〜（７７）に示した演算を行う。第４
実施例が第３実施例と異なるのは第１の演算手段１２０
２の構成であって、図１５にその構成を示す。
第３実施例と同じく式（４８）〜（５１）に示した行列
演算を行う。最後に第３の演算手段において第３実施例
と同じく（７０）〜（７７）に示した演算を行う。第４
実施例が第３実施例と異なるのは第１の演算手段１２０
２の構成であって、図１５にその構成を示す。
【０１７０】第４実施例においては、入力端子１２０１
から第１の演算手段１２０２に入力された８個のデータ
Ｘ0〜Ｘ7は入力順に図１５のレジスタ１５０１〜１５０
８へ順次転送され、それぞれレジスタ１５０８〜１５０
１に保持される。レジスタ１５０１、１５０３、１５０
５、１５０７からそれぞれＸ7、Ｘ5、Ｘ3、Ｘ1が第１の
行列演算手段１５０９へ転送され、式（７８）、（７
９）の行列演算を行い、演算結果ζ1、ζ5、ζ3、ζ5を
順次レジスタ１５１０〜１５１３へ転送する。
から第１の演算手段１２０２に入力された８個のデータ
Ｘ0〜Ｘ7は入力順に図１５のレジスタ１５０１〜１５０
８へ順次転送され、それぞれレジスタ１５０８〜１５０
１に保持される。レジスタ１５０１、１５０３、１５０
５、１５０７からそれぞれＸ7、Ｘ5、Ｘ3、Ｘ1が第１の
行列演算手段１５０９へ転送され、式（７８）、（７
９）の行列演算を行い、演算結果ζ1、ζ5、ζ3、ζ5を
順次レジスタ１５１０〜１５１３へ転送する。
【０１７１】第１の行列演算手段１５０９の構成は、図
１６に示されるように、図７や図１４と同様の構成であ
り、ＲＯＭの記憶内容が、係数行列に従って異なるだけ
である。以上の実施例から明らかなように、ＤＣＴおよ
びＩＤＣＴを一つの回路で実行できるＤＣＴ／ＩＤＣＴ
回路を実現しようとした場合、本発明の第１実施例ある
いは第２実施例と、本発明の第３実施例あるいは第４実
施例を組み合わせて、選択信号によって切り替えること
ができればよい。
１６に示されるように、図７や図１４と同様の構成であ
り、ＲＯＭの記憶内容が、係数行列に従って異なるだけ
である。以上の実施例から明らかなように、ＤＣＴおよ
びＩＤＣＴを一つの回路で実行できるＤＣＴ／ＩＤＣＴ
回路を実現しようとした場合、本発明の第１実施例ある
いは第２実施例と、本発明の第３実施例あるいは第４実
施例を組み合わせて、選択信号によって切り替えること
ができればよい。
【０１７２】この場合には、第２の演算手段におけるＲ
ＯＭはＤＣＴの４個の係数行列
ＯＭはＤＣＴの４個の係数行列
【０１７３】
【数８０】
【０１７４】とＩＤＣＴの４個の係数行列
【０１７５】
【数８１】
【０１７６】は３個の係数行列が同じ値であり、また、
ＤＣＴもＩＤＣＴもそれぞれ４つの係数行列の内、
ＤＣＴもＩＤＣＴもそれぞれ４つの係数行列の内、
【０１７７】
【数８２】
【０１７８】を２つ含むので、本来、８種類の２行２列
の係数行列であるべきところが４種類の２行２列の係数
行列
の係数行列であるべきところが４種類の２行２列の係数
行列
【０１７９】
【数８３】
【０１８０】を記憶しておくだけでよい。このような係
数行列を記憶させることによって、第２の演算手段にお
ける第１の行列演算手段をＤＣＴとＩＤＣＴとの時と
で、共有化することができ、回路規模を小さくすること
ができる。
数行列を記憶させることによって、第２の演算手段にお
ける第１の行列演算手段をＤＣＴとＩＤＣＴとの時と
で、共有化することができ、回路規模を小さくすること
ができる。
【０１８１】
【発明の効果】以上、説明したように、請求項１〜２に
記載のそれぞれの離散コサイン変換器、および請求項３
〜４に記載のそれぞれの逆離散コサイン変換器、および
請求項５〜６に記載のそれぞれの離散コサイン／逆離散
コサイン変換器は、Ｎ／４行Ｎ／４列の行列演算を実行
することによって計算できるので、回路規模が小さくな
り、消費電力の低減にも効果がある。また、請求項５〜
６に記載の離散コサイン／逆離散コサイン変換器は、共
通する係数行列を共用できるので、必要となるメモリの
記憶容量が小さくて済み、全体の回路規模が小さくなる
とともに、消費電力の低減にも効果がある。
記載のそれぞれの離散コサイン変換器、および請求項３
〜４に記載のそれぞれの逆離散コサイン変換器、および
請求項５〜６に記載のそれぞれの離散コサイン／逆離散
コサイン変換器は、Ｎ／４行Ｎ／４列の行列演算を実行
することによって計算できるので、回路規模が小さくな
り、消費電力の低減にも効果がある。また、請求項５〜
６に記載の離散コサイン／逆離散コサイン変換器は、共
通する係数行列を共用できるので、必要となるメモリの
記憶容量が小さくて済み、全体の回路規模が小さくなる
とともに、消費電力の低減にも効果がある。
【図１】本発明の第１の実施例である。
【図２】本発明の第２の実施例である。
【図３】本発明の第３の実施例である。
【図４】本発明の第４の実施例である。
【図５】従来の例である。
【図６】第１の実施例および第２の実施例の基本構成例
である。
である。
【図７】第１の実施例および第２の実施例における第２
の演算手段の構成例である。
の演算手段の構成例である。
【図８】図７におけるビット分配器の構成例である。
【図９】第１の実施例における第３の演算手段の構成例
である。
である。
【図１０】第２の実施例における第３の演算手段の構成
例である。
例である。
【図１１】図１０におけるビット分配器２の構成例であ
る。
る。
【図１２】第３の実施例および第４の実施例の基本構成
例である。
例である。
【図１３】第３の実施例における第１の演算手段の構成
例である。
例である。
【図１４】第３の実施例における第２の演算手段の構成
例である。
例である。
【図１５】第４の実施例における第１の演算手段の構成
例である。
例である。
【図１６】図１５における第１の行列演算手段の構成例
である。
である。
６０１ 入力端子 ６１０、６１９ 加算器／減算器 ６０２〜６０９、６１１〜６１８ レジスタ ６２２ 第１の演算手段 ６２３ 第１の加算減手段 ６２４ 第２の加算減手段 ７００〜７０７ レジスタ ７０８ ビット分配器 ７０９ 行選択回路 ７１０〜７２０ ＲＯＭ ７２２〜７２６、７３２〜７３４、７３８、７４０ シ
フタ ７２７〜７３１、７３５〜７３７、７３９、７４１ 加
算器 ７４２ 丸め回路 ７４３ 出力端子 ８００〜８０３ ビット操作部 ８０４〜８１４ セレクタ ９０１ セレクタ ９０２〜９０９、９１１〜９１４、９１８〜９２１ レ
ジスタ ９１０ 加算器／減算器 ９１５ セレクタ ９１６ 乗算器 ９１７ 行選択回路 ９２２ セレクタ ９２３ 出力 １００１〜１００８ レジスタ １００９ ビット分配器 １０１０ 第２の行列演算手段 １０１１〜１０１９ 読み出し専用メモリ １０２１〜１０２４ レジスタ １０２５ セレクタ １１０１、１１０２ ビット操作部 １１０３〜１１１１ セレクタ １２０２ 第１の演算手段 １２０３ 第２の演算手段 １２０４ 第３の演算手段 １２０５ 第２の加減算手段 １２０６ 第３の加減算手段 １２０７〜１２１４、１２１６〜１２２３、１２２５〜
１２３２ レジスタ １２１５、１２２４ 加算器／減算器 １３０１〜１３０８ レジスタ １３１１ セレクタ １３１２ 乗算回路 １３１３ 行選択回路 １３１４〜１３１７、１３１９〜１３２２ レジスタ １３１８ 加算器／減算器 １５０１〜１５０８、１５１０〜１５１３ レジスタ １５０９ 第１の行列演算手段
フタ ７２７〜７３１、７３５〜７３７、７３９、７４１ 加
算器 ７４２ 丸め回路 ７４３ 出力端子 ８００〜８０３ ビット操作部 ８０４〜８１４ セレクタ ９０１ セレクタ ９０２〜９０９、９１１〜９１４、９１８〜９２１ レ
ジスタ ９１０ 加算器／減算器 ９１５ セレクタ ９１６ 乗算器 ９１７ 行選択回路 ９２２ セレクタ ９２３ 出力 １００１〜１００８ レジスタ １００９ ビット分配器 １０１０ 第２の行列演算手段 １０１１〜１０１９ 読み出し専用メモリ １０２１〜１０２４ レジスタ １０２５ セレクタ １１０１、１１０２ ビット操作部 １１０３〜１１１１ セレクタ １２０２ 第１の演算手段 １２０３ 第２の演算手段 １２０４ 第３の演算手段 １２０５ 第２の加減算手段 １２０６ 第３の加減算手段 １２０７〜１２１４、１２１６〜１２２３、１２２５〜
１２３２ レジスタ １２１５、１２２４ 加算器／減算器 １３０１〜１３０８ レジスタ １３１１ セレクタ １３１２ 乗算回路 １３１３ 行選択回路 １３１４〜１３１７、１３１９〜１３２２ レジスタ １３１８ 加算器／減算器 １５０１〜１５０８、１５１０〜１５１３ レジスタ １５０９ 第１の行列演算手段
Claims (6)
- 【請求項１】 Ｎ個の入力データに対して所定の演算を
実行する第１の演算手段と、 第１の演算手段から出力される演算結果に対して所定の
演算を実行する第２の演算手段と、 第２の演算手段から出力される演算結果に対して所定の
演算を実行する第３の演算手段とを備えた離散コサイン
変換装置であって、 前記第１の演算手段が、入力データに対して加減算を実
行する第１の加減算手段と第１の加減算手段から出力さ
れる演算結果に対して加減算を実行する第２の加減算手
段から構成され、 前記第２の演算手段が、前記第１の演算手段から出力さ
れるＮ個の演算結果をＮ／４行１列の行列データの組と
して４組に分け、前記４組の行列データに対して各々、
Ｎ／４行Ｎ／４列の係数行列を乗じる行列演算手段から
構成され、 前記第３の演算手段が、前記第２の演算手段から出力さ
れるＮ個の演算結果の内のＮ／２個の演算結果に対して
加減算処理を実行する第３の加減算手段と、第３の加減
算手段から出力される演算結果に対して乗算を実行する
第１の乗算手段とから構成されていることを特徴とする
離散コサイン変換装置。 - 【請求項２】 Ｎ個の入力データに対して所定の演算を
実行する第１の演算手段と、 第１の演算手段から出力される演算結果に対して所定の
演算を実行する第２の演算手段と、 第２の演算手段から出力される演算結果に対して所定の
演算を実行する第３の演算手段とを備えた離散コサイン
変換装置であって、 前記第１の演算手段が、入力データに対して加減算を実
行する第１の加減算手段と第１の加減算手段から出力さ
れる演算結果に対して加減算を実行する第２の加減算手
段から構成され、 前記第２の演算手段が、前記第１の演算手段から出力さ
れるＮ個の演算結果をＮ／４行１列の行列データの組と
して４組に分け、前記４組の行列データに対して各々、
Ｎ／４行Ｎ／４列の係数行列を乗じる第１の行列演算手
段から構成され、 前記第３の演算手段が、前記第２の演算手段から出力さ
れるＮ個の演算結果の内のＮ／２個の演算結果をＮ／４
行１列の行列データの組として２組に分け、２組の行列
データに対して各々、Ｎ／４行Ｎ／４列の係数行列を乗
じる第２の行列演算手段から構成されていることを特徴
とする離散コサイン変換装置。 - 【請求項３】 Ｎ個の入力データに対して所定の演算を
実行する第１の演算手段と、 第１の演算手段から出力される演算結果に対して所定の
演算を実行する第２の演算手段と、 第２の演算手段から出力される演算結果に対して所定の
演算を実行する第３の演算手段とを備えた逆離散コサイ
ン変換装置であって、 前記第１の演算手段が、Ｎ個の入力データの内のＮ／２
個の入力データに対して乗算を実行する第１の乗算手段
と第１の乗算手段から出力される演算結果に対して加減
算を実行する第１の加減算手段とから構成され、 前記第２の演算手段が、前記第１の演算手段から出力さ
れる演算結果及びＮ個の入力データの内第１の演算手段
で用いられていないＮ／２個の入力データとをＮ／４行
１列の行列データの組として４組に分け、４組の行列デ
ータに対して各々、Ｎ／４行Ｎ／４列の係数行列を乗じ
る第１の行列演算手段から構成され、 前記第３の演算手段が、前記第２の演算手段から出力さ
れる演算結果に対して加減算を実行する第２の加減算手
段と、第２の加減算手段から出力される演算結果に対し
て加減算を実行する第３の加減算手段とから構成されて
いることを特徴とする逆離散コサイン変換装置。 - 【請求項４】 Ｎ個の入力データに対して所定の演算を
実行する第１の演算手段と、 第１の演算手段から出力される演算結果に対して所定の
演算を実行する第２の演算手段と、 第２の演算手段から出力される演算結果に対して所定の
演算を実行する第３の演算手段とを備えた逆離散コサイ
ン変換装置であって、 前記第１の演算手段が、Ｎ個の入力データの内のＮ／２
個の入力データをＮ／４行１列の行列データの組として
２組に分け、２組の行列データに対して各々、Ｎ／４行
Ｎ／４列の係数行列を乗じる第１の行列演算手段から構
成され、 前記第２の演算手段が、前記第１の演算手段から出力さ
れる演算結果及びＮ個の入力データの内第１の演算手段
で用いられていないＮ／２個の入力データとをＮ／４行
１列の行列データの組として４組に分け、４組の行列デ
ータに対して各々、Ｎ／４行Ｎ／４列の係数行列を乗じ
る第２の行列演算手段から構成され、 前記第３の演算手段が、前記第２の演算手段から出力さ
れる演算結果に対して加減算を実行する第１の加減算手
段と、第１の加減算手段から出力される演算結果に対し
て加減算を実行する第２の加減算手段とから構成されて
いることを特徴とする逆離散コサイン変換装置。 - 【請求項５】 選択信号が離散コサイン変換を指示した
場合には、Ｎ個の入力データに対して所定の演算を実行
する第１の演算手段と、 第１の演算手段から出力される演算結果に対して所定の
演算を実行する第２の演算手段と、 第２の演算手段から出力される演算結果に対して所定の
演算を実行する第３の演算手段とを備えた離散コサイン
変換装置として動作し、 前記選択信号が逆離散コサイン変換を指示した場合に
は、Ｎ個の入力データに対して所定の演算を実行する第
４の演算手段と、 第４の演算手段から出力される演算結果に対して所定の
演算を実行する第５の演算手段と、 第５の演算手段から出力される演算結果に対して所定の
演算を実行する第６の演算手段とを備えた逆離散コサイ
ン変換装置として動作する、離散コサイン／逆離散コサ
イン変換装置において、 前記第１の演算手段が、入力データに対して加減算を実
行する第１の加減算手段と第１の加減算手段から出力さ
れる演算結果に対して加減算を実行する第２の加減算手
段から構成され、 前記第２の演算手段が、前記第１の演算手段から出力さ
れる演算結果をＮ／４行１列の行列データの組として４
組に分け、４組の行列データに対して各々、所定のＮ／
４行Ｎ／４列の係数行列を乗じる前記第１の行列演算手
段から構成され、 前記第３の演算手段が、前記第２の演算手段から出力さ
れるＮ個の演算結果の内のＮ／２個の演算結果に対して
加減算処理を実行する第３の加減算手段と、第３の加減
算手段から出力される演算結果に対して所定の乗算を実
行する第１の乗算手段とから構成されており、 前記第４の演算手段が、Ｎ個の入力データの内のＮ／２
個の入力データに対して所定の乗算を実行する第２の乗
算手段と第２の乗算手段から出力される演算結果及びＮ
個の入力データの内第１の演算手段で用いられていない
Ｎ／２個の入力データとに対して所定の加減算を実行す
る第４の加減算手段とから構成され、 前記第５の演算手段が、前記第４の演算手段から出力さ
れる演算結果をＮ／４行１列の行列データの組として４
組に分け、前記４組の行列データに対して各々、所定の
Ｎ／４行Ｎ／４列の係数行列を乗じる前記第１の行列演
算手段から構成され、 前記第６の演算手段が、前記第５の演算手段から出力さ
れる演算結果に対して所定の加減算を実行する第５の加
減算手段と、第５の加減算手段から出力される演算結果
に対して所定の加減算を実行する第６の加減算手段とか
ら構成されていることを特徴とする離散コサイン／逆離
散コサイン変換装置。 - 【請求項６】 選択信号が離散コサイン変換を指示して
いる場合には、Ｎ個の入力データに対して所定の演算を
実行する第１の演算手段と、 第１の演算手段から出力される演算結果に対して所定の
演算を実行する第２の演算手段と、 第２の演算手段から出力される演算結果に対して所定の
演算を実行する第３の演算手段とを備えた離散コサイン
変換装置として動作し、 前記選択信号が逆離散コサイン変換を指示している場合
には、Ｎ個の入力データに対して所定の演算を実行する
第４の演算手段と、 第４の演算手段から出力される演算結果に対して所定の
演算を実行する第５の演算手段と、 第５の演算手段から出力される演算結果に対して所定の
演算を実行する第６の演算手段とを備えた逆離散コサイ
ン変換装置として動作する、離散コサイン／逆離散コサ
イン変換装置であって、 前記第１の演算手段が、入力データに対して加減算を実
行する第１の加減算手段と第１の加減算手段から出力さ
れる演算結果に対して加減算を実行する第２の加減算手
段から構成され、 前記第２の演算手段が、前記第１の演算手段から出力さ
れる演算結果をＮ／４行１列の行列データの組として４
組に分け、４組の行列データに対して各々、所定のＮ／
４行Ｎ／４列の係数行列を乗じる前記第１の行列演算手
段から構成され、 前記第３の演算手段が、前記第２の演算手段から出力さ
れるＮ個の演算結果の内のＮ／２個の演算結果に対して
加減算処理を実行する第３の加減算手段と、第３の加減
算手段から出力される演算結果に対して所定の乗算を実
行する第１の乗算手段とから構成されており、 前記第４の演算手段が、Ｎ個の入力データの内のＮ／２
個の入力データに対して所定の乗算を実行する第２の乗
算手段と第２の乗算手段から出力される演算結果及びＮ
個の入力データの内第１の演算手段で用いられていない
Ｎ／２個の入力データとに対して所定の加減算を実行す
る第４の加減算手段とから構成され、 前記第５の演算手段が、前記第４の演算手段から出力さ
れる演算結果をＮ／４行１列の行列データの組として４
組に分け、前記４組の行列データに対して各々、所定の
Ｎ／４行Ｎ／４列の係数行列を乗じる前記第１の行列演
算手段から構成され、 前記第６の演算手段が、前記第２の演算手段から出力さ
れる演算結果に対して所定の加減算を実行する第３の加
減算手段と、第３の加減算手段から出力される演算結果
に対して所定の加減算を実行する第４の加減算手段とか
ら構成されていることを特徴とする離散コサイン／逆離
散コサイン変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31169598A JP3970442B2 (ja) | 1998-11-02 | 1998-11-02 | 離散コサイン変換装置及び逆離散コサイン変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31169598A JP3970442B2 (ja) | 1998-11-02 | 1998-11-02 | 離散コサイン変換装置及び逆離散コサイン変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000137703A true JP2000137703A (ja) | 2000-05-16 |
| JP3970442B2 JP3970442B2 (ja) | 2007-09-05 |
Family
ID=18020362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31169598A Expired - Fee Related JP3970442B2 (ja) | 1998-11-02 | 1998-11-02 | 離散コサイン変換装置及び逆離散コサイン変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3970442B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011133008A2 (ko) * | 2010-04-23 | 2011-10-27 | 삼성전자 주식회사 | 영상의 변환 방법 및 장치, 역변환 방법 및 장치 |
| JP2017514353A (ja) * | 2014-03-17 | 2017-06-01 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | メッシュベースの計算を使用した低複雑な順変換のためのシステムおよび方法 |
-
1998
- 1998-11-02 JP JP31169598A patent/JP3970442B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011133008A2 (ko) * | 2010-04-23 | 2011-10-27 | 삼성전자 주식회사 | 영상의 변환 방법 및 장치, 역변환 방법 및 장치 |
| WO2011133008A3 (ko) * | 2010-04-23 | 2012-03-15 | 삼성전자 주식회사 | 영상의 변환 방법 및 장치, 역변환 방법 및 장치 |
| JP2017514353A (ja) * | 2014-03-17 | 2017-06-01 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | メッシュベースの計算を使用した低複雑な順変換のためのシステムおよび方法 |
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|---|---|
| JP3970442B2 (ja) | 2007-09-05 |
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