CN101669115A - 正交变换装置以及集成电路 - Google Patents

Abstract

与作为静止图像/运动图像编码处理中的骨干处理的正交变换有关，通过一个正交变换装置实现不同基底的多个正交变换的处理，实现与新的编码标准处理的对应。一种正交变换装置，包括：第一蝶形运算部(100)，具有对一部分的输入信号进行2点的乘积累加运算的2点基本运算部；第二蝶形运算部(101)，具有对剩余的输入信号进行4点的乘积累加运算的4点基本运算部；第三蝶形运算部(102)，具有在后者的后级进行2点的乘积累加运算的2点基本运算部；第一以及第二延迟部(203、202)等，分别位于第一、三蝶形运算部(100、102)等的后级；第四蝶形运算部(103)，具有对第一、二选择部(303、302)等选择出的数据进行2点的乘积累加运算的2点基本运算部；以及变换系数提供部(401)；对所述第四蝶形运算部进行的乘积累加运算进行切换。

Description

正交变换装置以及集成电路

技术领域

本发明涉及运动图像编码等的图像编码。尤其涉及进行作为图像编码/解码处理中的骨干处理的正交变换的正交变换装置、集成电路。

背景技术

在以往的技术中有，进行作为图像编码/解码处理中的骨干处理的正交变换的正交变换装置。

对于现行的运动图像压缩/扩展，存在作为运动图像编码标准的MPEG1、MPEG2、MPEG4、H.264/AVC、VC-1等的MPEG(Moving picture expert group：运动图像专家组)，并且，在标准中有规定，从而能够与不同的图像的大小或不同的所使用的介质等分别相对应。例如；MPEG1、MPEG2被使用于DVD等的图像尺寸较大的介质；MPEG4或H.264/AVC的一种方式被使用于移动电话或lseg等的图像尺寸较小的介质；H.264/AVC、VC-1被使用于HDTV等的图像尺寸非常大的介质。

在进行运动图像编码的情况下，将运动图像分割为称为宏块(MB)的处理单位来进行处理。MB由亮度成分和色差成分构成，亮度成分由Y0、Y1、Y2、Y3这4个构成，并且，色差成分由Cb、Cr这2个构成。各个Y、C成分由8×8块这64个像素成分构成。

作为MPEG1、MPEG2、MPEG4、H.264/AVC、VC-1共通的处理有正交变换处理。正交变换处理是以Y0、Y1、Y2、Y3、Cb、Cr成分为单位进行的处理，也是将作为空间成分的运动图像信号变换为频率成分的技术。通过进行正交变换处理，从而在自然图像等被变换为频率成分时发生数据的偏差，因此有用于可变长编码等的数据压缩。并且，该正交变换的技术是一种骨干处理，除了用于运动图像的编码以外，还用于声音压缩或信号处理。

正交变换处理，按照所述的编码标准不同。首先，在MPEG1、MPEG2、MPEG4中利用DCT(离散余弦变换)。并且，在像H.264/AVC或VC-1那样的新的编码标准中，利用哈达玛变换(Hadamardtransform)或整数精度正交变换。而且，DCT是最一般的正交变换之一，也是不可反变换，由于变换基底包含小数精度，因此在变换前与变换后产生误差，对此，以H.264/AVC或VC-1进行的正交变换具有以下的特征，即，由于变换基底为整数，因此在变换前与变换后不产生误差。

图1～8是示出以往的技术的图。

图1、2是示出正交变换处理的变换矩阵的图。图1的变换矩阵是H.264/AVC中的整数精度正交变换的变换矩阵。并且，图2的变换矩阵是VC-1中的整数精度正交变换的变换矩阵。而且，后者的图2的变换矩阵是根据H.264/AVC标准的标准书中记载的公式表达的矩阵。

图3、图4是示出4×4的变换矩阵的图。

在H.264/AVC或VC-1中，除了进行8×8单位的正交变换以外，还进行4×4单位的正交变换，使得降低解码后的图像的误差。图3的变换矩阵是用于降低H.264/AVC中的误差的、4×4单位的正交变换矩阵。另外，图4的变换矩阵是VC-1的4×4单位的正交变换矩阵。

如此，以矩阵式表达示正交变换处理，然而，周知的问题是，在进行单纯的矩阵运算来实现正交变换处理的情况下，因需要庞大的运算量，而导致处理时间或电路规模的增大。因此，一般而言，以高速算法来进行处理，该高速算法利用矩阵式的性质来展开矩阵，从而减少运算次数。对于高速算法，周知的方式是像Chen或Wang那样的方式。

图5是所述的、以处理单位分割正交变换的高速算法的、以往的结构(参照专利文献1)。在图5中，重新排列器3对输入信号进行重新排列。输入信号被进行重新排列后，被蝶形器5、7、9进行加法减法处理或乘法处理，从而实现正交变换。

图6是示出图5所示的蝶形器的细节的图。

如图6明确示出，图6所述的蝶形器的所有的细节由几个2点输入的交叉相乘运算器构成。

图7是示出2点输入的交叉相乘运算器(2点基本运算器)20的图。

图7中的左边的图是示出2点基本运算器20的符号。在所述图6中，以该符号示出2点输入的交叉相乘运算器。并且，以后的说明中参照的各个图中，也以该符号来示出2点基本运算器。

另一方面，图7的右边示出2点基本运算器20进行的2点的乘积累加运算的处理内容。

2点基本运算器20，对向该2点基本运算器20的第一输入(在左上的黑圆点的输入)和第二输入(在左下的黑圆点的输入)进行乘积累加运算，从而输出第一输出(右上的黑圆点)。更具体而言，2点基本运算器20，进行(第一输入)×a11+(第二输入)×a12的乘积累加运算，从而输出运算结果，以作为第一输出。在此，所述公式中的a11、a12是，2点基本运算器20从图7所示的变换系数存储器21、用于提供乘积累加运算系数的其它的系数提供部取得的系数。同样，2点基本运算器20进行(第一输入)×a11+(第二输入)×a12的乘积累加运算，从而输出该乘积累加运算的结果，以作为第二输出。在图7的左边的符号中，与各个输出的黑圆点连接的多个箭头线分别示出这些乘积累加运算。

在像MPEG2那样的以往的编码标准中，利用所述的高速正交变换算法实现DCT处理。并且，对于H.264/AVC，一般而言，按照标准书所述的过程实现处理；对于VC-1，一般而言，其高速算法未被知道，因此直接实施矩阵运算，从而实现处理。

在此，图6所述的蝶形器的所有的细节由几个2点输入的交叉相乘运算器构成。因此，通过以往的结构能够实现的正交变换，仅限于像DCT或哈达玛那样的、能够都展开为2点输入的交叉相乘运算的正交变换。

另一方面，在H.264/AVC中需要3点输入的运算器。

图8是示出在H.264/AVC正交变换中需要的3点输入的运算器的图。

于是，在H.264/AVC中利用正交变换装置，该正交变换装置利用的运算器进行展开为如图8所示的结构的3点输入的交叉相乘运算。而且，对于VC-1，能够由2点输入的交叉相乘运算构成。但是，与以往的结构的连接不同。

专利文献1：日本特开平4-229724号公报

然而，存在想要实现对多个编码标准都能够进行处理的程序或电路的情况。在此情况下，需要按每个编码标准分别具有各个程序或电路。例如，对于最近的半导体集成电路，需要实现复杂且各种各样的运动图像编码处理。并且，还必要低耗电化。在这些背景下，若按每个编码标准具有电路，则导致半导体集成电路整体的面积增加，且阻碍实现多个运动图像编码处理。并且，电路规模的增加还导致消耗电力的增加，从而阻碍实现低耗电化。并且，在运算单元的角度来看，若分割为各个运算方法，则不能实现处理的共通化，且导致非效率化，并且，导致程序的管理中发生错误。

发明内容

为了解决所述问题，本发明的目的在于提供一种正交变换装置，通过以一个共通的高速正交变换算法运算单元或电路结构来实现多个正交变换处理，从而实现程序的共通化或半导体集成电路整体的面积的减少。

也就是，更具体而言，本发明的目的在于提供进行共通的高速正交变换算法的正交变换装置，与以往的结构不同，不变更基本的运算单元、运算器的连接关系，而只变更变换系数，从而能够实现像H.264/AVC或VC-1那样的新的编码标准的正交变换处理，还能够实现像MPEG2那样的以往的DCT处理。

为了实现所述目的，本发明的一种正交变换装置，对多点的输入信号进行正交变换，其中，包括：第一蝶形运算单元，具有2点基本运算部，该2点基本运算部对所述多点的输入信号中的一部分的输入信号进行2点的乘积累加运算；第二蝶形运算单元，具有4点基本运算部，该4点基本运算部对所述多点的输入信号中的剩余的输入信号进行4点的乘积累加运算；第三蝶形运算单元，具有2点基本运算部，该2点基本运算部对所述第二蝶形运算单元的运算结果进行2点的乘积累加运算；第一延迟单元，保持所述第一蝶形运算单元的运算结果；第一选择单元，从所述第一蝶形运算单元的运算结果以及所述第一延迟单元所保持的运算结果中选择数据；第二延迟单元，保持所述第三蝶形运算单元的运算结果；第二选择单元，从所述第三蝶形运算单元的运算结果以及所述第二延迟单元所保持的运算结果中选择数据；第四蝶形运算单元，具有2点基本运算部，该2点基本运算部对所述第一选择单元选择出的数据以及所述第二选择单元选择出的数据进行2点的乘积累加运算；以及变换系数提供单元，将用于所述第一蝶形运算单元至所述第四蝶形运算单元的乘积累加运算的变换系数提供给所述第一蝶形运算单元至所述第四蝶形运算单元；所述第二蝶形运算单元，对于所述第二蝶形运算单元的所述4点基本运算部进行的乘积累加运算，在用于所述第一蝶形运算单元至所述第四蝶形运算单元进行多种正交变换的、规定的3点运算以及2点运算之间进行切换。

据此，能够提供一种正交变换装置，不像以往的结构那样、不变更基本的运算单元、运算器的连接关系，而对第二蝶形运算单元具有的4点基本运算部进行的乘积累加运算在规定的3点运算以及2点运算之间进行切换，据此，进行像H.264/AVC或VC-1那样的新的编码标准的正交变换的处理，并且，只变更变换系数来能够实现像MPEG2那样的以往的DCT的处理，从而进行多个处理共通的高速正交变换算法。

而且，据此，通过共通的一个高速正交变换算法运算单元或电路结构实现多个正交变换，能够实现程序的共通化、半导体集成电路整体的面积的减少、低耗电化、多个运动图像编码处理的实现的容易化、程序管理中发生错误的抑制。

根据所述结构，利用共通的正交变换单元，能够实现多个正交变换的处理，尤其能够实现基底的性质不同的正交变换的处理。根据其效果，尤其能够实现程序的共通化、半导体集成电路整体的面积的减少。

附图说明

图1是示出H.264/AVC中的整数精度正交变换的变换矩阵的图。

图2是示出VC-1中的整数精度正交变换的变换矩阵的图。

图3是示出H.264/AVC中的4×4的变换矩阵的图。

图4是示出VC-1中的4×4的变换矩阵的图。

图5是示出以往的结构的图。

图6是示出以往的结构具有的蝶形器的细节的图。

图7是示出2点输入的交叉相乘运算器(2点基本运算器)的图。

图8是示出H.264/AVC正交变换中需要的3点输入的运算器的图。

图9是示出正交变换装置50的图。

图10是详细地示出正交变换装置50具有的四个蝶形运算部的图。

图11是示出四级流水线运算电路的图。

图12是示出第二蝶形运算部的A型以及B型的图。

图13是示出用于H.264/AVC的正交变换运算结构的图。

图14是说明正交变换装置进行VC-1的正交变换时第二蝶形运算部两次进行的运算的图。

图15是示出正交变换装置进行VC-1的正交变换时第二蝶形运算部两次进行的运算的公式的图。

图16是示出正交变换装置的图。

图17是示出正交变换装置进行VC-1的正交变换时的运算的流程的图。

图18是示出进行4×4正交变换的实施例的图。

图19是示出集成电路的图。

符号说明

11以往的结构

202点基本运算器

50正交变换装置

50a正交变换装置

50c集成电路

51四级流水线运算电路

100第一蝶形运算部

101第二蝶形运算部

101A第二蝶形运算部的A型

101B第二蝶形运算部的B型

102第三蝶形运算部

103第四蝶形运算部

104第五蝶形运算部

201第三延迟部

202第二延迟部

203第一延迟部

301第三选择部

302第二选择部

303第一选择部

304第四选择部

401变换系数提供部

500用于H.264/AVC的正交变换运算结构

501进行3点输入的交叉相乘运算的运算电路

601正交变换电路

602控制部

具体实施方式

以下，参照附图说明本发明的正交变换装置、集成电路的实施例。

(实施例1)

图9是示出正交变换装置50的图。

正交变换装置50，对多点的输入信号进行正交变换。正交变换装置50，虽然其结构简单，但能够进行DCT的正交变换、H.264/AVC的正交变换以及VC-1的正交变换这三种正交变换之中的任何正交变换。而且，正交变换装置50，进行在作为基本的算法上采用Chen的方式的运算。

具体而言，正交变换装置50包括第一蝶形运算部100、第二蝶形运算部101、第三蝶形运算部102、第四蝶形运算部103、第五蝶形运算部104、第三延迟部201、第二延迟部202、第一延迟部203、第三选择部301、第二选择部302、第一选择部303、第四选择部304、以及变换系数提供部401。

图10是详细地示出图9所示的第一蝶形运算部100～第四蝶形运算部103的图。图10(a)～(b)分别详细地示出第一蝶形运算部100、第二蝶形运算部101、第三蝶形运算部102、第四蝶形运算部103。

而且，例如正交变换装置50也可以是以下的装置：电视机等的图像显示装置，进行正交变换并显示运动图像；DVD刻录器或其它的运动图像记录装置，为了记录运动图像而进行正交变换；摄像机等的运动图像摄像装置，为了记录拍摄的运动图像而进行正交变换；以及运动图像编码装置。

第一蝶形运算部100(图10(a)、图9)具有2点基本运算部，该2点基本运算部对向正交变换装置50的多点的输入信号中的一部分的输入信号进行2点的乘积累加运算。而且，在此，2点基本运算部是图7中说明的2点基本运算器20。具体而言，第一蝶形运算部100包括被构成为像图10(a)所示那样的四个2点基本运算部。第一蝶形运算部100，通过这些四个2点基本运算部，对向正交变换装置50的多点的输入信号中的第偶数个输入信号进行运算。

第三延迟部201(图9)，保持向正交变换装置50的多点的输入信号中的剩余的输入信号。在此，剩余的输入信号是指，向正交变换装置50的输入信号中的所述第偶数个输入信号，也就是说，除了由第一蝶形运算部100运算的输入信号以外的、剩余的输入信号，即，第奇数个输入信号。第三选择部301(图9)，从向正交变换装置50的多点的输入信号中的剩余的输入信号、以及第一延迟部203所保持的输入信号中选择数据。在此，与所述情况相同，剩余的输入信号是第奇数个输入信号。在正交变换装置50进行所述三种正交变换中的DCT的正交变换、以及H.264/AVC的正交变换的情况下，第三选择部301选择向正交变换装置50的该第奇数个输入信号，另一方面，在正交变换装置50进行VC-1的正交变换的情况下，第三选择部301对选择向正交变换装置50的第奇数个输入信号时、和选择第一延迟部203所保持的输入信号时进行切换。

第二蝶形运算部101(图10(b)、图9)具有4点基本运算部，该4点基本运算部对向正交变换装置50的多点的输入信号中的剩余的输入信号进行4点的乘积累加运算。第二蝶形运算部101，对第三选择部301(图9)所选择的数据进行乘积累加运算。第二蝶形运算部101，若第三选择部301选择向正交变换装置50的多点的输入信号中的剩余的输入信号，则进行针对剩余的输入信号的运算，若选择第一延迟部203所保持的输入信号，则进行针对第一延迟部203所保持的输入信号的运算。

在此，图7示出的2点基本运算部(2点基本运算器)是2点输入的基本运算部，对此，4点基本运算部是4点输入的基本运算部。4点基本运算部，根据第一～第四的输入(在图10(b)的第二蝶形运算部101所示的左边的四个的黑圆点的输入)，输出对这些四个输入进行乘积累加运算的运算结果，以分别作为第一～第四的输出(在右边的四个的黑圆点的输入)。换而言之，4点基本运算部，包括对4点的输入信号和四个变换系数的运算结果进行加法运算的四个结构，将这些四个结果分别作为四个输出。

第三蝶形运算部102(图10(c)、图9)具有2点基本运算部，对第二蝶形运算部101的运算结果进行2点的乘积累加运算。第三蝶形运算部102具有如图10(c)所示构成的三个2点基本运算部。

第一延迟部203(图9)，保持第一蝶形运算部100的运算结果。

第二延迟部202(图9)，保持第三蝶形运算部102的运算结果。

第一选择部303(图9)，从第一蝶形运算部100的运算结果以及第一延迟部203所保持的运算结果中选择数据。第一选择部303，在正交变换装置50进行所述三种正交变换中的DCT的正交变换、以及H.264/AVC的正交变换的情况下，选择第一蝶形运算部100的运算结果，另一方面，在进行VC-1的正交变换的情况下，选择第一延迟部203所保持的运算结果。

第二选择部302(图9)，从第三蝶形运算部102的运算结果以及第二延迟部202所保持的运算结果中选择数据。第二选择部302，在正交变换装置50进行所述三种正交变换中的DCT的正交变换、以及H.264/AVC的正交变换的情况下，选择第三蝶形运算部102的运算结果，在进行VC-1的正交变换的情况下，选择收集第一部分和第二部分这两个部分而成的数据，在第一部分具有第三蝶形运算部102的运算结果的一部分，并且，在第二部分具有第二延迟部202所保持的运算结果。在以后的说明中详细地示出所述内容(参照图14、图15)。

第四蝶形运算部103(图10(d)、图9)具有2点基本运算部，对第一选择部303选择出的数据、以及第二选择部302选择出的数据进行2点的乘积累加运算。第三蝶形运算部102具有如图10(c)所示构成的四个2点基本运算部。

变换系数提供部401(图9)，将用于第一蝶形运算部100～第四蝶形运算部103的乘积累加运算的变换系数，提供给这些第一蝶形运算部100～第四蝶形运算部103。变换系数提供部401，以第一蝶形运算部100～第四蝶形运算部103反复进行的乘积累加运算的处理为单位，变更提供给这些第一蝶形运算部100～第四蝶形运算部103的变换系数。变换系数提供部401，在正交变换装置50进行DCT的正交变换的情况下，提供用于第一蝶形运算部100～第四蝶形运算部103进行正交变换的变换系数，在进行H.264/AVC的正交变换的情况下，提供用于进行H.264/AVC的正交变换的变换系数，在进行VC-1的正交变换的情况下，提供用于进行VC-1的正交变换的变换系数。也就是，变换系数提供部401，按照正交变换装置50进行的正交变换的种类，提供用于进行各个种类的正交变换的变换系数。

而且，第一延迟部203、第二延迟部202以及第三延迟部201之中的至少一部分也可以，例如由缓冲器、存储器或寄存器构成。

在此，换而言之，第一选择部303，从第一蝶形运算部100的运算结果以及第一延迟部203所保持的运算结果中选择任一方。同样，也可以说，第二选择部302，从第三蝶形运算部102的运算结果以及第二延迟部202所保持的运算结果中选择任一方。并且，也可以说，第三选择部301，向该正交变换装置50的多点的输入信号中的剩余的输入信号、以及第一延迟部203所保持的入信号中选择任一方。

由第一蝶形运算部100～第四蝶形运算部103的四个运算部的整体构成四级流水线运算电路51(图11)。

图11是示出四级流水线运算电路51的图。

四级流水线运算电路51由第一蝶形运算部100、第二蝶形运算部101、第三蝶形运算部102以及第四蝶形运算部103的整体构成。而且，在图9中省略示出四级流水线运算电路51。在四级流水线运算电路51中，第二蝶形运算部101的部分，与以Chen的高速算法的DCT的正交变换的四级流水线运算电路不同，而其它的部分即第一蝶形运算部100、第三蝶形运算部102以及第四蝶形运算部103这各个部分，分别与Chen的四级流水线运算电路中的各个部分相同。因此，在四级流水线运算电路51中，将以Chen的高速算法的四级流水线运算电路，分割为与第一蝶形运算部100、第二蝶形运算部101、第三蝶形运算部102以及第四蝶形运算部103这四个部分相对应的地方，将与第二蝶形运算部101相对应的地方置换为第二蝶形运算部101。

在以下的说明中，依据与Chen的四级流水线运算电路的关系，更详细地示出第一蝶形运算部100～第四蝶形运算部103。第一蝶形运算部100是，与Chen的四级流水线运算电路的第一～三级之中的、对第偶数个输入信号进行处理的地方的电路相同的电路。第二蝶形运算部101是，与Chen的四级流水线运算电路的第一级之中的、对第奇数个输入信号进行处理的部分的电路相同的电路。第三蝶形运算部102是，与Chen的四级流水线运算电路的第二～三级的部分之中的、对第奇数个输入信号进行处理的地方的电路相同的电路。四蝶形运算部103是，与Chen的四级流水线运算电路的第四级的部分相同的电路。

如上所述，正交变换装置50包括：将高速算法正交变换装置分割而成的、以100～103示出的四个蝶形运算部，该四个蝶形运算部由进行乘积累加运算处理的2点基本运算部和4点基本运算部构成，该高速算法正交变换装置对实施某种处理后的输入信号进行正交变换处理；延迟部203、202、201，针对所述蝶形运算部101、103的输入，使输入信号延迟；选择部301、302、303，选择来自所述延迟部的输出、和所述输入信号或蝶形运算部的运算结果，并选择向蝶形运算部101或103的输入；以及变换系数提供部401，向所述各个蝶形运算部提供正交变换的变换系数。

以下，说明具备所述结构的正交变换装置50的工作。首先，说明正交变换装置50进行DCT的正交变换的工作。

图12是示出第二蝶形运算部101变形而成的、第二蝶形运算部的A型101A以及第二蝶形运算部的B型101B的图。图12(a)是再次示出图10(b)以及图11所示的第二蝶形运算部101的结构的图。图12(b)是示出第二蝶形运算部101变形而成的第二蝶形运算部的A型101A(图12(b)的右边)的图。图12(c)是示出第二蝶形运算部101变形而成的第二蝶形运算部的B型101B(图12(c)的右边)的图。

在正交变换装置50进行DCT的正交变换时，第二蝶形运算部101变形为图12(b)所示的第二蝶形运算部的A型101A。

第二蝶形运算部的A型101A是组合两个2点基本运算部而成的运算电路，即，这些两个2点基本运算部中的一方的基本运算部，将向该第二蝶形运算部101的第二输入以及第三输入作为该一方的2点基本运算部的第一输入以及第二输入，并且，将该第二蝶形运算部101的第二输出以及第三输出作为该2点基本运算部的第一输出以及第二输出。并且，另一方的2点基本运算部，将向该第二蝶形运算部101的第一输入、第四输入、第一输出以及第四输出分别作为该另一方的2点基本运算部的第一输入、第二输入、第一输出以及第二输出。

在此，该第二蝶形运算部的A型101A具有，与Chen的四级流水线运算电路中的该第二蝶形运算部101所相对的部分相同的结构。

据此，由变换系数提供部401提供DCT的变换系数，并且，第二蝶形运算部101变形为参照图12(b)而说明的第二蝶形运算部的A型101A的形式，第一蝶形运算部100～第四蝶形运算部103即四级流水线运算电路51进行用于基于Chen的高速算法的正交变换的乘积累加运算，从而能够实现MPEG1、MPEG2、MPEG4中使用的DCT的正交变换。

而且，对于第二蝶形运算部101变形为第二蝶形运算部的A型101A的方法，例如，可以进行根据变换系数提供部401提供的变换系数0的变形方法，也可以进行不输出运算结果而选择并输出0的变形方法，还可以进行其它的变形方法。

在此，第二蝶形运算部101，在接受变换系数0来变形的情况下，在所有的变换系数中的、图12(b)的左边的第二蝶形运算部101中包含的虚线示出的乘法的变换系数，从变换系数提供部401接受值0，从而进行变形(参照图7)。

其次，说明H.264/AVC的工作。

在正交变换装置50进行DCT的正交变换时，第二蝶形运算部101变形为图12(c)所示的第二蝶形运算部的B型101B。

第二蝶形运算部的B型101B的电路与运算电路501相同，该运算电路501进行所述的图8所示的、对H.264/AVC的正交变换需要的3点输入的交叉相乘运算。

图13是示出作为进行H.264/AVC的正交变换的四级流水线运算电路的、用于H.264/AVC的正交变换运算结构500的图。

用于H.264/AVC的正交变换运算结构500，在图13示出的左下的地方，即，在与第二蝶形运算部101的位置相对应的地方，具有进行所述图8所示的3点输入的交叉相乘运算的运算电路501。

通过第二蝶形运算部101变形为与该图13的运算电路501相同的第二蝶形运算部的B型101B，从而本实施例的四级流水线运算电路51成为与图5所示的H.264/AVC的正交变换运算结构等效。

因此，由变换系数提供部401提供H.264/AVC的变换系数，并且，第二蝶形运算部101变形为图12(c)所述的第二蝶形运算部的B型101B的形式，从而能够实现H.264/AVC所使用的正交变换(整数精度正交变换)。

而且，对于第二蝶形运算部101变形为图12(c)的第二蝶形运算部的B型101B的方法，可以进行根据变换系数提供部401向第二蝶形运算部101提供的变换系数0的变形方法，也可以进行不输出运算结果而选择并输出0的变形方法，还可以进行其它的变形方法。

其次，说明VC-1的正交变换的工作。

在正交变换装置50进行VC-1的正交变换的情况下，第二蝶形运算部101进行第一次以及第二次这两次运算。

图14是说明正交变换装置50进行VC-1的正交变换时第二蝶形运算部100两次进行的运算的图。

图15是示出正交变换装置50进行VC-1的正交变换时第二蝶形运算部101两次进行的运算的公式的图。

图14的最左端的上段所示的x1、x3、x5、x7是向正交变换装置50的第奇数个输入信号。另一方面，图14的最左端的下段所示的x1_d、x5_d、x3_d、x7_d是第三延迟部201(图9)所保持的输入信号。而且，图15中的d1、d3、d5、d7分别示出，与在图14中以x1、x3、x5、x7示出的输入信号相同的信号。

图14的上段示出，第二蝶形运算部101进行的第一次的运算，图14的下段示出，第二蝶形运算部101进行的第二次的运算。而且，由于正交变换装置50进行VC-1的正交变换，因此，图14的上下段的第二蝶形运算部101变形为第二蝶形运算部的A型101A。

如下示出第二蝶形运算部101进行的第一次的运算。

在第二蝶形运算部101进行第一次的运算时，第三选择部301，不选择第一延迟部203所保持的输入信号，而选择向正交变换装置50的输入信号，以作为用于第二蝶形运算部101进行运算的数据。也就是，第三选择部301，在第一次的运算时，选择图14的左端上段所示的x1、x5、x3、x7。第二蝶形运算部101，在第一次的运算时，分别进行图15的最左边所示的4×d1-16×d7、15×d5-9×d3、9×d5+15×d3和16×d1+4×d7的乘积累加运算。在进行这些运算的第二蝶形运算部101进行第一次的运算时，变换系数提供部401，向第二蝶形运算部101提供变换系数。

第三蝶形运算部102，在第一次的运算时，对所述的第二蝶形运算部101的运算结果进行运算，具体而言，进行图15中央的y1＝(4×d1-16×d7)+(15×d5-9×d3)和y2＝(9×d5+15×d3)+(16×d1+4×d7)的运算。而且，第三蝶形运算部102，此时，如图14上段的第二蝶形运算部101所示的0表示，将第一输出以及第四输出作为所述的运算结果y1以及y2输出，并且，使第二输出以及第三输出变为0。在第一次的运算时，变换系数提供部401，将用于进行这些运算的变换系数提供给第三蝶形运算部102。

在第二蝶形运算部101以及第三蝶形运算部102进行第一次的运算的期间，第三延迟部201，保持所述的d1、d3、d5、d7，换而言之，保持x1、x3、x5、x7(图14左端的上段)。

另一方面，如下示出第二蝶形运算部101进行的第二次的运算。

在第二蝶形运算部101以及第三蝶形运算部102进行第二次的运算时，第三选择部301，选择在所述的运算期间第三延迟部201所保持的d1、d3、d5、d7。而且，图14下段的左端所示的x1_d、x3_d、x5_d、x7_d分别示出，此时选择的d1、d3、d5、d7。

在第二次的运算时，如图15的最下段所示，第二蝶形运算部101进行9×d1+15×d7、4×d5-16×d3、-16×d5-4×d3、15×d1-9×d7的运算。在第二次的运算时，变换系数提供部401，将用于使第二蝶形运算部101进行这些运算的变换系数提供给第二蝶形运算部101。

根据该第二蝶形运算部101的运算结果，第三蝶形运算部102进行y3＝(9×d1+15×d7)+(4×d5-16×d3)、y4＝(-16×d5-4×d3)+(15×d1-9×d7)的运算，以作为第二次的运算。

而且，变换系数提供部401，将与在第一次的运算时向第二蝶形运算部101提供的运算系数不同的运算系数，提供给第二蝶形运算部101。同样，变换系数提供部401，还将在第一次的运算和第二次的运算之间相互不同的变换系数，提供给第三蝶形运算部102。

第一延迟部203(图9)，在第二蝶形运算部101以及第三蝶形运算部102进行第一次的运算时，与该运算并行地保持第一蝶形运算部100进行运算的运算结果。

第二延迟部202，保持在第一次的运算中第二蝶形运算部101以及第三蝶形运算部102进行运算的运算结果，即，保持作为在第一次的运算中的第三蝶形运算部102的输出的运算结果。第二延迟部202，直到第二蝶形运算部101以及第三蝶形运算部102的第二次的运算结束为止，进行该保持。

在第二蝶形运算部101进行的第二次的运算时，由于正交变换装置50进行VC-1的正交变换，因此，第一选择部303，选择第一延迟部203所保持的运算结果。

第二选择部302，选择第二次的运算中第三蝶形运算部102输出的图15以及图14的下段所示的y3、y4、和自从第一次的运算时第二延迟部202保持的图15以及图14的上段所示的y1、y2，以作为第四蝶形运算部103用于运算的数据。也就是，第二选择部302，选择收集具有y1、y2的第一部分和具有y3、y4的第二部分而成的数据，即，选择由y1、y2、y3、y4而成的数据，以作为第四蝶形运算部103利用的数据。

第二选择部302利用如此选择的数据，因此，第四蝶形运算部103，在运算上利用第二蝶形运算部101以及第三蝶形运算部102的运算结果的数据中的y1、y2、y3、y4这四个数据。

据此，由变换系数提供部401提供VC-1的变换系数，并且，第二蝶形运算部101变形为如图12示出的第二蝶形运算部的A型101A的形式，进一步，如图14示出利用第三延迟部201，两次将输入信号输入，并且，由变换系数提供部401变更第一次和第二次的变换系数来提供，并使第二蝶形运算部的A型101A进行运算，从而能够实现VC-1所使用的正交变换(整数精度正交变换)。

而且，对于第二蝶形运算部101变形为第二蝶形运算部的A型101A的方法，可以进行根据变换系数提供部401向第二蝶形运算部101提供的变换系数0的变形方法，也可以进行不输出运算结果而选择并输出0的变形方法，还可以进行其它的变形方法。

而且，如此，正交变换装置50，利用第二蝶形运算部101和第三延迟部201，两次将奇数方的输入信号输入到该第二蝶形运算部101，每一次，依次对变换系数进行切换，根据这些结构，不通过蝶形处理进行下级方(奇数方)的运算，而直接进行矩阵运算。

并且，第二蝶形运算部101，对于第二蝶形运算部101的4点基本运算部进行的乘积累加运算，在四级流水线运算电路51用于进行多种正交变换的规定的3点运算(图12(b)中的运算)以及2点运算(图12(a)中的运算)之间进行切换。

(实施例2)

接着，以下说明实施例2。

图16是示出实施例2涉及的正交变换装置50a的图。

正交变换装置50a，除了包括实施例1的结构以外，还包括第五蝶形运算部104以及第四选择部304。

第五蝶形运算部104具有4点基本运算部，对所述多点的输入信号中剩余的输入信号进行4点的乘积累加运算。第五蝶形运算部104，被配置成与实施例1所述的第二蝶形运算部101并联，且具有与第二蝶形运算部101具有的结构相同的结构(参照图10(b))。

第四选择部304，从第二蝶形运算部101以及第五蝶形运算部104的运算结果中选择数据，变换系数提供部401，将用于第五蝶形运算部104的乘积累加运算的变换系数提供给第五蝶形运算部104，第三蝶形运算部102，对第四选择部304所选择的数据进行乘积累加运算。

第二蝶形运算部101，进行在所述的实施例1中第二蝶形运算部101进行了的第一次的运算。

第五蝶形运算部104，另外进行在所述的实施例1中第二蝶形运算部101进行了的第二次的运算。

图17是示出正交变换装置50a进行VC-1的正交变换时的运算的流程的图。图17的中段所示的第二蝶形运算部101以及第三蝶形运算部102，示出它们进行的实施例1中的第一次的运算，即，示出以y1和y2为运算结果的运算(参照图14、图15)。图17的下段所示的第五蝶形运算部104以及第三蝶形运算部102，示出它们进行的实施例1中的第二次的运算，即，示出以y3和y4为运算结果的运算(参照图14、图15)。

第四蝶形运算部103，根据这些图17的中段以及下段这两者的运算结果即进行运算，即，根据y1、y2和y3、y4进行运算。

根据这些正交变换装置50a，包括：以101、104、102、103、100示出的五个蝶形运算部，该五个蝶形运算部由进行乘积累加运算处理的2点基本运算部和4点基本运算部构成；第二延迟部202以及第一延迟部203，为了第四蝶形运算部103的输入而被设置，且使输入信号延迟；选择部302、303、304，从来自延迟部的输出、以及来自蝶形运算部的输出中选择数据，选择向蝶形运算部101或103的输入；以及变换系数提供部401，向各个蝶形运算部提供变换系数；从而构成对实施某种处理后的输入信号进行正交变换处理的。此时，所述第五蝶形运算部104和所述第二蝶形运算部101是相同的高速算法正交变换装置。而且，不是在实施例1两次将输入信号延迟来输入，而将输入信号同时提供给第二蝶形运算部101以及第五蝶形运算部104这两个相同蝶形运算部，并且，从变换系数提供部401同时分别提供各个变换系数来进行运算，从而实现VC-1的正交变换。据此，在进行第一次的运算中的第二蝶形运算部的处理的同时，并联地进行第二次的运算中的第五蝶形运算部104的处理，能够快速输出利用第一次以及第二次这两者运算的运算结果的、第四蝶形运算部103的运算结果，从而能够实现VC-1的正交变换的高速化。

(实施例3)

其次，以下说明进行4×4的变换矩阵的正交变换(参照所述的图3、图4)时的实施例3。

图18是示出进行4×4正交变换的实施例3的图。图18(a)是再次示出图4所示的、用于降低VC-1中的误差的4×4的正交变换的变换矩阵的图。在图18(b)示出矩阵的公式，其中左边示出将图18(a)的变换矩阵的第二行和第三行交换的矩阵、右边示出将左边的公式变形后的公式。图18(c)是示出第一蝶形运算部100进行图18(b)的矩阵的运算时的变换系数的图。

第一蝶形运算部100进行4点的高速正交变换。第一蝶形运算部100，在正交变换装置50进行VC-1的正交变换的情况下，进行由变换系数提供部401供给的图18(c)的变换系数的运算，即，进行图18(b)所示的矩阵的运算，从而进行用于降低VC-1的误差的4点的高速正交变换4的运算。

而且，第一蝶形运算部100，根据图4所示的VC-1的4×4的变换矩阵进行用于降低VC-1的误差的所述4点的高速正交变换，同样，还根据图3所示的H.264/AVC的4×4的变换矩阵进行用于降低H.264/AVC的误差的4点的高速正交变换。

根据该实施例3，第一蝶形运算部100，能够实现图3或图4所示的4×4的正交变换，向第一蝶形运算部100提供四个输入信号，将4×4的变换系数从变换系数提供部401输入到第一蝶形运算部100，并且，从而能够实现H.264/AVC以及VC-1的4×4的正交变换，只通过正交变换装置50，就能够实现H.264/AVC的4×4的正交变换，还能够实现VC-1的4×4的正交变换。

根据如上所说的实施例1～3的正交变换装置50、50a，与以往的结构不同，不变更基本的运算单元、运算器的连接关系，也能够切换第二蝶形运算部101具有的4点基本运算部进行的运算，因此，进行像H.264/AVC或VC-1那样的新的编码标准的正交变换处理，并且，只变更变换系数就能够实现像MPEG2那样的现有的DCT的正交变换处理，从而能够提供进行多个处理共通的高速正交变换算法的正交变换装置。

而且，据此，通过共通的一个高速正交变换算法运算单元或电路结构(四级流水线运算电路51)实现多个正交变换，能够实现程序的共通化、半导体集成电路整体的面积的减少、低耗电化、多个运动图像编码处理的实现的容易化、程序管理中发生错误的抑制。

而且，实施例1的正交变换装置50(图9)具有：将高速算法正交变换单元分割而成的四个蝶形运算部100～103，该四个蝶形运算部由进行乘积累加运算处理的2点基本运算部和4点基本运算部构成，所述高速算法正交变换单元，根据蝶形运算单元结构，对实施某种处理后的输入信号进行正交变换处理；延迟部201～203，针对所述蝶形运算部101、103的输入，使输入信号延迟；以及选择部301～303，选择来自所述延迟部201～203的输出以及所述输入信号，并选择向所述蝶形运算部的输入；并且包括；变换系数提供部401，向所述蝶形运算部提供正交变换系数。

另一方面，实施例2的正交变换装置50a(图16)具有：将高速算法正交变换单元分割而成的四个蝶形运算部100～103，该四个蝶形运算部由进行乘积累加运算处理的2点基本运算部和4点基本运算部构成，所述高速算法正交变换单元，根据蝶形运算单元结构，对实施某种处理后的输入信号进行正交变换处理；延迟部202、203，针对所述第四蝶形运算部103的输入，使输入信号延迟；以及选择部302、303，选择来自所述延迟部202、203的输出以及所述输入信号，并选择向所述第四蝶形运算部103的输入；并联地配置第二蝶形运算部101和第五蝶形运算部104这两个运算部，从而构成所述第二蝶形运算部101的地方，并且包括：第四选择部302，选择所述第二蝶形运算部101和所述第五蝶形运算部104；以及变换系数提供部401，向所述各个蝶形运算部提供正交变换的变换系数。

根据所述结构，通过由所述变换系数提供部401提供DCT的变换系数、以及用于使所述4点基本运算部和2点基本运算部等效的变换系数0，从而实现用于进行MPEG1、MPEG4、MPEG4的处理的正交变换单元，并且，通过由所述变换系数提供部401提供H.264/AVC的变换系数、以及用于使所述4点基本运算部和3点运算部等效的变换系数0，从而实现用于进行H.264/AVC的处理的正交变换单元(参照图3)。进而，由所述变换系数提供部401提供VC-1的变换系数、以及用于使所述4点基本运算部和2点运算部等效的变换系数0，而且，由所述延迟部两次将输入数据输入，且每一次替换变换系数，从而来针对奇数方的运算，直接进行矩阵运算，从而实现用于进行VC-1的正交变换的处理的正交变换单元(参照图14)。

因此，根据正交变换装置50、50a，利用共通的正交变换单元，能够实现多个正交变换的处理，尤其能够实现基底的性质不同的正交变换的处理。

而且，本发明不仅限于这些实施例。

例如，也可以如下实施单芯片的半导体集成电路，以作为本发明。

图19是示出集成电路50c的图。

集成电路50c是一种集成电路，对多点的输入信号进行正交变换。

而且，集成电路50c是权利要求书所述的“集成电路”的一个例子，并且，同样是权利要求书所述的“正交变换装置”的一个例子。

集成电路50c包括正交变换电路601以及控制部602。

正交变换电路601，包括实施例1中的正交变换装置50的各个部分(图9)，即，包括：第一蝶形运算部100、第二蝶形运算部101、第三蝶形运算部102、第四蝶形运算部103、第五蝶形运算部104、第三延迟部201、第二延迟部202、第一延迟部203、第三选择部301、第二选择部302、第一选择部303、第四选择部304、以及变换系数提供部401。而且，在图19中省略示出集成电路50c的这些结构。

而且，在实施例4中，虽然以在集成电路50c上实现的布线来实现这些各个部，但是，可以将各个部作为以软件来实现的功能部，也可以将各个部作为以硬件来实现的功能部，还可以以其它的方法来实现各个部。

控制部602，替换集成电路50c的输入和输出，从而使集成电路50c具有的正交变换电路601选择地进行正交变换以及逆正交变换。

并且，在所述的各个实施例中也可以，在用于乘积累加运算的变换系数为2的幂方的情况下，第一蝶形运算部100～第四蝶形运算部103(第一蝶形运算部100～第五蝶形运算部104)分别进行作为移位器(bit shifter)的工作。据此，虽然进行各种各样的变换系数的乘法运算，但能够使各个蝶形运算部的结构简化，并且能够实现运算的高速化。

并且，在所述的各个实施例中也可以，在作为乘积累加运算的对象的输入信号或变换系数为0的情况下，第一蝶形运算部100～第四蝶形运算部103(第一蝶形运算部100～第五蝶形运算部104)分别不对该输入信号以及变换系数进行乘法运算，而输出作为输出结果而被选择的0。据此，能够避免不必要的乘法运算、减少消耗电力、使装置的结构简化、实现运算的高速化。

并且，在所述的各个实施例中也可以，在作为乘积累加运算的对象的输入信号或变换系数为0的情况下，第一蝶形运算部100～第四蝶形运算部103(第一蝶形运算部100～第五蝶形运算部104)，选择地进行对该输入信号以及变换系数进行的乘法运算、以及取代所述乘法运算而进行的作为输出结果而被选择的0的0的输出。

并且，在所述的各个实施例中也可以，第二蝶形运算部101，针对4点的输入信号中的2点的输入信号，进行变换系数为0的乘法运算、或取代乘法运算而选择0以作为运算结果，从而作为2点基本运算部起作用。例如，第二蝶形运算部101具有这些结构，从而变形为图12(b)所示的第二蝶形运算部的A型101A。

本发明涉及的正交变换装置以及集成电路，以一个高速算法正交变换单元来能够实现MPEG1、MPEG2、MPEG4、H.264/AVC、VC-1的运动图像编码标准的正交变换处理，因此有用于运动图像编码等的图像编码的领域。

Claims (12)

1、一种正交变换装置，对多点的输入信号进行正交变换，其特征在于，包括：

第一蝶形运算单元，具有对所述多点的输入信号中的一部分的输入信号进行2点的乘积累加运算的2点基本运算部；

第二蝶形运算单元，具有对所述多点的输入信号中的剩余的输入信号进行4点的乘积累加运算的4点基本运算部；

第三蝶形运算单元，具有对所述第二蝶形运算单元的运算结果进行2点的乘积累加运算的2点基本运算部；

第一延迟单元，保持所述第一蝶形运算单元的运算结果；

第一选择单元，从所述第一蝶形运算单元的运算结果以及所述第一延迟单元所保持的运算结果中选择数据；

第二延迟单元，保持所述第三蝶形运算单元的运算结果；

第二选择单元，从所述第三蝶形运算单元的运算结果以及所述第二延迟单元所保持的运算结果中选择数据；

第四蝶形运算单元，具有对所述第一选择单元选择出的数据以及所述第二选择单元选择出的数据进行2点的乘积累加运算的2点基本运算部；以及

变换系数提供单元，将用于所述第一蝶形运算单元至所述第四蝶形运算单元的乘积累加运算的变换系数提供给所述第一蝶形运算单元至所述第四蝶形运算单元；

所述第二蝶形运算单元，对于所述第二蝶形运算单元的所述4点基本运算部进行的乘积累加运算，在用于所述第一蝶形运算单元至所述第四蝶形运算单元进行多种正交变换的、规定的3点运算以及2点运算之间进行切换。

2、如权利要求1所述的正交变换装置，其特征在于，

所述正交变换装置还包括：

第三延迟单元，保持所述多点的输入信号中的剩余的输入信号；以及

第三选择单元，从所述多点的输入信号中的剩余的输入信号以及所述第三延迟单元所保持的输入信号中选择数据，

所述第二蝶形运算单元，对所述第三选择单元选择出的数据进行所述乘积累加运算。

3、如权利要求1所述的正交变换装置，其特征在于，

所述正交变换装置还包括：

第五蝶形运算单元，具有对所述多点的输入信号中的剩余的输入信号进行4点的乘积累加运算的4点基本运算部；以及

第四选择单元，从所述第二蝶形运算单元以及所述第五蝶形运算单元的运算结果中选择数据，

所述第三蝶形运算单元，对所述第四选择单元选择出的数据进行所述乘积累加运算，

所述变换系数提供单元，将用于所述第五蝶形运算单元的乘积累加运算的变换系数提供给所述第五蝶形运算单元。

4、如权利要求1所述的正交变换装置，其特征在于，

所述第一蝶形运算单元至所述第四蝶形运算单元，进行用于基于Chen的高速算法的正交变换的乘积累加运算。

5、如权利要求1所述的正交变换装置，其特征在于，

所述变换系数提供单元，以所述第一蝶形运算单元至所述第四蝶形运算单元反复进行的乘积累加运算的每个处理为单位，变更提供给所述第一蝶形运算单元至所述第四蝶形运算单元的变换系数。

6、如权利要求1所述的正交变换装置，其特征在于，

所述第一蝶形运算单元至所述第四蝶形运算单元，在作为乘积累加运算的对象的输入信号或变换系数为0的情况下，取代对该输入信号以及变换系数进行的乘法运算，而输出作为输出结果而被选择的0。

7、如权利要求1所述的正交变换装置，其特征在于，

所述第一蝶形运算单元至所述第四蝶形运算单元，在作为乘积累加运算的对象的输入信号或变换系数为0的情况下，选择地进行对该输入信号以及变换系数进行的乘法运算、以及取代所述乘法运算而进行的作为输出结果而被选择的0的输出。

8、如权利要求1所述的正交变换装置，其特征在于，

所述第二蝶形运算单元，通过针对4点的输入信号中的2点的输入信号，进行变换系数为0的乘法运算、或取代乘法运算而选择作为运算结果的0，从而作为2点基本运算部来起作用。

9、如权利要求1所述的正交变换装置，其特征在于，

所述第一蝶形运算单元进行4点的高速正交变换。

10、如权利要求1所述的正交变换装置，其特征在于，

在用于乘积累加运算的变换系数为2的幂的情况下，所述第一蝶形运算单元至所述第四蝶形运算单元作为移位器来工作。

11、如权利要求1所述的正交变换装置，其特征在于，

所述正交变换装置还包括，控制单元，通过替换该正交变换装置的输入和输出，从而使该正交变换装置选择地进行正交变换以及逆正交变换。

12、一种集成电路，对多点的输入信号进行正交变换，其特征在于，

所述集成电路包括作为权利要求1所述的单元起作用的电路。

Images