KR20100106816A - 콘택홀 버니어 영역이 패터닝된 콘택홀 벙커 방지 패드를 갖는 반도체 소자 및 그 제조 방법 - Google Patents

콘택홀 버니어 영역이 패터닝된 콘택홀 벙커 방지 패드를 갖는 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20100106816A
KR20100106816A KR1020090025031A KR20090025031A KR20100106816A KR 20100106816 A KR20100106816 A KR 20100106816A KR 1020090025031 A KR1020090025031 A KR 1020090025031A KR 20090025031 A KR20090025031 A KR 20090025031A KR 20100106816 A KR20100106816 A KR 20100106816A
Authority
KR
South Korea
Prior art keywords
contact hole
vernier
bunker
segment patterns
pattern
Prior art date
Application number
KR1020090025031A
Other languages
English (en)
Inventor
권기성
금경수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090025031A priority Critical patent/KR20100106816A/ko
Publication of KR20100106816A publication Critical patent/KR20100106816A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/708—Mark formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 콘택홀 버니어 영역이 패터닝된 콘택홀 벙커 방지 패드를 갖는 반도체 소자 및 그 제조 방법을 개시한다.
본 발명의 반도체 소자는 콘택홀의 벙커 디펙트를 방지하기 위한 패드의 콘택홀 버니어 영역이 라인앤스페이스(Line and Space) 형태의 세그먼트 패턴으로 형성됨으로써, 후속 공정에서 형성되는 콘택홀 버니어가 정상적으로 형성될 수 있도록 해준다. 더욱이 그러한 세그먼트 패턴이 버니어와 같은 형태로 형성됨으로써 3중의 오버레이 버니어 구조를 갖게 되어 오버레이를 보다 정교하게 조절할 수 있다.

Description

콘택홀 버니어 영역이 패터닝된 콘택홀 벙커 방지 패드를 갖는 반도체 소자 및 그 제조 방법{Semiconductor having contact-hole bunker preventing pad with a patterned contact-hole vernier area and method of the same}
본 발명은 콘택홀의 벙커 디펙트를 방지하기 위한 패드를 갖는 반도체 소자에 관한 것으로서, 보다 상세하게는 콘택홀 벙커 방지 패드의 콘택홀 버니어 영역을 라인앤스페이스(Line and Space) 형태의 세그먼트 패턴으로 형성한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 포토리소그래피(photo-lithography) 공정은 복수개 레티클(reticle)에 형성된 각기 다른 패턴 이미지(pattern image)를 웨이퍼 상에 전사시키기 위한 것으로서, 이들 패턴 이미지는 식각 또는 막 증착 등의 다른 공정 수행과 함께 웨이퍼 상에 순차적으로 전사되어 조합됨으로써 복수의 층을 갖는 회로패턴을 이룬다.
이러한 포토리소그래피 공정에 있어서 중요한 관리 항목으로는 정밀한 회로패턴의 디자인 및 그러한 회로패턴을 이루는 각기 다른 패턴 층이 상호 정확하게 정렬되어 중첩되도록 하는 것 즉, 오버레이(overlay)되도록 하는 것이 있다.
따라서, 반도체 소자의 미세패턴을 패터닝하는 과정에서 상부층의 패턴과 하부층의 패턴 간의 오버레이 정도를 검출하여 제어하는 것이 매우 중요하게 인식되고 있다. 콘택홀(contact hole)과 같이 대략 100㎚ 정도의 미세한 임계선폭(CD: Critical Dimension)을 가지는 패턴을 웨이퍼 상에 포토리소그래피 과정을 통해 전사하여 형성할 때, 하부 패턴, 예컨대, 콘택 플러그(contact plug)와 콘택홀 간의 오버레이 정도를 오버레이 버니어를 이용하여 정교하게 조절하는 것이 요구되고 있다.
도 1a는 콘택홀 패턴이 형성되는 프러덕트(product) 다이 영역과 콘택홀 용 오버레이 버니어가 형성되는 콘택홀 버니어 영역에 대한 평면도이며, 도 1b는 도 1a에서 A-A' 단면을 보여주는 단면도이다.
하부 구조를 갖는 반도체 기판(10) 상부에는 후속 공정에서 콘택홀 패턴을 형성시 벙커 디펙트(Bunker Defect)가 발생하는 것을 방지하기 위한 패드층(12)이 형성된다. 이러한 패드층(12)은 콘택홀 패턴이 형성되는 프러덕트 다이 영역이 라인앤스페이스(line and space) 형태로 패터닝됨으로써 라인앤스페이스 패턴을 형성한다.
다음에, 라인앤스페이스 패턴(12) 상부에 절연막(14)을 형성한 후 이를 평탄화(CMP)한다. 다음에, 평탄화된 절연막을 콘택홀 마스크(미도시)를 이용하여 선택 식각함으로써 프러덕트 다이 영역에 콘택홀 패턴을 형성한다. 이때, 콘택홀 버니어 영역에는 콘택 플러그와 콘택홀 간의 오버레이를 위한 콘택홀 용 오버레이 버니어(이하, '콘택홀 버니어'라 함)(16)가 형성된다.
즉, 콘택홀 버니어(16)는 도 1b에서와 같이 패드층(12) 상부에 형성되는 절연막(14)이 평탄화 식각시 잔류되는 절연막(14)의 단차에 의해 형성된다.
그런데, 평탄화 공정은 식각대상물 뿐만 아니라 그 하부의 패턴 밀도와도 큰 연관이 있는데, 프러덕트 다이 영역과 콘택홀 버니어 영역은 도 1b에서와 같이 절연막(14) 하부의 패턴 밀도에 큰 차이가 발생하게 된다. 즉, 프러덕트 다이 영역은 절연막(14) 하부에 라인앤스페이스 패턴이 형성되어 패턴 밀도가 높은 반면에 콘택홀 버니어 영역에는 패턴이 형성되지 않음으로써 그 패턴밀도가 매우 낮다.
따라서, 프러덕트 다이 영역에서는 정상적으로 패턴이 형성되는 반면에 콘택홀 버니어 영역에서는 절연막(14)이 대부분 없어져 단차가 확보되지 않음으로써 콘택홀 버니어가 정상적으로 형성되지 않는 문제가 있다.
즉, 콘택홀의 벙커 디펙트를 방지하기 위해 형성한 패드층(12)으로 인해 콘택홀 버니어가 정상적으로 형성되지 않는 문제를 야기하게 된다.
본 발명은 콘택홀의 벙커 디펙트를 방지하기 위해 형성하는 절연층(콘택홀 벙커 방지 패드)의 구조를 개선함으로써 콘택홀의 벙커 디펙트를 방지하면서 동시에 콘택홀 버니어도 정상적으로 형성되도록 하고자 한다.
본 발명의 반도체 소자는 콘택홀 버니어 영역에 형성된 세그먼트 패턴들을 포함하는 콘택홀 벙커 방지 패드 패턴 및 상기 세그먼트 패턴들과 교차되게 상기 세그먼트 패턴들 사이에 매립되도록 형성되는 콘택홀 버니어를 포함한다.
본 발명은 이처럼 콘택홀 벙커 방지 패드의 콘택홀 버니어 영역을 패터닝함으로써 과도식각에 의해 콘택홀 버니어가 모두 사라져 버리는 것을 방지할 수 있다.
이러한 본 발명의 반도체 소자는 상기 콘택홀 버니어 내측에 형성되는 콘택 플러그 버니어를 더 포함한다. 이러한 경우, 본 발명은 콘택홀 벙커 방지 패드 패턴, 콘택홀 버니어 및 콘택 플러그 버니어를 포함하는 3중의 오버레이 버니어를 가지게되어 보다 정교하게 오버레이를 조절할 수 있다.
본 발명의 반도체 소자에서 상기 세그먼트 패턴들은 크로스 폴(cross-pole) 형태로 장변이 서로 마주보는 복수개의 직사각형 영역 내에 그 장변과 수직한 방향의 라인앤스페이스(line and space) 형태로 형성될 수 있으며, 이때 상기 세그먼트 패턴들은 0.05 ㎛ ∼ 1 ㎛의 선폭을 갖도록 형성될 수 있다.
본 발명의 반도체 소자 제조 방법은 하부 구조를 갖는 반도체 기판 상부에 세그먼트 패턴들을 갖는 콘택홀 벙커 방지 패드 패턴을 형성하는 제 1 단계, 상기 세그먼트 패턴 사이가 매립되도록 상기 콘택홀 벙커 방지 패드 패턴 상부에 절연막을 형성하고 이를 평탄화하는 제 2 단계 및 상기 절연막을 패터닝하여 상기 세그먼트 패턴들 사이에 매립되는 콘택홀 버니어를 형성하는 제 3 단계를 포함한다.
본 발명의 반도체 소자 제조 방법은 상기 콘택홀 버니어 내측에 콘택 플러그 버니어를 형성하는 제 4 단계를 더 포함할 수 있다.
이러한 본 발명의 반도체 소자 제조 방법에서 상기 제 1 단계는 크로스 폴(cross-pole) 형태로 장변이 서로 마주보는 복수개의 직사각형 영역 내에 그 장변과 수직한 방향으로 형성된 상기 세그먼트 패턴 영역을 정의하는 라인앤스페이스 마스크를 이용하여 콘택홀 버니어 영역의 콘택홀 벙커 방지 패드층을 식각하며, 이때 상기 세그먼트 패턴들은 0.05 ㎛ ∼ 1 ㎛의 선폭으로 형성될 수 있다.
그리고 본 발명의 반도체 소자 제조 방법에서 상기 제 2 단계는 프러덕트 다이 영역에 콘택홀을 형성하기 위한 절연막을 형성할 때 함께 수행된다.
본 발명은 콘택홀의 벙커 디펙트를 방지하기 위한 패드의 콘택홀 버니어 영역을 라인앤스페이스(Line and Space) 형태의 세그먼트 패턴으로 형성함으로써 후속 공정에서 형성되는 콘택홀 버니어가 정상적으로 형성될 수 있도록 해준다. 더욱이, 그 세그먼트 패턴을 버니어와 같은 형태로 형성함으로써 3중의 오버레이 버니어를 갖게 되어 버레이를 보다 정교하게 조절할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2는 본 발명에 따른 반도체 소자에 형성되는 오버레이 버니어의 모습을 보여주는 평면도이다.
본 발명의 반도체 소자는 콘택홀 벙커 방지 패드 패턴(110) 및 콘택홀 버니어(120)를 포함한다.
콘택홀 벙커 방지 패드 패턴(110)은 프러덕트 다이 영역에 콘택홀을 형성시 벙커 디펙트를 방지하기 위해 형성하는 패드층으로, 프러덕트 다이 영역에서는 도 1에서와 같은 라인앤스페이스 형태로 형성되며 콘택홀 버니어 영역에서는 슬릿한 세그먼트(segment) 패턴(112)들이 형성된다. 즉, 종래의 콘택홀 벙커 방지 패드는 콘택홀 버니어 영역에서는 아무런 패턴을 갖지 않았으나, 본 발명의 콘택홀 벙커 방지 패드 패턴(110)은 콘택홀 버니어 영역에 라인앤스페이스 형태의 세그먼트 패턴(112)들이 형성된다. 이러한 본 발명의 콘택홀 벙커 방지 패드 패턴(110)은 크로스 폴(cross-pole) 형태로 장변이 서로 마주보는 4개의 직사각형 영역(130) 내에 그 장변과 수직한 방향으로 형성된 라인앤스페이스 형태의 슬릿한 세그먼트들을 콘택홀 버니어 영역에 포함한다. 이때, 세그먼트 패턴(112)들의 선폭은 0.05 ㎛ ∼ 1 ㎛의 크기로 형성된다. 이하의 설명에서, 콘택홀 벙커 방지 패드 패턴(110)은 콘택홀 버니어 영역에 형성되는 세그먼트 패턴(112)들을 총칭한다.
콘택홀 버니어(120)는 프러덕트 다이 영역에 콘택홀이 형성될 때 콘택홀 버 니어 영역에 형성되는 오버레이 측정 마크로서, 콘택홀 벙커 방지 패드 패턴(110)의 세그먼트 패턴(112)들과 교차되는 방향으로 세그먼트 패턴(112)들 사이의 영역에 매립되게 형성된다. 이러한, 콘택홀 버니어(120)는 세그먼트 패턴(112)들이 형성된 각각의 직사각형 영역(130)에서 세그먼트 패턴(112)들과 교차되는 방향으로 세그먼트 패턴(112)들 사이에 매립되게 형성된 4개의 버니어 패턴(122)들을 포함한다. 이때, 버니어 패턴들(122)은 콘택홀 벙커 방지 패드(110) 상부에 콘택홀을 형성하기 위한 절연막을 평탄화 식각할 때의 식각 정도에 따라 그 상부가 바(bar) 형태로 연결되도록 형성되거나 세그먼트 패턴(112)들에 의해 분리된 세그먼트 타입으로 형성될 수 있다. 즉, 절연막이 정상적으로 식각되거나 과소식각(under etch)되는 경우에는 그 상부가 바(bar) 형태로 연결되나, 절연막이 과도식각(over etch)되는 경우에는 절연막이 세그먼트 타입으로 형성된다. 도 2에서는 버니어 패턴(122)들이 세그먼트 타입으로 형성된 모습을 도시하고 있다. 이러한 콘택홀 버니어(120)는 콘택홀과 콘택 플러그 사이의 오버레이를 조절하기 위한 모(母) 버니어로 사용된다. 콘택 플러그 형성시 콘택홀 버니어 영역에 형성되는 자(子) 버니어(미도시)는 종래와 같은 방법으로 콘택홀 버니어(120) 및 콘택홀 벙커 방지 패드 패턴(110)의 내측에 형성될 수 있다. 본 실시예에서는 그러한 자 버니어는 별도로 도시하지 않았다.
도 3 및 도 4는 도 2의 구성을 갖는 오버레이 버니어를 형성하는 과정을 설명하기 위한 공정 단면도들로, 도 2에서 X-X'에 따른 단면을 나타낸다.
도 3을 참조하면, 하부 구조가 형성된 반도체 기판(100) 상부에 콘택홀의 벙 커 디펙트를 방지하기 위한 콘택홀 벙커 방지 패드층(미도시)을 형성한다.
다음에, 콘택홀 벙커 방지 패드층 상부에 감광막(미도시)을 형성한 후 도 5와 같은 형태의 라인앤스페이스 마스크를 이용하여 콘택홀 버니어 영역의 감광막을 노광하고 노광된 감광막을 현상함으로써 세그먼트 패턴(112)들을 정의하는 감광막 패턴(미도시)을 형성한다.
다음에 그 감광막 패턴을 식각 마스크로 콘택홀 벙커 방지 패드층을 식각함으로써 콘택홀 버니어 영역에 세그먼트 패턴(112)들이 형성된 콘택홀 벙커 방지 패드 패턴(110)이 형성된다. 이때, 각 세그먼트 패턴(112)은 0.05 ㎛ ∼ 1 ㎛의 선폭(CD)을 갖도록 형성된다.
이처럼 콘택홀 버니어 영역에 콘택홀 벙커 방지 패드 패턴(110)이 형성될 때, 프럭덕트 다이 영역에서는 콘택홀의 벙커 디펙트를 방지하기 위한 라인앤스페이스 패턴(12)이 도 1에서와 같이 형성된다.
도 4를 참조하면, 반도체 기판(100) 및 콘택홀 벙커 방지 패드 패턴(110) 상부에 절연막(예컨대, 산화막)(미도시)을 형성한 후 이를 평탄화 식각한다.
다음에, 평탄화된 절연막 상부에 감광막(미도시)을 형성한 후 버니어 패턴을 포함하는 콘택홀 마스크를 이용하여 감광막을 노광 및 현상함으로써 프러덕트 다이 영역에는 콘택홀 영역을 정의하는 감광막 패턴(미도시)을 형성하고 콘택홀 버니어 영역에는 콘택홀 버니어(120)를 정의하는 감광막 패턴(미도시)을 형성한다.
다음에, 감광막 패턴을 식각 마스크로 절연막을 식각함으로써 프러덕트 다이 영역에는 도 1에서와 같은 콘택홀 패턴(14)이 형성되고, 콘택홀 버니어 영역에는 세그먼트 패턴(112)들과 교차하는 방향으로 세그먼트 패턴(112)들 사이에 매립되는 버니어 패턴(122)이 형성된다.
다음에, 후속 공정으로서 콘택 플러그가 형성될 때, 콘택홀 버니어(120)를 모 버니어로 하는 자 버니어로서 콘택 플러그 버니어가 콘택홀 버니어(120) 내측에 형성된다.
이처럼, 본 발명에서는 콘택홀 벙커 방지 패드층에서 콘택홀 버니어 영역에도 라인앤스페이스 형태의 세그먼트 패턴들을 형성함으로써, 콘택홀 형성을 위해 그 상부에 형성되는 절연막에 대한 평탄화 공정 진행시 절연막이 과도식각 되더라도 절연막이 모두 없어지지 않고 세그먼트 패턴(112) 사이에 남아있도록 해준다. 이로써 후속의 콘택 플러그 형성 공정시 그 잔존하는 절연막(버니어 패턴)을 이용하여 콘택홀과 콘택 플러그 사이의 오버레이 정도를 정상적으로 측정할 수 있도록 해준다.
더욱이, 본 발명에서는 그 세그먼트 패턴(112)들을 오버레이 버니어와 같은 형태로 형성 즉 슬릿한 형태의 세그먼트 패턴(112)들이 라인앤스페이스 형태로 형성되도록 함으로써, 세그먼트 패턴(112), 콘택홀 버니어(모 버니어)(120) 및 후속의 콘택 플러그 형성 공정시 형성되는 콘택 플러그 버니어(자 버니어)(미도시)를 갖는 3중의 오버레이 버니어를 형성하는 것과 같은 효과를 가진다.
따라서, 본 발명의 경우에는 종래에 모 버니어와 자 버니어로만 구성된 이중의 오버레이 버니어를 이용하는 경우 보다 더욱 정교하게 콘택홀과 콘택 플러그 사이의 오버레이를 조절할 수 있게 된다.
상술한 실시예에서는 콘택홀 벙커 방지 패드에 한정하여 설명하였으나 이에 한정되지 않는다. 즉, 종래에 콘택홀 버니어의 하부에 형성되는 하부층을 상술한 바와 같은 라인앤스페이스 형태의 세그먼트로 형성할 수도 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a는 콘택홀 패턴이 형성되는 프러덕트(product) 다이 영역과 콘택홀 용 오버레이 버니어가 형성되는 콘택홀 버니어 영역에 대한 평면도.
도 1b는 도 1a에서 A-A' 단면을 보여주는 단면도.
도 2는 본 발명에 따른 반도체 소자에 형성되는 오버레이 버니어의 모습을 보여주는 평면도.
도 3 및 도 4는 도 2의 구성을 갖는 오버레이 버니어를 형성하는 과정을 설명하기 위한 공정 단면도들.
도 5는 본 발명에 따른 콘택홀 벙커 방지 패드 패턴을 형성하기 위한 라인앤스페이스 마스크의 형태를 보여주는 도면.

Claims (10)

  1. 콘택홀 버니어 영역에 형성된 세그먼트 패턴들을 포함하는 콘택홀 벙커 방지 패드 패턴; 및
    상기 세그먼트 패턴들과 교차되게 상기 세그먼트 패턴들 사이에 매립되도록 형성되는 콘택홀 버니어를 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 콘택홀 버니어 내측에 형성되는 콘택 플러그 버니어를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1항 또는 제 2항에 있어서, 상기 세그먼트 패턴들은
    크로스 폴(cross-pole) 형태로 장변이 서로 마주보는 복수개의 직사각형 영역 내에 그 장변과 수직한 방향으로 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 3항에 있어서, 상기 세그먼트 패턴들은
    라인앤스페이스(line and space) 형태로 형성된 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서, 상기 세그먼트 패턴들은
    0.05 ㎛ ∼ 1 ㎛의 선폭을 갖는 것을 특징으로 하는 반도체 소자.
  6. 하부 구조를 갖는 반도체 기판 상부에 세그먼트 패턴들을 갖는 콘택홀 벙커 방지 패드 패턴을 형성하는 제 1 단계;
    상기 세그먼트 패턴 사이가 매립되도록 상기 콘택홀 벙커 방지 패드 패턴 상부에 절연막을 형성하고 이를 평탄화하는 제 2 단계; 및
    상기 절연막을 패터닝하여 상기 세그먼트 패턴들 사이에 매립되는 콘택홀 버니어를 형성하는 제 3 단계를 포함하는 반도체 소자 제조 방법.
  7. 제 6항에 있어서,
    상기 콘택홀 버니어 내측에 콘택 플러그 버니어를 형성하는 제 4 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 6항 또는 제 7항에 있어서, 상기 제 1 단계는
    크로스 폴(cross-pole) 형태로 장변이 서로 마주보는 복수개의 직사각형 영역 내에 그 장변과 수직한 방향으로 형성된 상기 세그먼트 패턴 영역을 정의하는 라인앤스페이스 마스크를 이용하여 콘택홀 버니어 영역의 콘택홀 벙커 방지 패드층을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8항에 있어서, 상기 세그먼트 패턴들은
    0.05 ㎛ ∼ 1 ㎛의 선폭으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 6항 또는 제 7항에 있어서, 상기 제 2 단계는
    프러덕트 다이 영역에 콘택홀을 형성하기 위한 절연막을 형성할 때 함께 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020090025031A 2009-03-24 2009-03-24 콘택홀 버니어 영역이 패터닝된 콘택홀 벙커 방지 패드를 갖는 반도체 소자 및 그 제조 방법 KR20100106816A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090025031A KR20100106816A (ko) 2009-03-24 2009-03-24 콘택홀 버니어 영역이 패터닝된 콘택홀 벙커 방지 패드를 갖는 반도체 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090025031A KR20100106816A (ko) 2009-03-24 2009-03-24 콘택홀 버니어 영역이 패터닝된 콘택홀 벙커 방지 패드를 갖는 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20100106816A true KR20100106816A (ko) 2010-10-04

Family

ID=43128836

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090025031A KR20100106816A (ko) 2009-03-24 2009-03-24 콘택홀 버니어 영역이 패터닝된 콘택홀 벙커 방지 패드를 갖는 반도체 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20100106816A (ko)

Similar Documents

Publication Publication Date Title
US9490217B1 (en) Overlay marks and semiconductor process using the overlay marks
KR101541609B1 (ko) 비아 대 비아 최소 간격을 줄이기 위한 패턴화 접근 방법
KR100787941B1 (ko) 중첩 마크를 갖는 포토 마스크 및 반도체 장치의 제조 방법
KR20110057600A (ko) 반도체 소자 및 이의 제조 방법
US8022560B2 (en) Overlay mark
JP2007214352A (ja) 重ね合わせ測定マーク及びそのパターン形成方法
KR101215645B1 (ko) 오버레이 버니어 마스크패턴과 그 형성방법 및 오버레이 버니어 패턴을 포함하는 반도체소자와 그 형성방법
US20150130031A1 (en) Semiconductor Device With An Overlay Mark Including Segment Regions Surrounded By A Pool Region
US7999399B2 (en) Overlay vernier key and method for fabricating the same
CN109755107B (zh) 自对准双重图案方法
JP2003234272A (ja) 半導体装置およびその製造方法
TWI581055B (zh) 形成光罩的方法
US20080061338A1 (en) Method for Processing a Structure of a Semiconductor Component, and Structure in a Semiconductor Component
KR20100106816A (ko) 콘택홀 버니어 영역이 패터닝된 콘택홀 벙커 방지 패드를 갖는 반도체 소자 및 그 제조 방법
US7094662B2 (en) Overlay mark and method of fabricating the same
KR100995142B1 (ko) 반도체소자의 컨택홀 형성방법
US20090305505A1 (en) Method for manufacturing a semiconductor device
TWI424466B (zh) 疊合標記及其製作方法
KR20110114307A (ko) 반도체 소자의 제조 방법
CN110400789B (zh) 套准标记及其形成方法
JP2010272629A (ja) 重ね合わせ測定マーク及びパターン形成方法
KR20090044409A (ko) 스페이서 패터닝을 이용한 패턴 형성방법
KR100564563B1 (ko) 다층 구조의 오버레이 키를 갖춘 반도체 소자
KR101031396B1 (ko) 반도체소자의 중첩마크 형성방법
KR20060136058A (ko) 도트 타입의 오버레이 마크 및 웨이퍼 얼라인 마크

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination