KR20100104499A - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터를 이용하여, 고용량의 메모리를 집적할 수 있고, 대기전력을 줄일 수 있는 반도체 메모리 소자를 제공한다. 이를 위한 본 발명은 메모리셀 어레이를 포함하는 반도체 메모리소자에 있어서, 각 메모리셀은 제1 및 제2 PMOS 트랜지스터와; 제1 및 제2 NMOS 트랜지스터와; 제1 및 제2 데이터노드를 포함하고, 상기 제1 PMOS 트랜지스터는 제1비트라인과 상기 제2 데이터노드 사이에 접속되고, 상기 제1 NMOS 트랜지스터는 상기 제2 데이터노드와 W라인 사이에 접속되고, 상기 제2 PMOS 트랜지스터는 제2비트라인과 상기 제1 데이터노드 사이에 접속되고, 상기 제2 NMOS 트랜지스터는 상기 제1데이터노드와 RW라인 사이에 접속되며, 상기 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하는 제1인버터와 상기 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하는 제2인버터가 래치형태로 연결됨을 특징으로 한다. 이러한 구성에 의해, 동작전력이 작고, 사용되는 트랜지스터의 수가 적어 누설전류 패스의 수가 적고, 이에 따라 누설전류 제어가 용이하여 대기전력이 작은 반도체 메모리소자를 제공할 수 있는 효과가 있다.
반도체 메모리 소자, SRAM, 4T, 트랜지스터, 메모리셀, 레퍼런스셀

Description

반도체 메모리 소자 {Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터를 이용하여, 고용량의 메모리를 집적할 수 있고, 동작전력이 작고, 누설전류 제어가 용이하여 대기전력을 줄일 수 있는 반도체 메모리 소자에 관한 것이다.
CMOS(Complementary Metal-Oxide Semiconductor) 공정기술의 발전은 복잡한 기능의 시스템을 하나의 칩에 구현하는 SoC(System On Chip)의 개발에 많은 기여를 하고 있다. 현재는, 복잡한 기능과 빠른 동작을 요구하는 대부분의 칩에는 내부에 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 및 플래시메모리(Flash Memory) 형태로 메모리가 집적된다.
휴대용 기기의 부품으로 사용되는 상기 SoC은 낮은 제조비용, 고속동작 특성과 저전압 동작특성 그리고 저전력 소모 특성이 요구된다. 또한 SoC에서 많은 면적을 차지하는 고용량의 임베디드 메모리에도 동일한 특성이 요구되고 있다.
상기 SoC에 주로 사용되는 메모리는 크게 SRAM, DRAM 그리고 플래시 메모리인데, 그 중 SRAM은 일반적인 로직공정을 사용하기 때문에 칩에 집적하기가 용이하여 제작비용이 저렴하다는 장점을 가지고 있다. 특히, SRAM은 저전압 동작이 가능하고, 빠른 동작 특성을 가지고 있으며, 낮은 전력소모 및 대기전력소모 특징을 가지고 있어, 현재 제작되는 SoC칩의 대부분에 SRAM이 집적되는 추세이다.
종래에 사용되는 6T SRAM은 6개의 트랜지스터를 포함하고 있어, DRAM이나 플래시 메모리에 비해 고용량의 메모리를 SoC칩에 집적하는데 불리하다는 문제점을 가지고 있다. 또한, 상기 6T SRAM은 문턱전압의 감소가 발생하여 누설전류가 증가하고, 이로 인해 낮은 대기전력 특성이 요구되는 휴대용 기기에 사용되기 취약한 문제점을 발생했다.
본 발명은 이러한 문제점에 의해 제안된 것으로, 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터를 이용하여, 고용량의 메모리를 집적할 수 있고, 동작전력이 작고, 누설전류 제어가 용이하여 대기전력을 줄일 수 있는 반도체 메모리 소자를 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위해서, 본 발명에 의한 반도체 메모리 소자는 메모리셀 어레이를 포함하는 반도체 메모리소자에 있어서, 각 메모리셀은 제1 및 제2 PMOS 트랜지스터와; 제1 및 제2 NMOS 트랜지스터와; 제1 및 제2 데이터노드를 포함하고, 상기 제1 PMOS 트랜지스터는 제1비트라인과 상기 제2 데이터노드 사이에 접속되고, 상기 제1 NMOS 트랜지스터는 상기 제2 데이터노드와 W라인 사이에 접속되고, 상기 제2 PMOS 트랜지스터는 제2비트라인과 상기 제1 데이터노드 사이에 접속되고, 상기 제2 NMOS 트랜지스터는 상기 제1데이터노드와 RW라인 사이에 접속되며, 상기 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하는 제1인버터와 상기 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하는 제2인버터가 래치형태로 연결된다.
바람직하게는 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 게이트단자는 상기 제1 데이터노드와 접속되고, 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트단자는 상기 제2 데이터노드와 접속될 수 있다.
특히 상기 제1 및 제2 PMOS 트랜지스터와 상기 제1 및 제2 NMOS 트랜지스터의 바디에는 전원전압과 그라운드전압이 인가될 수 있다.
바람직하게는 상기 메모리셀에 저장된 데이터판별을 위한 기준전류를 제공하는 레퍼런스셀을 추가로 포함하되, 상기 레퍼런스셀은 제3 및 제4 PMOS 트랜지스터와; 제3 및 제4 NMOS 트랜지스터와; 제1 및 제2 레퍼런스노드를 포함하고, 상기 제3 PMOS 트랜지스터는 제1비트라인과 상기 제2 레퍼런스 노드 사이에 접속되고, 상기 제3 NMOS 트랜지스터는 상기 제2 레퍼런스 노드와 REF라인 사이에 접속되고, 상기 제4 PMOS 트랜지스터는 제2비트라인과 상기 제1 레퍼런스노드 사이에 접속되고, 상기 제4 NMOS 트랜지스터는 상기 제1 레퍼런스노드와 REFSET라인 사이에 접속되며, 상기 제3 PMOS 트랜지스터 및 제3 NMOS 트랜지스터를 포함하는 제3인버터와 상기 제4 PMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함하는 제4인버터가 래치형태로 연결될 수 있다.
특히 상기 REF라인과 상기 REFSET라인은 상기 레퍼런스셀로 인가되는 기준전압을 제공할 수 있다.
바람직하게는 상기 제3 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트단자는 상기 제1 레퍼런스노드와 접속되고, 상기 제4 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터의 게이트단자는 상기 제2 레퍼런스노드와 접속될 수 있다.
특히 상기 제1 레퍼런스노드의 전위는 하이(High)상태를 유지하고, 상기 제2 레퍼런스노드의 전위는 로우(Low)상태를 유지할 수 있다.
상술한 바와 같이, 메모리셀이 2개의 PMOS 트랜지스터와 2개를 NMOS 트랜지스터를 포함함으로써, 고용량의 메모리를 집적할 수 있고, 동작전력이 작고, 누설전류 제어가 용이하여 대기전력을 줄일 수 있는 반도체 메모리 소자를 제공할 수 있는 효과가 있다.
본 발명에 따른 반도체 메모리 소자에 대한 예는 다양하게 적용될 수 있으 며, 이하에서는 첨부된 도면을 참조하여 바람직한 실시 예에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 메모리셀 구조를 나타낸 회로도이다.
도 1에 도시된 바와 같이, 본 발명의 반도체 메모리 소자는 제1 및 제2 PMOS 트랜지스터(P1, P2)와; 제1 및 제2 NMOS 트랜지스터(N1, N2)와; 제1 및 제2 데이터노드(DN, /DN)를 포함한다.
상기 제1 PMOS 트랜지스터(P1)는 제1비트라인(BL)과 상기 제2 데이터노드(/DN) 사이에 접속되고, 상기 제1 NMOS 트랜지스터(N1)는 상기 제2 데이터노드(/DN)와 W라인(W) 사이에 접속된다. 상기 W라인(W)은 메모리셀에 원하는 데이터를 저장하고자 하는 쓰기(Write) 동작 시, 전압을 인가하기 위한 라인이다.
상기 제2 PMOS 트랜지스터(P2)는 제2비트라인(/BL)과 상기 제1 데이터노드(DN) 사이에 접속되고, 상기 제2 NMOS 트랜지스터(N2)는 상기 제1데이터노드(DN)와 RW라인(RW) 사이에 접속된다. 상기 RW라인(RW)은 쓰기(Write) 및 읽기(Read)동작 시, 전압을 인가하기 위한 라인이다.
이러한 상기 제1 및 제2 PMOS 트랜지스터(P1, P2)와 상기 제1 및 제2 NMOS 트랜지스터(N1, N2)의 바디(Body)에는 전원전압(VDD)과 그라운드전압(GND)이 인가된다.
또한, 상기 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)를 포함하는 제1인버터(IVT1)와 상기 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2) 를 포함하는 제2인버터(IVT2)가 래치형태로 연결된다.
이러한 래치형태는 상기 제1 PMOS 트랜지스터(P1)와 상기 제1 NMOS 트랜지스터(N1)의 게이트단자가 상기 제1 데이터노드(DN)와 접속되고, 상기 제2 PMOS 트랜지스터(P2)와 상기 제2 NMOS 트랜지스터(N2)의 게이트단자가 상기 제2 데이터노드(/DN)와 접속되도록 함이 바람직하다.
이러한 상기 제1 데이터노드(DN)의 전위는 ‘하이(High)’일 때, 메모리셀에 데이터 ‘1’이, ‘로우(Low)’일 때, 상기 메모리셀에 데이터 ‘0’이 저장된 것으로 정의한다. 상기 제1인버터(IVT1)와 제2인버터(IVT2)가 래치형태를 가짐에 따라, 상기 제1데이터노드(DN)와 제2데이터노드(/DN)는 서로 반전된 신호를 갖는다.
이러한 반도체 메모리 소자의 읽기동작은 메모리셀 어레이(Array) 중 읽고자하는 메모리셀이 연결된 RW라인에 전압을 인가하고, 상기 메모리 셀에 연결된 비트라인에 흐르는 전류를 감지하여 데이터를 판별함으로써 이루어진다.
이하, 도 2를 참조하여 본 발명의 반도체 메모리 소자 중 메모리셀의 읽기동작에 대해 보다 자세히 살펴보도록 한다.
도 2a는 도 1의 메모리셀이 데이터 ‘1’이 저장된 후, 읽기동작이 수행될 때의 전류흐름을 나타낸 도면이다.
도 2a에 도시된 바와 같이, 상기 메모리셀에 데이터 ‘1’이 저장되어 있으므로, 제1데이터노드(DN)의 전압레벨은 '하이(High)'이고, 제2데이터노드(/DN)의 전압레벨은 '로우(Low)'이다. 이에 따라, 제2 PMOS 트랜지스터(P2)와 제1 NMOS 트랜지스터(N1)는 턴-온(Turn-On)상태이고, 제1 PMOS 트랜지스터(P1)와 제2 NMOS 트 랜지스터(N2)는 턴-오프(Turn-Off)상태이다.
상기 메모리셀에 저장된 데이터를 읽기 위해 RW라인(RW)에 VRW/W 전압이 인가된다. 상기 전압인가 시, 상기 제2 NMOS 트랜지스터(N2)가 턴-오프 상태이므로, 제1 데이터노드(DN)의 전압은 상기 RW라인(RW)에 인가한 전압과 관계없이 변화하지 않는다. 따라서 제1비트라인(BL)에서 W라인(W)으로 전류가 흐르지 않음으로써, 상기 메모리셀에 데이터 ‘1’이 저장되어 있음을 읽는다.
도 2b는 도 1의 메모리셀이 데이터 ‘0’이 저장된 후, 읽기동작이 수행될 때의 전류흐름을 나타낸 도면이다.
도 2b에 도시된 바와 같이, 메모리셀에 데이터 ‘0’이 저장되어 있으므로, 제1데이터노드(DN)의 전압레벨 ‘로우(Low)’이고, 제2 데이터노드(/DN)의 전압레벨은 ‘하이(High)’상태이다. 이에 따라, 제1 PMOS 트랜지스터(P1)와 제2 NMOS 트랜지스터(N2)는 턴-온 상태이고, 제2 PMOS 트랜지스터(P2)와 제1 NMOS 트랜지스터(N1)는 턴-오프상태이다.
상기 메모리셀에 저장된 데이터를 읽기 위해 RW라인(RW)에 VRW/W 전압이 인가된다. 상기 전압인가 시, 상기 제2 NMOS 트랜지스터(N2)는 턴-온 상태이므로, RW라인(RW)의 전압이 제1 데이터노드(DN)에 전달된다. 이에 따라, 상기 제1 데이터노드(DN)의 전압이 상기 제1 NMOS 트랜지스터(N1)의 문턱전압보다 큰 전압이 되고, 상기 제1 PMOS 트랜지스터(P1)는 계속 포화상태를 유지한다. 상기 제1데이터노드(DN)의 전압이 상기 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)를 턴- 온상태가 되게 하므로 제1비트라인(BL)에서 W라인(W)으로 전류가 흐른다. 결과적으로 상기 메모리셀에 데이터 ‘0’이 저장되어 있음을 읽는다.
이러한 반도체 메모리 소자의 쓰기동작은 제1 및 제2 비트라인(BL, /BL)에 인가된 전압 차와 데이터를 쓰고자 하는 메모리셀에 RW라인(RW) 및 W라인(W)에 인가된 전압을 통해 제1데이터노드(DN)와 제2데이터노드(/DN)에 원하는 값이 저장되도록 하여 수행된다.
이하 도 3을 통해, 메모리셀에 원하는 데이터의 쓰기동작에 대해 보다 자세히 살펴보도록 한다.
도 3a는 도 1의 메모리셀에 데이터 ‘0’에 대한 쓰기동작 시, 각 라인에 인가되는 전압을 나타낸 도면이다.
도 3a에 도시된 바와 같이, 제2 비트라인(/BL)에 VW'low' 전압을 인가하고 제1비트라인(BL)에 VW'high' 전압을 인가한다. 그리고 RW라인(RW)과 W라인(W)에 VRW/W 전압을 번갈아 인가한다. 이에 따라, 제1 NMOS 트랜지스터(N1)가 턴-온 상태가 되어 제2데이터노드(/DN)의 전압은 W라인(W)의 전압을 따라 올라간다.
이 때, 제2비트라인(/BL)의 전압이 VW'low' 전압이므로, 제1 데이터노드(DN)의 전압은 제2 PMOS 트랜지스터(P2)와 제2 NMOS 트랜지스터(N2)로 구성된 제2 인버터(IVT2)로 인해 플립되어 0V가 된다. 그리고 제2 데이터노드(/DN)의 전압은 제1 PMOS 트랜지스터(P1)가 턴-온상태이므로, 제1비트라인(BL)에 인가된 전압과 동일한 전원전압(VDD)이 된다. 따라서 RW라인(RW)과 W라인(W)이 0V전압이 된 후, 제1비트 라인(BL)과 제2 비트라인(/BL)에 전원전압(VDD)을 인가하면 상기 메모리셀의 쓰기동작이 완료된다.
도 3b는 도 1의 메모리셀에 데이터 ‘1’에 대한 쓰기동작 시, 각 라인에 인가되는 전압을 나타낸 도면이다.
도 3b에 도시된 바와 같이, 제1 비트라인(BL)에 VW'low' 전압을 인가하고 제2비트라인(/BL)에 VW'high' 전압을 인가한다. 그리고 RW라인(RW)과 W라인(W)에 VRW/W 전압을 번갈아 인가한다. 제2 NMOS 트랜지스터(N2)가 턴-오프 상태이므로, 상기 RW라인(RW)의 전압은 제1 데이터노드(DN)에 영향을 주지 않는다. 하지만, 제1 NMOS 트랜지스터(N1)가 턴-온상태이므로, 상기 W라인(W)에 전압이 인가될 때, 제2 데이터노드(/DN)의 전압은 W라인(W)의 전압을 따라 올라간다.
하지만 이러한 제2 데이터노드(/DN)의 전압은 제2 PMOS 트랜지스터(P2)와 제2 NMOS 트랜지스터(N2)로 구성된 인버터(IVT2)를 플립시키기 위한 전압에 미치지 못한다. 결국, 상기 RW라인(RW)과 W라인(W)에 0V 전압이 된 후, 상기 제1비트라인(BL)과 제2비트라인(/BL)에 전원전압(VDD)을 인가하면 상기 메모리셀에 데이터 ‘1’이 저장된 상태 다시 말해, 제1데이터노드(DN)는 하이(High)상태이고, 제2데이터노드(/DN)는 로우(Low)상태가 되어 상기 메모리 셀에 데이터 ‘1’의 쓰기동작이 완료된다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 메모리 셀에 대한 읽기 및 쓰기 동작 시의 파형도이다.
도 4에 도시된 바와 같이, VW'high'은 전원전압(VDD)와 같고, VW'low'는 전원전압(VDD)보다 작고 VDD-VTHP보다 큰 값을 가진다. 또한, VRW/W는 셀의 NMOS 트랜지스터의 문턱전압인 VTHN보다 크고 VDD/2보다 작은 값을 가진다.
이 때, 상기 메모리셀의 읽기동작은 RW라인을 셀의 NMOS 트랜지스터가 가진 문턱전압 보다 큰 전압으로 올렸을 때 비트라인에서 흐르는 전류를 감지하여 이루어진다. RW라인의 전압을 올리면, 데이터 ‘1’이 저장되었을 때 제1비트라인(BL)에서 전류는 흐르지 않고, 데이터 ‘0’이 저장되었을 때 제1비트라인(BL)에서 전류는 흐르게 된다.
또한, 상기 메모리셀의 쓰기 동작은 비트라인 쌍에 한 쪽엔 VW'high'(=VDD), 다른 한 쪽엔 VW'low'(VDD>VW'low'>VDD-VTHP)를 인가한 후 RW라인, W라인에 VRW/W 전압을 번갈아 인가하여 이루어진다.
상기 메모리셀에 데이터 ‘1’을 쓸 때는 비트라인에 VW'low', 제2비트라인(/BL)에 VW'high'를 인가한 후 RW라인과 W라인에 VRW/W 전압을 인가한다. 메모리셀에 데이터 ‘0’을 쓸 때는 제1비트라인(BL)에 VW'high', 제2비트라인(/BL)에 VW'low' 전압을 인가한 후 RW라인과 W라인에 VRW/W 전압을 인가한다.
이하, 상기 4개의 트랜지스터로 구성된 메모리셀에 대한 읽기 및 쓰기동작 시 필요한 파생회로에 대해 자세히 설명한다.
상기 파생회로 중에서도 먼저 RW라인과 W라인 드라이버 회로에 대해 살펴보도록 한다. 상기 RW라인과 W라인 드라이버 회로는 메모리셀에 대하여 읽기 및 쓰기동작 시, 선택된 주소에 해당하는 메모리셀이 연결된 RW라인(RW)과 W라인(W)에 인가되는 VRW/W 전압은 RW라인과 W라인 드라이버 회로에 의해 제공된다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 RW라인과 W라인 드라이버에 대한 회로도이다. 이중, 4T SRAM 형태의 반도체 메모리 소자에 사용되는 로우 디코더 회로를 참조하여 설명하도록 한다.
도 5에 도시된 바와 같이, 상기 로우 디코더 회로(Row Decoder)는 디코딩회로(C1)와 전압분배회로(C2)로 구분된다. 상기 디코딩회로(C1)는 프리디코더(Pre-Decoder)를 통한 디코딩신호 (Ai, Bi, Ci)를 입력신호로 사용하고, XDEC_VDD노드와 SLP_VSS 노드는 누설전류제어를 위해 사용된다.
상기 XDEC_VDD노드는 XDEC 파워공급기에 의해 메모리가 동작할 때 전원전압(VDD)을 공급하고, 대기동작 시에 전압공급을 차단한다.
상기 SLP_VSS 노드는 메모리셀 그라운드 디바이스를 통해 그라운드(GND)가 되고, 대기동작 시에 누설전류제어를 위한 전압을 공급한다.
특정 메모리셀에 연결된 RW라인 또는 W라인에 전압을 인가하기 위해 상기 로우 디코더의 디코딩신호 중 Ai, Bi 신호에 ‘하이’ (High)가 입력되고, 상기 Ci신호에 ‘하이’ (High)가 입력되면, 상기 RW라인 또는 W라인에 두 NMOS 트랜지스터의 전압분배효과로 인해 VRW/W 전압이 인가된다.
상기 로우 디코더의 전압분배회로(C2)는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되어 있어, 무시 못 할 정도의 누설전류가 흐른다. 이러한 이유로 대기동작 모드에서 XDEC_VDD 노드의 전압공급을 차단함으로써, 누설전류를 제어한다.
결과적으로, 상기 로우 디코더는 메모리가 읽기동작을 수행할 때, RW라인을 구동하는 리드 펄스 디코더(Read Pulse Decoder)와 쓰기동작을 수행할 때, W라인을 구동하는 라이트 펄스 디코더(Write Pulse Decoder)로 구성된다.
읽기동작 시에는 상기 리드 펄스 디코더를 통해 RW라인에 전압을 인가하고, 쓰기동작 시에는 상기 리드 펄스 디코더와 상기 라이트 펄스 디코더를 통해 RW라인과 W라인에 번갈아 전압을 인가한다. 상기 리드 펄스 디코더와 상기 라이트 펄스 디코더의 Ai입력과 Bi입력은 서로 공유되어 있어 프리디코더는 로우 디코더를 동시에 선택하고, 분리된 Ci를 통해 RW라인과 W라인에 전압을 인가한다.
상술한 바와 같이, 4개의 트랜지스터로 구성된 메모리셀 기반 반도체 메모리소자는 상기 메모리셀의 읽기동작 수행 시, 데이터 판별을 위한 기준전류가 레퍼런스셀에 제공된다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 레퍼런스셀의 회로도이다.
도 6에 도시된 바와 같이, 상기 레퍼런스셀은 제3 및 제4 PMOS 트랜지스터(P3, P4)와; 제3 및 제4 NMOS 트랜지스터(N3, N4)와; 제1 및 제2 레퍼런스노드(RN, /RN)를 포함한다.
상기 제3 PMOS 트랜지스터(P3)는 제1비트라인(BL)과 상기 제2 레퍼런스 노 드(/RN) 사이에 접속되고, 상기 제3 NMOS 트랜지스터(N3)는 상기 제2 레퍼런스 노드(/RN)와 REF라인 사이에 접속된다.
상기 제4 PMOS 트랜지스터(P4)는 제2비트라인(/BL)과 상기 제1 레퍼런스노드(RN) 사이에 접속되고, 상기 제4 NMOS 트랜지스터(N4)는 상기 제1 레퍼런스노드(RN)와 REFSET라인 사이에 접속된다.
또한, 상기 제3 PMOS 트랜지스터(P3) 및 제3 NMOS 트랜지스터(N3)를 포함하는 제3인버터(IVT3)와 상기 제4 PMOS 트랜지스터(P4) 및 제4 NMOS 트랜지스터(N4)를 포함하는 제4인버터(IVT4)가 래치형태로 연결된다.
이 때, 상기 REF라인과 상기 REFSET라인은 상기 레퍼런스셀로 인가되는 기준전압을 제공한다.
이러한 상기 제3 PMOS 트랜지스터(P3)와 상기 제3 NMOS 트랜지스터(N3)의 게이트단자는 상기 제1 레퍼런스노드(RN)와 접속되고, 상기 제4 PMOS 트랜지스터(P4)와 상기 제4 NMOS 트랜지스터(N4)의 게이트단자는 상기 제2 레퍼런스노드(/RN)와 접속된다.
이 때, 상기 제1 레퍼런스노드(RN)의 전위는 하이(High)상태를 유지하고, 상기 제2 레퍼런스노드(/RN)의 전위는 로우(Low)상태를 유지함이 바람직하다.
이하, 앞서 설명한 메모리셀과 상기 레퍼런스셀의 동작방법을 도 7a 내지 도 7b를 참조하여 자세히 살펴보도록 한다.
도 7a 내지 도 7b는 도 6의 레퍼런스셀과 도 1의 메모리셀의 회로도와 구동신호를 나타낸 도면이다.
도 7a와 도 7b에 도시된 바와 같이, 제1메모리셀(cell_0)은 데이터 ‘1’을 저장하고 있고, 제2메모리셀(cell_1)은 데이터 ‘0’을 저장한다. 상기 제1 및 제2 메모리셀(cell_0, cell_1)에 저장된 데이터를 읽기 위해 WL_RW라인에는 ΔT 시간동안 VRW/W 전압을 REF라인에는 Δ T/2시간 동안 VREF 전압을 동시에 인가한다.
상기 REF라인에 인가한 전압펄스는 상기 레퍼런스셀에 의해 제2비트라인0(/BL0)라인과 제2비트라인1(/BL1)라인에 Δ T/2시간 동안 데이터 ‘0’이 저장된 메모리 셀(cell_1)의 읽기동작 시 상기 제1비트라인1(BL1)에 흐르는 전류 Icell과 동일한 크기의 IREF 전류가 흐른다.
상기 WL_RW라인에 인가한 전압펄스는 데이터 ‘1’이 저장된 제1메모리셀(cell_0)에는 영향을 주지 않으므로, 제2비트라인0(/BL0)에는 전류가 흐르지 않고, 데이터 ‘0’이 저장된 제2메모리셀(cell_1)에는 영향을 주어 제2비트라인1(/BL1)에는 ΔT 시간동안 Icell 전류가 흐르게 한다.
따라서 상기 제1메모리셀(cell_0)이 연결된 비트라인 쌍(BL0, /BL0)에서 센스앰프는 Δ T/2시간 동안 제2비트라인0(/BL0)에 흐르는 IREF전류와 상기 제1비트라인(BL0)에 흐르지 않는 전류를 비교하여 데이터 ‘1’을 판별한다.
또한, 제2메모리셀(cell_1)이 연결된 비트라인 쌍 (BL1, /BL1)에서 Δ T/2시간 동안 제1비트라인0(BL0)과 제2비트라인0(/BL0)과 동일한 전류가 흐르므로, 데이터 판별이 이루어 지지 않고, Δ T/2 시간이 지난 후, ΔT - Δ T/2 시간동안 제2비트라인1(/BL1)에는 전류가 흐르지 않고, 제1비트라인1(BL1)에 전류가 흐르므로 상기 센스앰프가 이를 확인하여 데이터 ‘0’을 판별한다.
도 8a 내지 도 8b는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 레퍼런스셀 구동회로 및 상기 구동회로의 초기화 동작 시의 파형도이다.
도 8a에 도시된 바와 같이, 읽기동작 시 디코딩 신호 AiP신호가 ‘high’일 때, RFCEN노드에 ‘high’를 인가하면 REF라인에 구동회로의 구동 단에 있는 두 NMOS active 로드의 전압 분배로 VREF 전압이 출력된다. 이러한 상기 레퍼런스셀 구동회로는 읽기동작 시 REF라인에 RW라인에 인가되는 펄스 전압 폭의 절반 폭을 가지는 펄스전압이 인가된다.
또한, 상기 레퍼런스셀 구동회로에는 레퍼런스셀의 RN노드 및 /RN노드의 전압을 설정하기 위한 초기화 회로가 포함되어 있다. 이러한 초기화 회로는 올바른 읽기동작을 위해서 4T SRAM에 전압 공급이 시작될 때 레퍼런스 셀의 RN노드에 ‘high’, /RN노드에 ‘low’을 저장하는 회로이다.
도 8b을 참조하여 상기 레퍼런스셀의 구동회로의 초기화 회로 동작을 살펴보면 다음과 같다. 먼저 PON신호는 공급 전압 감지회로를 통해서 공급전압이 일정 전압 이상 올라갈 때까지 ‘로우(low)’를 유지한다. 그리고 일정 전압 이상(~2/3*VDD)이 될 때 ‘하이(high)’로 변화하게 된다. 이 때 상기 레퍼런스셀의 비트라인 쌍은 공급전압을 따라서 올라가고 REF라인은 0V를 유지한다. PON신호가 ‘로우(low)’를 유지할 때는 REFSET라인은 공급전압을 따라서 올라가고, PON신호가 ‘하이(high)’가 되면 REFSET라인은 0V가 된다. 공급전압이 인가될 때 레퍼런 스셀은 래치형태를 가지고 있기 때문에 상기 레퍼런스셀은 첫째, RN노드 ‘하이(high)’, /RN노드 ‘로우(low)’ 또는 둘째, RN노드 ‘로우(low)’, /RN노드 ‘하이(high)’의 두 가지 상태를 가질 수 있다.
첫 번째 경우는 RN노드가 ‘하이(high)’이고, /RN노드가 ‘로우(low)’이므로 제2 NMOS 트랜지스터가 턴-오프이므로 REFSET라인의 전압이 레퍼런스셀 내 노드전압에 영향을 주지 않는다. 이후 공급 전압이 전원전압(VDD)로 완전히 올라가면 레퍼런스셀은 초기화 동작을 완료한다.
두 번째 경우에는 RN노드가 ‘로우(low)’이고 /RN노드가 ‘하이(high)’이므로 제2 NMOS 트랜지스터가 턴-온상태가 된다. 따라서 RN노드는 REFSET라인의 전압을 따라가고, RN노드의 전압은 /RN노드의 전압을 플립 시킨다. 이후 공급 전압이 전원전압(VDD)로 완전히 올라가면 레퍼런스셀의 초기화 동작은 완료된다.
이하, 도 9a 내지 9b를 참조하여 상기 반도체 메모리 소자의 대기 모드 시, 대기 누설전류 제어방법에 대해 자세히 살펴보도록 한다.
도 9a 내지 9b에 도시된 바와 같이, 상기 반도체 메모리 소자의 대기 누설전류 제어를 위해 듀얼 바이어싱(Dual Biasing) 기법을 사용한다. 상기 듀얼 바이어싱 기법은 대기모드일 때, 4개의 트랜지스터 메모리셀을 구성하는 PMOS 트랜지스터의 소스전압을 낮추고, NMOS 트랜지스터의 소스전압을 높여서 메모리셀을 구성하는 트랜지스터의 서브문턱(Subthreshold)전류와 터널링(Tunneling) 전류를 줄이는 방법이다.
상기 반도체 메모리소자에서 제1비트라인(BL)과 제2비트라인(/BL)의 전압을 낮추고, RW라인(RW)과 W라인(W)의 전압을 높였을 때, 상기 메모리셀을 이루는 모든 PMOS 트랜지스터와 NMOS 트랜지스터의 서브문턱전류와 터널링전류가 감소한다. 이에 따라 메모리셀 어레이의 대기누설전류를 감소시킨다.
한편, 메모리셀의 누설전류 제어를 위해서는 비트라인에 슬립 전원전압(SLP_VDD)을 공급하고, 앞서 도 5에서 설명한 로우 디코더의 슬립 그라운드전압(SLP_VSS)을 공급하는데, 이를 위해 슬립 전원전압 공급기 및 슬립 그라운드 전압 공급기가 사용된다. 상기 공급된 슬립 전원전압(SLP_VDD)과 슬립 그라운드전압(SLP_VSS)은 비트라인 바이어스 회로와 로우 디코더를 통해 반도체 메모리 소자의 메모리셀 내에 있는 PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 소스에 공급된다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 슬립 전원전압 및 슬립 그라운드전압 공급기의 회로도이다.
도 10에 도시된 바와 같이, 상기 슬립 전원전압공급기 회로는 세 개의 PMOS 트랜지스터로 구성된다.
비트라인 바이어스 회로를 통해 공급되는 전원전압(VDD)이 SLP_CELL신호가 ‘하이’(high)가 되어 끊어졌을 때 슬립 전원전압(SLP_VDD)노드는 플로팅 상태가 된다. 시간이 지나면 메모리셀의 누설 전류로 인해 상기 슬립 전원전압(SLP_VDD)노드의 전압이 떨어지고, 일정전압 이하로 떨어지면 슬립 전원전압 공급기가 상기 슬립 전원전압(SLP_VDD)노드의 전압이 일정전압 이상 떨어지지 않도록 전압을 고정시킨다.
또한, 슬립 그라운드전압 공급기 회로는 세 개의 NMOS 트랜지스터로 구성된다. 로우 디코더의 NMOS 트랜지스터의 소스가 연결된 슬립 그라운드전압(SLP_VSS)이 대기상태일 때 플로팅 상태가 된다. 시간이 지나면 메모리셀의 누설 전류와 로우 디코더의 누설 전류로 인해 상기 슬립 그라운드전압(SLP_VSS)노드의 전압이 올라간다. 이에 따라, 일정전압으로 상기 슬립 그라운드전압(SLP_VSS)노드의 전압이 올라가면 상기 슬립 그라운드전압 공급기가 상기 슬립 그라운드전압(SLP_VSS)이 일정전압 이상으로 올라가지 않도록 전압을 고정시킨다.
빠른 데이터 판별을 위해 메모리셀과 레퍼런스셀을 통해 비트라인에서 빠져나가는 전류를 먼저 판별해야 하며, 이를 위해 전류증폭기가 구비된다.
도 11a는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 전류감지증폭기 중 전류 감지단의 회로도이다.
도 11a에 도시된 바와 같이, 상기 전류감지단은 데이터라인 쌍(DL, /DL)에 연결하여, 2단 차동 증폭기 구조를 갖는다. 읽기동작 시, 비트라인에서 메모리셀로 흐르는 전류가 컬럼 게이트를 통하여 데이터라인에서 비트라인으로 빠져 나가면, 상기 전류 감지단은 이를 감지하여 CSO와 /CSO의 전압 차이로 나타나게 한다.
도 11b는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 전류감지증폭기 중 전압감지 증폭기의 회로도이다.
도 11b에 도시된 바와 같이, 상기 전압감지 증폭기는 상기 전류 감지단의 동작 후 발생한 CSO와 /CSO의 전압차이를 감지하여 읽기동작 시, 메모리셀에 저장된 데이터가 ‘하이(high)’인지 ‘로우(low)’인지를 판별하여 VSO신호로 출력하는 회로이다. 상기 반도체 메모리 소자의 전류 감지단을 통해 출력되는 CSO노드와 /CSO노드의 전압 차이가 약 150㎷ 일 때, 상기 전압 감지 증폭기가 동작하여 데이터를 판별한다.
차동증폭기의 PMOS 트랜지스터 단에 바이어스를 위한 기준전압(Vref)을 제공하는 기준전압 발생기 회로에 대해 살펴보도록 한다.
도 11c에 도시된 바와 같이, 상기 기준전압 발생기는 읽기동작 주기에서만 동작하여 전류소모를 최소화하고, 공정과 외부환경에도 정해진 전압을 출력하도록 설계하여 상기 전류감지단이 안정적으로 동작하도록 한다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 쓰기 구동 회로의 회로도이다.
상기 쓰기구동회로는 데이터 입력 버퍼에서 받은 입력 데이터를 데이터라인으로 전달하는 회로이다.
도 12에 도시된 바와 같이, 상기 쓰기구동회로는 데이터 입력버퍼로부터 나오는 입력신호를 통해 만들어진 제어신호(DLWP_A, DLBWP_A, DLWP_B, DLBWP_B)와 데이터라인을 프리차지 하기 위한 신호(nDLP)를 입력신호로 사용한다.
데이터 ‘0’을 쓰기 위한 동작에서는 먼저 nDLP신호에 ‘하이(high)’를 입력하여 전원전압(VDD)에 고정되어 있는 데이터라인 쌍(DL, /DL)을 플로팅 시킨다. 이어서 DLBWP_B에 ‘하이(high)’를 입력하고, DLBWP_A에 ‘로우(low)’를 입력하여 제2데이터라인(/DL)을 VW'low'로 세팅한다. DLWP_B에는 쓰기동작이 완료될 때까지 ‘로우(low)’를 입력하여 제1데이터라인(DL)을 VW'high'로 고정한다.
데이터 ‘1’을 쓰기 위한 동작에서는 DLWP_B에 ‘하이(high)’를 입력하고 DLWP_A에 ‘로우(low)’를 입력하여 제1데이터라인(DL)이 VW'low'가 되도록 하고, DLBWP_B는 쓰기동작이 완료될 때까지 ‘하이(high)’를 입력하여 제2데이터라인(/DL)을 VW'high'로 고정한다.
상술한 바와 같이, 반도체 메모리 소자를 구성하는 메모리셀이 2개의 PMOS 트랜지스터와 2개를 NMOS 트랜지스터를 포함함으로써, 고용량의 메모리를 집적할 수 있는 효과가 있다.
이와 동시에, 동작전력이 작고, 누설전류 제어가 용이하여 대기전력을 줄일 수 있는 효과가 있다.
이상 본 발명에 의한 반도체 메모리 소자에 대하여 설명하였다. 이러한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로서 이해되어야하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 메모리셀 구조를 나타낸 회로도이고,
도 2는 도 1의 메모리셀에 데이터가 저장된 후에 읽기동작이 수행될 때의 전류흐름을 나타낸 도면이고,
도 3은 도 1의 메모리셀에 쓰기동작 수행 시, 각 라인에 인가되는 전압을 나타낸 도면이고,
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 메모리 셀에 대한 읽기 및 쓰기 동작 시의 파형도이고,
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의RW라인과 W라인 드라이버에 대한 회로도이고,
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 레퍼런스셀의 회로도이고,
도 7a 내지 도 7b는 도 6의 레퍼런스셀과 도 1의 메모리셀의 회로도와 구동신호를 나타낸 도면이고,
도 8a는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 레퍼런스셀 구동회로이고,
도 8b는 도 8a의 초기화 동작 시의 파형도이고,
도 9a 내지 도 9b는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 듀얼 바이어싱 누설전류 제어를 나타낸 회로도 및 파형도이고,
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 슬립 전원전압 및 슬립 그라운드전압 공급기의 회로도이고,
도 11a는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 전류감지증폭기 중 전류 감지단의 회로도이고,
도 11b는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 전류감지증폭기 중 전압감지 증폭기의 회로도이고,
도 11c는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 전류감지증폭기 중 기준전압 발생기의 회로도이고,
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 쓰기 구동 회로의 회로도이다.
***도면의 주요부분에 대한 부호의 설명***
P1: 제1 PMOS 트랜지스터 P2: 제2 PMOS 트랜지스터
N1: 제1 NMOS 트랜지스터 N2: 제2 NMOS 트랜지스터
DN; 제1 데이터노드 /DN: 제2 데이터노드
INT: 제1 인버터 IVT2; 제2 인버터
BL; 제1비트라인 /BL: 제2비트라인
W: 라이트라인 RW: 리드라이트라인

Claims (7)

  1. 메모리셀 어레이를 포함하는 반도체 메모리소자에 있어서, 각 메모리셀은
    제1 및 제2 PMOS 트랜지스터와;
    제1 및 제2 NMOS 트랜지스터와;
    제1 및 제2 데이터노드를 포함하고,
    상기 제1 PMOS 트랜지스터는 제1비트라인과 상기 제2 데이터노드 사이에 접속되고, 상기 제1 NMOS 트랜지스터는 상기 제2 데이터노드와 W라인 사이에 접속되고, 상기 제2 PMOS 트랜지스터는 제2비트라인과 상기 제1 데이터노드 사이에 접속되고, 상기 제2 NMOS 트랜지스터는 상기 제1데이터노드와 RW라인 사이에 접속되며,
    상기 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하는 제1인버터와 상기 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하는 제2인버터가 래치형태로 연결됨을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 게이트단자는 상기 제1 데이터노드와 접속되고,
    상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트단자는 상기 제2 데이터노드와 접속됨을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 및 제2 PMOS 트랜지스터와 상기 제1 및 제2 NMOS 트랜지스터의 바디에는 전원전압과 그라운드전압이 인가됨을 특징으로 하는 반도체 메모리 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메모리셀에 저장된 데이터판별을 위한 기준전류를 제공하는 레퍼런스셀을 추가로 포함하되, 상기 레퍼런스셀은,
    제3 및 제4 PMOS 트랜지스터와;
    제3 및 제4 NMOS 트랜지스터와;
    제1 및 제2 레퍼런스노드를 포함하고,
    상기 제3 PMOS 트랜지스터는 제1비트라인과 상기 제2 레퍼런스 노드 사이에 접속되고, 상기 제3 NMOS 트랜지스터는 상기 제2 레퍼런스 노드와 REF라인 사이에 접속되고, 상기 제4 PMOS 트랜지스터는 제2비트라인과 상기 제1 레퍼런스노드 사이에 접속되고, 상기 제4 NMOS 트랜지스터는 상기 제1 레퍼런스노드와 REFSET라인 사이에 접속되며,
    상기 제3 PMOS 트랜지스터 및 제3 NMOS 트랜지스터를 포함하는 제3인버터와 상기 제4 PMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함하는 제4인버터가 래치형태로 연결됨을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 REF라인과 상기 REFSET라인은 상기 레퍼런스셀로 인가되는 기준전압을 제공함을 특징으로 하는 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 제3 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트단자는 상기 제1 레퍼런스노드와 접속되고,
    상기 제4 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터의 게이트단자는 상기 제2 레퍼런스노드와 접속됨을 특징으로 하는 반도체 메모리 소자.
  7. 제4항에 있어서,
    상기 제1 레퍼런스노드의 전위는 하이(High)상태를 유지하고,
    상기 제2 레퍼런스노드의 전위는 로우(Low)상태를 유지함을 특징으로 하는 반도체 메모리 소자.
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