KR20100104119A - 박막 형성 장치 및 그의 박막 형성 방법 - Google Patents

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하용호
박혜영
권현숙
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Abstract

본 발명은 박막 형성 장치 및 박막 형성 방법을 제공한다. 본 발명의 실시예에 따른 박막 형성 장치는 기판 상에 형성된 박막을 식각하기 위해 제공되는 제1 전극, 내부 공간에 플라즈마를 형성하기 위해 제공되는 제2 전극, 플라즈마를 포커싱하기 위해 제공되는 제3 전극, 그리고 제1 내지 제3 전극들에 인가되는 전압을 제어하는 제어기를 포함하는 박막 형성 장치.
물리적 기상 증착, 스퍼터링, PRAM, 상변화막, 칼코겐 화합물,

Description

박막 형성 장치 및 그의 박막 형성 방법{thin film forming apparatus and method for forming the thin film with the same}
본 발명은 박막 형성 장치 및 방법에 관한 것으로, 보다 상세하게는 박막의 증착 효율을 향상시키는 박막 형성 장치 및 그것의 박막 형성 방법에 관한 것이다.
일반적으로 반도체 제조 공정은 박막 형성 공정을 포함한다. 상기 박막 형성 공정은 다양한 종류의 증착 장치들을 사용하여 수행될 수 있다. 예컨대, 물리적 기상 증착 장치(PVD), 화학적 기상 증착 장치(CVD) 및 원자층 증착 장치(ALD) 등을 사용하여 반도체 기판 상에 박막을 형성할 수 있다. 상기 물리적 기상 증착 장치는 상기 화학적 기상 증착 장치나 상기 원자층 기상 증착 장치에 비해 저온에서 공정을 수행할 수 있으나, 상기 박막의 단차도포성(step coverage)이 열악하다. 따라서, 상기 물리적 기상 증착 장치는 종횡비(aspect ratio)가 큰 콘택홀 또는 트렌치에 박막을 형성하기에는 부적합하다. 이에 반해, 상기 화학적 기상 증착 장치와 상기 원자층 기상 증착 장치는 상기 물리적 기상 증착 장치에 비해 상기 박막의 단차도포성이 우수하나, 공정 온도가 높아 저온 공정이 요구되는 공정에서는 사용하기 어렵다.
본 발명이 해결하고자 하는 과제는 기판 상에 효과적으로 박막을 형성할 수 있는 박막 형성 장치 및 그 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 저온에서 단차도포성이 우수한 박막을 형성하는 박막 형성 장치 및 그 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 박막 형성 장치는 기판 상에 박막 형성 공정을 수행하는 내부 공간을 갖는 챔버, 상기 기판 상에 형성된 박막을 식각하기 위해 제공되는 제1 전극, 상기 내부 공간에 플라즈마를 형성하기 위해 제공되는 제2 전극, 상기 플라즈마를 포커싱하기 위해 제공되는 제3 전극, 그리고 상기 제1 내지 제3 전극들에 인가되는 전압을 제어하는 제어기를 포함한다.
본 발명의 실시예에 따르면, 상기 챔버는 상부벽, 상기 상부벽에 대향된 하부벽, 그리고 상기 상부벽 및 상기 하부벽을 연결하는 측벽을 가지고, 상기 제1 전극은 상기 하부벽 상에 배치되어 상기 기판을 로딩하고, 상기 제2 전극은 상기 상부벽 상에 배치되고, 상기 제3 전극은 상기 측벽 상에 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 내지 제3 전극들에 각각 연결되어 상기 전압을 인가하는 제1 내지 제3 인가기들을 더 포함하되, 상기 제어기는 상기 제1 내지 제3 인가기들 각각을 독립적으로 제어할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 전극 및 상기 제3 전극 중 적어도 어 느 하나에 전압이 인가되고 상기 제1 전극에 전압이 인가되지 않는 상태에서, 상기 기판 상에 박막이 증착되고, 상기 제2 전극 및 상기 제3 전극 중 적어도 어느 하나에 전압이 인가되고 상기 제1 전극에 전압이 인가된 상태에서, 상기 기판 상에 증착된 박막이 식각될 수 있다.
본 발명의 실시예에 따르면, 상기 제2 전극은 자석을 포함하고, 상기 제3 전극은 상기 제1 전극와 상기 제2 전극 사이의 공간의 둘레를 감싸는 튜브 형상의 자석을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 전극 상에 배치되는 타켓을 더 포함하되, 상기 타겟은 칼코겐 화합물을 포함할 수 있다.
본 발명의 실시예들에 따른 박막 형성 방법은 상기 박막 증착 장치의 제1 전극 상에 함몰부를 갖는 기판을 제공하는 것, 상기 함몰부 내에 박막의 식각률에 비해 상기 박막의 증착률이 우세한 제1 공정으로 박막을 증착하는 것, 그리고 상기 박막의 증착률에 비해 상기 박막의 식각률이 우세한 제2 공정으로 상기 박막을 식각하는 것을 포함하되, 상기 제1 공정 및 상기 제2 공정은 교대로 반복 수행된다.
본 발명의 일 실시예에 따르면, 상기 제1 공정은 상기 함몰부 상에 오버행을 형성시키는 것을 포함하고, 상기 제2 공정은 상기 오버행을 제거할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 공정은 상기 제1 공정을 수행하는 과정에서 상기 박막에 오버행이 형성되기 전에 개시될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 공정 및 상기 제2 공정은 단일 챔버에서 인-시츄(in-situ)로 수행될 수 있다.
본 발명의 실시예에 따른 박막 형성 장치는 제1 전극, 제2 전극 및 제3 전극에 인가되는 전압들을 독립적으로 제어할 수 있다. 이에 따라, 본 발명은 박막의 증착율을 변화시키면서 기판 상에 박막을 형성할 수 있다.
본 발명의 실시예에 따른 박막 형성 장치는 스퍼터링 방식으로 박막의 증착율을 변화시키면서 기판 상에 박막을 형성할 수 있다. 이에 따라, 본 발명의 실시예에 따른 박막 형성 장치는 저온에서 단차도포성이 우수한 박막 형성 공정을 수행할 수 있다.
본 발명의 실시예에 따른 박막 형성 방법은 박막의 증착속도 및 식각속도를 조절하면서 기판 상에 박막을 형성할 수 있다. 이에 따라, 본 발명은 종횡비가 큰 함몰부에 효과적으로 박막을 형성할 수 있다.
본 발명의 실시예에 따른 박막 형성 방법은 스퍼터링 방식으로 박막의 증착율을 변화시키면서 기판 상에 박막을 형성할 수 있다. 이에 따라, 본 발명의 실시예에 따른 박막 형성 방법은 저온에서 단차도포성이 우수한 박막 형성 공정을 수행할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명 이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭할 수 있다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예에 따른 박막 형성 장치 및 방법을 첨부한 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 박막 형성 장치를 보여주는 도면이다. 도 2 는 도 1에 도시된 기판의 메모리 셀 어레이를 나타내는 회로도의 일 예이다. 도 3은 도 1에 도시된 기판의 일부를 보여주는 평면도의 일 예이고, 도 4는 도 3에 도시된 I-I'선을 따라 절단한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 박막 형성 장치(100)는 기판(200) 상에 소정의 박막을 형성하기 위한 장치일 수 있다. 일 예로서, 상기 박막 형성 장치(100)는 스퍼터링 장치 또는 물리적 기상 증착 장치일 수 있다.
상기 박막 형성 장치(100)는 챔버(110), 기판 지지부(120), 타겟(130), 그리고 전력 인가부(150)를 포함할 수 있다.
상기 챔버(110)는 상부벽(112), 상기 상부벽(112)에 대향되는 하부벽(114), 그리고 그것들을 연결하는 측벽(116)을 포함할 수 있다. 이러한 상기 챔버(110)는 박막 형성 공정이 수행되는 내부 공간(111)을 정의할 수 있다. 상기 내부 공간(111)은 공정시 진공 분위기를 이룰 수 있다. 이를 위해, 상기 챔버(110)에는 압력 조절기(118)가 구비될 수 있다. 상기 압력 조절기(118)는 상기 내부 공간(111)과 연통되도록 상기 챔버(110)에 연결된 진공 라인(118a)을 포함할 수 있다. 상기 진공 라인(118a) 상에는 진공 펌프(118b)가 구비될 수 있다. 또한, 상기 챔버(110)에는 상기 내부 공간(111)과 연통된 가스 공급 라인(119)이 구비될 수 있다. 상기 가스 공급 라인(119)은 상기 챔버(110)로 공정 가스를 공급할 수 있다. 예컨대, 상기 가스 공급 라인(119)은 상기 챔버(110)로 아르곤 가스, 헬륨 가스 및 네온 가스 중 적어도 어느 하나의 불활성 가스를 공급할 수 있다.
상기 기판 지지부(120)는 기판(200)을 지지할 수 있다. 일 예로서, 상기 기 판 지지부(120)는 상기 기판(200)이 놓여지는 상부면을 갖는 지지판(122)을 포함할 수 있다. 상기 지지판(122)은 상기 하부벽(114) 상에 배치될 수 있다. 상기 지지판(122)은 대체로 원통 형상을 가질 수 있다. 상기 기판 지지부(120)에는 제1 전극(124)이 구비될 수 있다. 상기 제1 전극(124)은 상기 지지판(122) 내부에 배치될 수 있다. 또한, 상기 기판 지지부(120)는 상기 기판(200)의 온도를 조절할 수 있다. 이를 위해, 상기 기판 지지부(120)는 가열기(미도시)를 더 포함할 수 있다. 상기 가열기(미도시)는 상기 지지판(122)에 배치되는 적어도 하나의 가열판(heating plate)을 포함할 수 있다.
상기 타겟(130)은 상기 기판 지지부(120)와 마주보도록 상기 상부벽(112) 상에 배치될 수 있다. 상기 타겟(130)은 대체로 원판 형상을 가질 수 있다. 상기 타겟(130)은 상기 기판(220) 상에 형성하고자 하는 박막 물질을 포함할 수 있다. 일 예로서, 상기 타겟(130)은 칼코겐 화합물과 같은 상변화 물질을 포함할 수 있다. 예컨대, 상기 상변화 물질은 Ge-Sb-Te(GST), Ge-Bi-Te(GBT), As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb-Te-Si, As-Sb-Te-Si, As-Ge-Sb-Te-Si, Sn-Sb-Te-Si, In-Sn-Sb-Te-Si, Ag-In-Sb-Te-Si, 5A족 원소-Sb-Te-Si, 6A족 원소-Sb-Te-Si, 5A족 원소-Sb-Se-Si, 6A족 원소-Sb-Se-Si 중 어느 하나를 포함할 수 있다. 상기 타겟(130)이 상술한 상변화 물질을 포함하는 경우, 상기 박막 형성 장치(100)는 상기 기판(220) 상에 상변화막을 형성하기 위한 장치이고, 상기 기판(200)은 상변화 메모리 소자(Phase change Random Access Memory:PRAM)를 형성하기 위한 반도 체 기판일 수 있다. 한편, 상기 타겟(130)과 상기 상부벽(112) 사이에는 제2 전극(132)이 배치될 수 있다. 상기 제2 전극(132)은 자석을 포함할 수 있다. 일 예로서, 상기 제2 전극(132)은 하이 플럭스 유니폼 마그네트(high flux uniform magnet)을 포함할 수 있다. 이 경우 상기 제2 전극(132)의 자석은 영구 자석의 형태로 제공될 수 있다. 다른 예로서, 상기 제2 전극(132)의 자석은 전자석의 형태로 제공될 수 있다. 상기와 같은 제2 전극(132)은 상기 내부 공간(111) 내 플라즈마 생성에 관여할 수 있다. 또한, 상기 제2 전극(132)은 상기 상변화막의 증착 속도에 관여할 수 있다.
상기 박막 형성 장치(100)는 제3 전극(140)을 더 포함할 수 있다. 상기 제3 전극(140)은 상기 측벽(114) 상에 배치될 수 있다. 상기 제3 전극(140)은 제1 전극(124)과 상기 제2 전극(132) 사이 공간의 둘레를 감싸도록 배치될 수 있다. 예컨대, 상기 제3 전극(140)은 상부 및 하부가 개방된 튜브(tube) 형상의 자석을 포함할 수 있다. 이 경우 상기 제3 전극(140)은 대체로 링(ring) 형상의 횡단면을 갖는 자석을 가질 수 있다. 다른 예로서, 상기 제3 전극(140)은 상기 제1 전극(124)과 상기 제2 전극(132) 사이의 공간의 둘레를 따라 배치된 플레이트 형상의 자석들을 포함할 수 있다. 상기 일 및 다른 예에 따른 상기 제3 전극(140)의 자석은 영구 자석의 형태로 제공될 수 있다. 그러나, 또 다른 예로서 상기 제3 전극(140)의 자석은 전자석의 형태로 제공될 수 있다. 이 경우, 상기 제3 전극(140)은 상기 챔버(110)의 외부에서 상기 챔버(110)를 감싸는 코일 형태로 제공될 수 있다.
상기 전력 인가기(150)는 상기 제1 전극(124) 및 상기 제2 전극(132)에 전압 을 인가할 수 있다. 또한, 상기 제3 전극(140)이 구비되는 경우, 상기 전력 인가기(150)는 상기 제3 전극(140)에 전압을 인가할 수 있다. 일 예로서, 상기 전력 인가기(150)는 제1 인가기(152), 제2 인가기(154), 그리고 제3 인가기(156)를 포함할 수 있다. 상기 제1 인가기(152)는 상기 기판 지지부(120)의 제1 전극(124)에 전압을 인가하고, 상기 제2 인가기(154)는 상기 제2 전극(132)에 전압을 인가할 수 있다. 그리고, 상기 제3 인가기(156)는 상기 제3 전극(140)에 전압을 인가할 수 있다. 여기서, 상기 제1 내지 제3 인가기들(152, 154, 156)은 다양한 형태의 전압을 상기 제1 내지 제3 전극들(124, 132, 140) 각각에 인가할 수 있다. 일 예로서, 상기 제1 인가기(152)는 상기 제1 전극(124)에 바이어스 전압(bias voltage)을 인가할 수 있다. 상기 제2 인가기(154)는 상기 제2 전극(132)에 직류 전압(DC voltage), 교류 전압(AC voltage) 및 바이어스 전압(bias voltage) 중 어느 하나를 인가할 수 있다. 상기 제3 인가기(156)는 상기 제3 전극(140)에 교류 전압(AC voltage) 및 직류 전압(DC voltage) 중 어느 하나를 인가할 수 있다. 다른 예로서, 상기 제1 내지 제3 인가기들(152, 154, 156) 중 적어도 어느 하나는 고주파 전압(RF Voltage), ECR(Electro Cyclotron Resonance), 그리고 마이크로웨이브를 인가하도록 제공될 수 있다.
상기 제어기(160)는 상기 전력 인가기(150)를 제어할 수 있다. 예컨대, 상기 제어기(160)는 상기 제1 인가기(152), 상기 제2 인가기(154) 및 상기 제3 인가기(156) 각각을 독립적으로 제어할 수 있다. 이에 따라, 상기 전력 인가기(150)는 상기 제2 전극(124), 상기 제2 전극(132) 및 상기 제3 전극(140) 각각에 독립적으 로 전압을 공급할 수 있다. 상기 제어기(160)가 상기 전력 인가기(150)를 제어하는 구체적인 과정들은 후술한다.
계속해서, 상기 기판(200)에 대해 상세히 설명한다. 여기서, 본 실시예에서는 상기 기판(200)이 가변저항 패턴을 갖는 메모리 셀들을 포함하는 메모리 장치를 포함하는 경우를 예로 들어 설명한다. 더 나아가, 본 실시예에서는 상기 가변저항 패턴으로 상변화 물질을 채택한 경우를 예로 들어 설명한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않음은 당연하다.
도 2를 참조하면, 기판(200)은 매트릭스 형태로 배열된 메모리 셀들(10)을 갖는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀들(10)은 가변저항 소자(11)와 선택 소자(12)를 포함할 수 있다. 상기 가변저항 소자(11)와 상기 선택 소자(12)는 비트 라인(BL)과 워드 라인(WL) 사이에 배치될 수 있다. 상기 워드 라인(WL)을 통해 공급되는 전류의 양에 따라 상기 가변저항 소자(11)의 상태가 결정될 수 있다. 상기 선택 소자(12)는 상기 가변저항 소자(11)와 상기 워드 라인(WL) 사이에 배치될 수 있다. 상기 선택 소자(12)가 상기 가변저항 소자(11)로 공급하는 전류는 상기 워드 라인(WL)의 전압에 의해 제어될 수 있다. 상기 선택 소자(12)는 다이오드(diode)일 수 있다. 또는, 상기 선택 소자(12)는 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
도 3 및 도 4를 참조하면, 기판(200)은 실리콘 웨이퍼(210)를 포함할 수 있다. 상기 실리콘 웨이퍼(210)는 일 방향으로 연장된 도전 패턴(220)을 포함할 수 있다. 상기 도전 패턴(220)은 앞서 도 2를 참조하여 설명한 워드 라인(WL)을 포함 할 수 있다. 상기 도전 패턴(220)은 불순물이 도핑된 라인일 수 있다. 상기 실리콘 웨이퍼(210)는 상기 도전 패턴(220)에 연결된 선택 소자(미도시)를 더 포함할 수 있다. 상기 실리콘 웨이퍼(210) 상에 하부전극(230)을 포함하는 제1 층간 절연막(240)이 배치될 수 있다. 상기 하부전극(230)은 상기 도전 패턴(220) 상에서 서로 이격될 수 있다. 상기 하부전극(230)은 상기 제 1 방향으로 연장될 수 있다. 상기 제1 층간 절연막(240) 상에 제2 층간 절연막(250)이 배치될 수 있다. 상기 제2 층간 절연막(250)은 상기 하부전극(230)을 노출시키는 함몰부(252)를 가질 수 있다. 일 예로서, 상기 함몰부(252)는 콘택홀일 수 있다. 다른 예로서, 상기 함몰부(252)는 상기 일 방향을 교차하는 방향으로 형성된 트렌치일 수 있다. 이때, 상기 함몰부(252)는 큰 종횡비(aspact ratio)를 가질 수 있다. 예컨대, 상기 함몰부(252)의 높이(H)는 상기 함몰부(252)의 상부폭(W1) 및 하부폭(W2)의 길이에 비해 클 수 있다. 이때, 상기 상부폭(W1)은 상기 하부폭(W2)에 비해 클 수 있다.
상기 기판(200) 상에는 가변 저항 패턴이 배치될 수 있다. 일 예로서, 상기 실리콘 웨이퍼(210)는 상기 함몰부(252) 내에 배치된 상변화막(270)을 포함할 수 있다. 상기 상변화막(270)은 상기 하부 전극(230)에 접촉될 수 있다. 상기 상변화막(270)은 프로그램 볼륨 영역(262)을 가질 수 있다. 상기 프로그램 볼륨 영역(262)은 상기 하부 전극(230)에 인접한 부분에서 형성될 수 있다. 여기서, 상기 하부 전극(230)과 상기 상기 상변화막(270) 사이에는 보호막(미도시)이 배치될 수 있다. 상기 보호막은 상기 제2 층간 절연막(250)과 상기 상변화막(270) 사이에 더 배치될 수 있다. 상기와 같은 보호막은 상기 상변화막(270)의 열손실을 방지할 수 있다. 한편, 상기 상변화막(270)은 칼코게나이드(chalcogenide) 물질과 같은 상변화 물질을 포함할 수 있다. 예컨대, 상기 상변화막(270)은 Ge-Sb-Te(GST), Ge-Bi-Te(GBT), As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb-Te-Si, As-Sb-Te-Si, As-Ge-Sb-Te-Si, Sn-Sb-Te-Si, In-Sn-Sb-Te-Si, Ag-In-Sb-Te-Si, 5A족 원소-Sb-Te-Si, 6A족 원소-Sb-Te-Si, 5A족 원소-Sb-Se-Si, 6A족 원소-Sb-Se-Si 중 어느 하나를 포함할 수 있다. 또한, 상기 상변화막(270)은 그 저항 특성을 향상시키기 위해서 실리콘 또는 질소 등이 도핑될 수 있다.
상기와 같은 상변화막(270)은 앞서 도 1을 참조하여 설명한 박막 형성 장치(100)를 이용하여 형성된 것일 수 있다. 상기 박막 형성 장치(100)를 이용하여 상기 상변화막(270)을 형성하는 과정은 후술된다.
이하, 본 발명의 일 실시예에 따른 박막 형성 방법을 상세히 설명한다. 여기서 설명되어질 본 발명의 일 실시예에 따른 박막 형성 방법은 앞서 도 1을 참조하여 설명한 박막 형성 장치를 사용하여 이루어질 수 있다. 따라서, 앞서 설명한 박막 형성 장치에 대해 중복되는 내용은 생략되거나 간소화될 수 있다. 또한, 본 실시예에서는 세 단계에 걸쳐 상변화막 형성 공정을 완료하는 경우를 예로 들어 설명한다. 그러나, 본 발명이 형성하고자 하는 박막의 종류 및 단계의 횟수 등은 이에 한정되지 않는다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 박막 형성 장치의 박막 형성시 동작 과정을 설명하기 위한 도면들이다. 도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 박막 형성 방법을 설명하기 위한 도면들이다.
도 5a 및 도 6a를 참조하면, 기판(200)을 준비할 수 있다. 일 예로서, 상기 기판(200)을 준비하는 것은 앞서 도 3 및 도 4를 참조하여 설명한 기판(200)을 준비하는 것을 포함할 수 있다. 이때, 상기 기판(200)은 상변화막(도4의 270)이 형성되기 전의 기판일 수 있다. 이에 따라, 상기 기판(200)은 반도체 기판(210), 상기 반도체 기판(210) 상에 차례로 적층된 도전 패턴(220), 제1 층간 절연막(240) 및 제2 층간 절연막(250)을 포함할 수 있다. 상기 제1 층간 절연막(240)은 하부 전극(230)을 포함하고, 상기 제2 층간 절연막(250)은 상기 하부 전극(230)을 노출시키는 함몰부(252)를 포함할 수 있다.
상기와 같은 기판(200)을 박막 형성 장치(100)의 챔버(110)에 반입시킬 수 있다. 상기 기판(200)은 기판 지지부(120)의 지지판(122) 상에 로딩(loading)될 수 있다. 상기 기판(200)은 상기 가열기(미도시)에 의해 기설정된 공정 온도로 가열될 수 있다. 압력 조절기(118)는 상기 챔버(110) 내 공정 압력을 기설정된 공정 압력으로 조절할 수 있다. 예컨대, 진공 라인(118a)에 구비된 진공 펌프(118b)가 가동될 수 있다. 이에 따라, 상기 챔버(110)의 내부 공간(111)은 기설정된 압력의 진공 분위기를 만족할 수 있다.
상기 기판(200) 상에 박막을 증착하는 제1 공정을 수행할 수 있다. 일 예로서, 상기 제1 공정은 상기 박막의 식각률에 비해 상기 박막의 증착률이 우세한 제1 공정 조건을 만족하는 공정일 수 있다. 일 예로서, 가스 공급 라인(119)은 상기 챔 버(110)로 불활성 가스(30)를 공급할 수 있다. 상기 불활성 가스(30)는 아르곤 가스, 헬륨 가스 및 네온 가스 중 어느 하나를 포함할 수 있다. 제어기(160)는 제2 전극(132)에 전압이 인가되도록 전력 인가기(150)의 제2 인가기(154)를 제어할 수 있다. 이에 반해, 상기 제어기(160)는 기판 지지부(110)의 제1 전극(124)에 전압이 인가되지 않도록 전압 인가기(150)의 제1 인가기(152)를 제어할 수 있다. 부가적으로, 상기 제어기(160)는 상기 제3 전극(140)에 전압이 인가되도록 제3 인가기(156)를 제어할 수 있다. 이때, 상기 제2 인가기(154)는 상기 제2 전극(132)에 음(-)의 직류 전압을 인가하고, 상기 제3 인가기(156)는 상기 제3 전극(140)에 교류 전압을 인가할 수 있다. 이에 따라, 상기 챔버(110)의 내부 공간(111)에는 플라즈마(20)가 형성될 수 있다. 이때, 상기 플라즈마(20)는 상기 제3 전극(140)에 의해 포커싱(focusing)될 수 있다. 따라서, 상기 플라즈마(20)는 상기 제3 전극(140)에 의해 고밀도화 및 균질화될 수 있다.
양전하의 상기 불활성 가스(30)는 음(-)의 전자가 하전된 상기 제2 전극(132)에 의해 상기 타겟(130)으로 이동될 수 있다. 상기 불활성 가스(30)는 타겟(130)에 충돌되어, 상기 타겟(130)의 상변화 물질을 상기 타겟(130)으로부터 이탈시킬 수 있다. 이때, 상기 제1 전극(124)에는 전압이 인가되지 않으므로, 상기 불활성 가스(30)는 상기 기판(200)으로의 이동 확률이 낮을 수 있다. 이 경우 상기 상변화 물질에 의한 상기 박막의 증착률이 상기 불활성 가스(30)에 의한 상기 박막의 식각률에 비해 우세할 수 있다. 이에 따라, 상기 기판(200) 상에는 상기 함몰부(252)를 채우는 상기 상변화막(264)이 증착될 수 있다. 이때, 상기 박막 형성 장 치(100)는 스퍼터링 장치이므로, 상기 상변화막(264)의 단차도포성은 열악할 수 있다. 이에 따라, 상기 상변화막(264)은 상기 함몰부(252) 상부에 오버행(overhang)을 형성하기 때문에, 상기 함몰부(252) 내부에는 보이드(263)가 형성될 수 있다.
한편, 상기 제1 공정을 통해, 상기 하부 전극(230)에 인접하는 부분에는 프로그램 볼륨 영역(262)이 형성될 수 있다. 상기 프로그램 볼륨 영역(262)은 상기 하부 전극(230)에 전압이 인가되었을 때, 상변화가 이루어지는 영역일 수 있다. 상기 프로그램 볼륨 영역(262)은 그 조성이 균일하게 형성되는 것이 효율적인 상변화 동작에 유리할 수 있다. 따라서, 상기 프로그램 볼륨 영역(262)은 한번의 공정 스텝에 의해 형성이 완료되는 것이 바람직할 수 있다. 이를 위해, 적어도 상기 프로그램 볼륨 영역(262)이 형성되도록, 상기 제1 공정은 상기 함몰부(252)에 상기 상변화막(264)이 충분히 채워지도록 제공될 수 있다.
도 5b 및 도 6b를 참조하면, 기판(200) 상에 박막을 식각하는 제2 공정을 수행할 수 있다. 상기 제2 공정은 상기 박막에 대한 식각률이 상기 박막의 증착률에 비해 우세한 제2 공정 조건을 만족하는 공정일 수 있다. 일 예로서, 제2 전극(132) 및 제3 전극(140)에 전압이 인가되는 상태에서, 제어기(160)는 기판 지지부(120)의 제1 전극(124)에 전압이 인가되도록 전력 인가기(150)의 제1 인가기(152)를 제어할 수 있다. 이때, 상기 제1 인가기(152)는 상기 기판 지지부(120)에 음(-)의 바이어스 전압을 인가할 수 있다. 이 경우 상기 챔버(110) 내 양전하의 불활성 가스(30)는 음(-)의 전자가 하전된 상기 제1 전극(124)에 의해 상기 기판(200)을 향하도록 유도될 수 있다. 이에 따라, 상기 기판(200)을 향하는 상기 불활성 가스(30)의 이 동 확률이 증가될 수 있다. 이때, 상기 불활성 가스(30)는 상기 기판(200)에 대해 대체로 수직하는 방향으로 상기 기판(200)에 충돌될 수 있다. 이 경우 상기 불활성 가스(30)에 의한 상기 박막의 식각률은 상기 상변화 물질에 의한 상기 박막의 증착률에 비해 우세할 수 있다. 이에 따라, 상기 불활성 가스(30)는 상기 상변화막(도6a의 264)을 식각하여, 오버행이 제거된 상변화막(266)을 형성할 수 있다.
도 5a 및 도 6c를 참조하면, 앞서 도 5a를 참조하여 설명한 제1 공정을 다시 수행할 수 있다. 일 예로서, 제1 내지 제3 전극들(124, 132, 140)에 전압이 인가되는 상태에서, 제어기(160)는 상기 제1 전극(124)에 전압이 인가되지 않도록 상기 제1 인가기(152)를 제어할 수 있다. 이에 따라, 상기 기판(200) 상에는 박막 증착 공정이 더 우세할 수 있다. 그러나, 상기 함몰부(252)의 일부에는 선행 공정을 통해 상변화막이 형성되어 있으므로, 상기 제1 공정은 오버행의 형성 없이 상기 함몰부(252)를 완전히 채우는 상변화막(270)을 형성할 수 있다. 이와 다르게, 상기 제1 공정을 형성하는 과정에서 상기 함몰부(252)에 오버행을 형성하는 상변화막이 다시 형성될 수도 있을 것이다. 이 경우, 앞서 도 6b를 참조하여 설명한 제2 공정을 다시 수행한 후 상기 제1 공정을 형성하는 것을 오버행이 형성되지 않을 때까지 반복 수행함으로써, 오버행 없이 상기 함몰부(252)를 완전히 채우는 상변화막(270)을 형성할 수 있다.
한편, 상술한 본 발명의 일 실시예에 따른 박막 형성 방법은 상기 제2 및 제3 전극들(132, 140)에 전압이 인가된 상태에서, 상기 기판 지지부(120)의 제1 전극(124)에 인가되는 전압을 온/오프(on/off)시키면서, 상기 상변화막(270)을 형성 하는 경우를 예로 들어 설명하였다. 그러나, 상술한 박막 형성 방법의 변형예로서, 상기 제1 내지 제3 전극들(124, 132, 140)에 인가되는 전압의 진폭을 조절하여 상기 상변화막(270)을 형성할 수 있다. 보다 구체적으로, 상기 제1 내지 제3 전극들(124, 132, 140)에 소정의 전압을 인가시킨 상태에서, 상기 제1 전극(124) 및 상기 제2 전극(132) 중 적어도 어느 하나에 인가되는 전압의 진폭을 조절하여 상기 상변화막(270)을 형성시킬 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 박막 형성 방법은 오버행을 형성되도록 박막을 형성하는 것 및 상기 오버행을 제거하도록 상기 박막을 식각하는 것을 단일 챔버(110)에서 인시츄(in-situ) 방식으로 교대로 반복하여 수행하여, 함몰부에 박막을 채울 수 있다. 이에 따라, 본 발명은 상대적으로 종횡비가 큰 함몰부에 효과적으로 박막을 형성할 수 있다.
또한, 본 발명의 일 실시예에 따른 박막 형성 방법은 스퍼터링 공정으로 박막을 형성하므로, 상대적으로 저온에서 종횡비가 큰 함몰부에 효과적으로 박막을 형성할 수 있다.
이하, 본 발명의 다른 실시예에 따른 박막 형성 방법을 앞서 설명한 도 5a 및 도 5b를 참조하여 상세히 설명한다. 앞서 설명한 박막 형성 장치에 대해 중복되는 내용은 생략되거나 간소화될 수 있다. 또한, 앞서 도 5a 및 도 5b, 그리고 도 6a 내지 도 6c를 참조하여 설명한 박막 형성 과정에 대해 중복되는 내용은 생략되거나 간소화될 수 있다. 도 7a 내지 도 7b는 본 발명의 다른 실시예에 따른 박막 형성 방법을 설명하기 위한 도면들이다.
도 5a 및 도 7a을 참조하면, 제3 공정 조건으로 기판(200) 상에 박막을 증착하는 제3 공정을 수행할 수 있다. 상기 제3 공정은 앞서 도 5a을 참조하여 설명한 제1 공정 조건과 대체로 동일한 제3 공정 조건을 가질 수 있다. 일 예로서, 상기 제3 공정 조건은 박막의 식각률에 비해 박막의 증착률이 우세한 공정 조건일 수 있다. 예컨대, 제어기(160)는 제2 전극(132) 및 상기 제3 전극(140) 각각에 전압이 인가되도록 전력 인가기(150)의 제2 및 제3 인가기들(154, 156)를 제어하고, 기판 지지부(110)의 제1 전극(124)에 전압이 인가되지 않도록 전압 인가기(150)의 제1 인가기(152)를 제어할 수 있다. 이에 따라, 상기 기판(200) 상에는 함몰부(252)를 채우는 상변화막(268)이 형성될 수 있다.
도 5b 및 도 7b을 참조하면, 제4 공정 조건으로 기판(200) 상에 박막을 식각하는 제4 공정을 수행할 수 있다. 상기 제4 공정은 앞서 도 5b을 참조하여 설명한 제2 공정 조건과 대체로 동일한 제4 공정 조건을 만족하는 공정일 수 있다. 예컨대, 상기 제4 공정 조건은 상기 상변화막의 증착률에 비해 상기 상변화막의 식각률이 우세한 공정 조건일 수 있다. 예컨대, 상기 제어기(160)는 제2 전극(132) 및 제3 전극(140), 그리고 기판 지지부(120)의 제1 전극(124)에 전압이 인가되도록, 전력 인가기(150)의 제1 내지 제3 인가기들(152, 154, 156)를 제어할 수 있다. 이 경우 챔버(110) 내 불활성 가스(30)는 상기 상변화막(268)을 식각하여, 식각 처리된 상변화막(269)을 형성시킬 수 있다. 이때, 상기 제4 공정은 상기 불활성 가스(30)에 의해 상기 상변화막(268)이 과식각되어 제2 층간 절연막(250)이 노출되지 않도 록 조절될 수 있다.
여기서, 상술한 제3 및 제4 공정들은 상기 함몰부(252) 상에 오버행이 형성되지 않도록 조절될 수 있다. 보다 구체적으로, 상기 제3 공정을 통해 상기 함몰부(252)에는 상변화막(268)이 형성되고, 상기 제4 공정을 통해 상기 상변화막(268)이 식각된 상변화막(269)을 형성할 수 있다. 상기 제3 공정을 수행하는 과정에서 상기 함몰부(252)에 오버행이 형성되기 전에 상기 제4 공정을 수행함으로써, 상기 함몰부(252) 상에는 오버행이 형성되지 않을 수 있다. 이러한 방식으로, 상기 제3 공정 및 상기 제4 공정을 교대로 반복수행하면, 오버행의 형성 없이 상기 함몰부(252)에 상변화 물질을 점진적으로 채워나가면서 상변화막(도4의 270)의 형성을 완료할 수 있다.
한편, 상술한 본 발명의 다른 실시예에 따른 박막 형성 방법은 상기 제2 및 제3 전극들(132, 140)에 전압이 인가된 상태에서, 상기 기판 지지부(120)의 제1 전극(124)에 인가되는 전압을 온/오프(on/off)시키면서, 상기 상변화막(270)을 형성하는 경우를 예로 들어 설명하였다. 그러나, 상술한 박막 형성 방법의 변형예로서, 상기 제1 내지 제3 전극들(124, 132, 140)에 인가되는 전압의 진폭을 조절하여 상기 상변화막(270)을 형성할 수 있다. 보다 구체적으로, 상기 제1 내지 제3 전극들(124, 132, 140)에 소정의 전압을 인가시킨 상태에서, 상기 제1 전극(124) 및 상기 제2 전극(132) 중 적어도 어느 하나에 인가되는 전압의 진폭을 조절하여 상기 상변화막(270)을 형성시킬 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 박막 형성 방법은 오버행 의 형성 없이, 단일 챔버(110)에서 인시츄(in-situ) 방식으로 박막의 증착률을 변화시키면서 함몰부(252)에 박막을 채울 수 있다. 이에 따라, 본 발명은 상대적으로 종횡비가 큰 함몰부(252)에 효과적으로 박막을 형성할 수 있다.
또한, 본 발명의 실시예에 따른 박막 형성 방법의 다른 예는 스퍼터링 공정으로 박막을 형성하므로, 상대적으로 저온에서 종횡비가 큰 함몰부(252)에 효과적으로 박막을 형성할 수 있다.
계속해서, 앞서 설명한 본 발명의 일 예에 따른 박막 형성 방법과 다른 예에 따른 박막 형성 방법을 비교 설명한다. 도 8a은 본 발명의 일 실시예에 따른 박막 형성 방법의 공정 사이클을 보여주는 도면이고, 도 8b는 본 발명의 다른 실시예에 따른 박막 형성 방법의 공정 사이클을 보여주는 도면이다.
도 8a을 참조하면, 앞서 설명한 제1 공정을 수행하는 시간(이하, 제1 시간:T1) 및 제2 공정을 수행하는 시간(이하, 제2 시간:T2)은 제1 공정 사이클(C1)을 이룰 수 있다. 본 발명의 일 실시예에 따른 박막 형성 방법은 상기 제1 공정 사이클(C1)을 반복 수행함으로써, 박막 형성 공정을 완료할 수 있다.
도 8b를 참조하면, 앞서 설명한 제3 공정을 수행하는 시간(이하, 제3 시간:T3) 및 제4 공정을 수행하는 시간(이하, 제4 시간:T4)은 제2 공정 사이클(C2)을 이룰 수 있다. 본 발명의 다른 실시예에 따른 박막 형성 방법은 상기 제2 공정 사이클(C2)을 반복 수행함으로써, 박막 형성 공정을 완료할 수 있다.
도 8a 및 도 8b를 비교하여 참조하면, 상기 제1 사이클 시간(C1)은 상기 제2 사이클 기판(C2)에 비해 길 수 있다. 예컨대, 앞서 설명한 바와 같이, 본 발명의 일 실시예에 따른 박막 형성 방법은 오버행을 형성하면서 박막을 증착함에 반해, 본 발명의 다른 실시예에 따른 박막 형성 방법은 오버행을 형성하지 않으면서 박막을 증착할 수 있다. 이에 따라, 상기 제1 시간(T1)은 오버행을 형성하는 시간을 더 포함하므로, 상기 제3 시간(T3)에 비해 길 수 있다. 또한, 상기 제2 시간(T2)은 상기 오버행을 제거하는 시간을 포함하므로, 상기 제2 시간(T2)은 상기 제4 시간(T4)에 비해 길 수 있다. 결과적으로, 상기 제1 공정 사이클(C1)이 한 차례 수행되는 동안, 상기 제2 공정 사이클(C2)은 복수회 수행될 수 있다. 상술한 공정 사이클들(C1, C2)을 조절하는 것은 앞서 도 1을 참조한 제어기(160)가 기판 지지부(120)의 제1 전극(124)에 전압을 인가시키는 것 및 비인가시키는 것의 교체 주기를 조절함으로써 이루어질 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 박막 형성 장치를 보여주는 도면이다.
도 2는 도 1에 도시된 기판의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 3은 도 1에 도시된 기판의 일부를 보여주는 평면도의 일 예이다.
도 4는 도 3에 도시된 I-I'선을 따라 절단한 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 박막 형성 장치의 박막 형성시 동작 과정을 설명하기 위한 도면들이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 박막 형성 방법을 설명하기 위한 도면들이다.
도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 박막 형성 방법을 설명하기 위한 도면들이다.
도 8a은 본 발명의 일 실시예에 따른 박막 형성 방법의 공정 사이클을 보여주는 도면이다.
도 8b는 본 발명의 다른 실시예에 따른 박막 형성 방법의 공정 사이클을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 박막 형성 장치
110 : 챔버
120 : 기판 지지부
122 : 지지판
124 : 제1 전극
130 : 타겟
132 : 제2 전극
140 : 제3 전극
150 : 전력 인가기
160 : 제어기
200 : 기판
210 : 실리콘 웨이퍼
220 : 도전 패턴
230 : 하부 전극
240 : 제1 층간 절연막
250 : 제2 층간 절연막
270 : 상변화막

Claims (10)

  1. 기판 상에 박막 형성 공정을 수행하는 내부 공간을 갖는 챔버;
    상기 기판 상에 형성된 박막을 식각하기 위해 제공되는 제1 전극;
    상기 내부 공간에 플라즈마를 형성하기 위해 제공되는 제2 전극;
    상기 플라즈마를 포커싱하기 위해 제공되는 제3 전극; 및
    상기 제1 내지 제3 전극들에 인가되는 전압을 제어하는 제어기를 포함하는 박막 형성 장치.
  2. 제 1 항에 있어서,
    상기 챔버는 상부벽, 상기 상부벽에 대향된 하부벽, 그리고 상기 상부벽 및 상기 하부벽을 연결하는 측벽을 가지고,
    상기 제1 전극은 상기 하부벽 상에 배치되어 상기 기판을 로딩하고,
    상기 제2 전극은 상기 상부벽 상에 배치되고,
    상기 제3 전극은 상기 측벽 상에 배치되는 박막 형성 장치.
  3. 제 1 항에 있어서,
    상기 제1 내지 제3 전극들에 각각 연결되어 상기 전압을 인가하는 제1 내지 제3 인가기들을 더 포함하되,
    상기 제어기는 상기 제1 내지 제3 인가기들 각각을 독립적으로 제어하는 박 막 형성 장치.
  4. 제 1 항에 있어서,
    상기 제2 전극 및 상기 제3 전극 중 적어도 어느 하나에 전압이 인가되고 상기 제1 전극에 전압이 인가되지 않는 상태에서, 상기 기판 상에 박막이 증착되고,
    상기 제2 전극 및 상기 제3 전극 중 적어도 어느 하나에 전압이 인가되고 상기 제1 전극에 전압이 인가된 상태에서, 상기 기판 상에 증착된 박막이 식각되는 박막 형성 장치.
  5. 제 1 항에 있어서,
    상기 제2 전극은 자석을 포함하고,
    상기 제3 전극은 상기 제1 전극와 상기 제2 전극 사이의 공간의 둘레를 감싸는 튜브 형상의 자석을 포함하는 박막 형성 장치.
  6. 제 1 항에 있어서,
    상기 제2 전극 상에 배치되는 타켓을 더 포함하되,
    상기 타겟은 칼코겐 화합물을 포함하는 박막 형성 장치.
  7. 제 1 항의 박막 형성 장치의 상기 제1 전극 상에 함몰부를 갖는 기판을 제공하는 것;
    상기 함몰부 내에 박막의 식각률에 비해 상기 박막의 증착률이 우세한 제1 공정으로 박막을 증착하는 것; 및
    상기 박막의 증착률에 비해 상기 박막의 식각률이 우세한 제2 공정으로 상기 박막을 식각하는 것을 포함하되,
    상기 제1 공정 및 상기 제2 공정은 교대로 반복 수행되는 박막 형성 방법.
  8. 제 7 항에 있어서,
    상기 제1 공정은 상기 함몰부 상에 오버행을 형성시키는 것을 포함하고,
    상기 제2 공정은 상기 오버행을 제거하는 것을 포함하는 박막 형성 방법.
  9. 제 7 항에 있어서,
    상기 제2 공정은 상기 제1 공정을 수행하는 과정에서 상기 박막에 오버행이 형성되기 전에 개시되는 박막 형성 방법.
  10. 제 7 항에 있어서,
    상기 제1 공정을 수행하는 것 및 상기 제2 공정을 수행하는 것은 단일 챔버에서 인-시츄(in-situ)로 수행되는 박막 형성 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013170052A1 (en) 2012-05-09 2013-11-14 Sio2 Medical Products, Inc. Saccharide protective coating for pharmaceutical package
EP3222749A1 (en) 2009-05-13 2017-09-27 SiO2 Medical Products, Inc. Outgassing method for inspecting a coated surface
US9458536B2 (en) 2009-07-02 2016-10-04 Sio2 Medical Products, Inc. PECVD coating methods for capped syringes, cartridges and other articles
US9380692B2 (en) 2009-08-31 2016-06-28 Samsung Electronics Co., Ltd. Apparatus and arrangements of magnetic field generators to facilitate physical vapor deposition to form semiconductor films
US20140262754A1 (en) 2013-03-15 2014-09-18 Semicat, Inc. Physical vapor deposition methods and systems to form semiconductor films using counterbalance magnetic field generators
US11624115B2 (en) 2010-05-12 2023-04-11 Sio2 Medical Products, Inc. Syringe with PECVD lubrication
US9878101B2 (en) 2010-11-12 2018-01-30 Sio2 Medical Products, Inc. Cyclic olefin polymer vessels and vessel coating methods
JP2012204644A (ja) * 2011-03-25 2012-10-22 Tokyo Electron Ltd プラズマ処理装置及びプラズマ処理方法
US9272095B2 (en) 2011-04-01 2016-03-01 Sio2 Medical Products, Inc. Vessels, contact surfaces, and coating and inspection apparatus and methods
US11116695B2 (en) 2011-11-11 2021-09-14 Sio2 Medical Products, Inc. Blood sample collection tube
US9554968B2 (en) 2013-03-11 2017-01-31 Sio2 Medical Products, Inc. Trilayer coated pharmaceutical packaging
EP2776603B1 (en) 2011-11-11 2019-03-06 SiO2 Medical Products, Inc. PASSIVATION, pH PROTECTIVE OR LUBRICITY COATING FOR PHARMACEUTICAL PACKAGE, COATING PROCESS AND APPARATUS
CA2890066C (en) 2012-11-01 2021-11-09 Sio2 Medical Products, Inc. Coating inspection method
EP2920567B1 (en) 2012-11-16 2020-08-19 SiO2 Medical Products, Inc. Method and apparatus for detecting rapid barrier coating integrity characteristics
CN105705676B (zh) 2012-11-30 2018-09-07 Sio2医药产品公司 控制在医用注射器、药筒等上的pecvd沉积的均匀性
US9764093B2 (en) 2012-11-30 2017-09-19 Sio2 Medical Products, Inc. Controlling the uniformity of PECVD deposition
US20160015898A1 (en) 2013-03-01 2016-01-21 Sio2 Medical Products, Inc. Plasma or cvd pre-treatment for lubricated pharmaceutical package, coating process and apparatus
US9937099B2 (en) 2013-03-11 2018-04-10 Sio2 Medical Products, Inc. Trilayer coated pharmaceutical packaging with low oxygen transmission rate
US9863042B2 (en) 2013-03-15 2018-01-09 Sio2 Medical Products, Inc. PECVD lubricity vessel coating, coating process and apparatus providing different power levels in two phases
EP3122917B1 (en) 2014-03-28 2020-05-06 SiO2 Medical Products, Inc. Antistatic coatings for plastic vessels
DE102014011933A1 (de) * 2014-08-14 2016-02-18 Manz Ag Plasmabehandlungsvorrichtung und Verfahren zur Oberflächenbehandlung von Substraten
WO2017031354A2 (en) 2015-08-18 2017-02-23 Sio2 Medical Products, Inc. Pharmaceutical and other packaging with low oxygen transmission rate
CN115799061B (zh) * 2023-01-09 2023-09-05 浙江大学杭州国际科创中心 SiC晶圆切割片加工方法及SiC晶圆切割片加工装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000226655A (ja) * 1999-02-02 2000-08-15 Matsushita Electric Ind Co Ltd スパッタリング装置
US8696875B2 (en) * 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
KR100784381B1 (ko) * 2004-07-23 2007-12-11 삼성전자주식회사 증착 장치 및 방법
US20060172536A1 (en) * 2005-02-03 2006-08-03 Brown Karl M Apparatus for plasma-enhanced physical vapor deposition of copper with RF source power applied through the workpiece

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